KR101932495B1 - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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Abstract

반도체 패키지는 제1 반도체 칩, 제2 반도체 칩 및 밀봉 부재를 포함한다. 상기 제1 반도체 칩은 제1 면 및 상기 제1 면에 반대하는 제2 면을 가지며 상기 제2 면으로부터 소정의 깊이를 갖는 개구부가 형성된 기판, 및 상기 제1 면으로부터 상기 기판의 두께 방향으로 연장하고 상기 개구부의 저면을 통해 일단부가 노출된 다수개의 관통 전극들을 포함한다. 상기 제2 반도체 칩은 상기 개구부 내에 수용되고 상기 개구부의 저면 상에 실장된다. 상기 밀봉 부재는 상기 개구부 내에서 상기 제2 반도체 칩을 덮는다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 서로 다른 반도체 칩들이 적층된 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다.
최근 반도체 패키지는 전자기기의 집약적인 발달과 소형화에 따라 고집적화, 소형화, 고기능화의 추세에 따라 다양한 기술이 시도되고 있다. 특히, 실장 면적을 최소화하기 위하여 웨이퍼 레벨(level)에서 둘 이상의 단위 반도체 패키지를 적층하여 제조하는 적층 패키지(stack package)가 개발되고 있다.
상기 웨이퍼 레벨 적층 패키지에 있어서, 적층된 반도체 칩들은 상기 반도체 칩을 관통하는 관통 전극 또는 플러그를 포함할 수 있다. 상기 관통 전극은 금속 범프와 같은 접속 부재에 접합되어 상기 반도체 칩들을 서로 전기적으로 연결시킬 수 있다. 상기 관통 전극은 통상적으로 TSV(through silicon via)라 불리기도 한다. 상기 관통 전극의 재료에는 저저항을 갖는 구리(Cu)가 많이 이용되고 있다.
종래에는, 기판에 상기 관통 전극을 형성한 후에 상기 기판의 후면을 연마하여 상기 관통 전극을 상기 기판의 후면으로부터 노출시키고 있다. 이와 같은 연마 공정에 의해, 기판 전체의 두께가 얇아져 이후의 공정을 위해 고가의 웨이퍼 지지 시스템(wafer supporting system)을 사용하여야 하고, 상기 연마 공정에 의해 상기 관통 전극이 손상을 받는 문제점이 있다.
본 발명의 일 목적은 제조비용을 감소시키고 수율을 향상시킬 수 있는 구조를 갖는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 목적은 상술한 반도체 패키지를 제조하기 위한 방법을 제공하는 데 있다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 본 발명의 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 반도체 패키지는 제1 반도체 칩, 제2 반도체 칩 및 밀봉 부재를 포함한다. 상기 제1 반도체 칩은 제1 면 및 상기 제1 면에 반대하는 제2 면을 가지며 상기 제2 면으로부터 소정의 깊이를 갖는 개구부가 형성된 기판, 및 상기 제1 면으로부터 상기 기판의 두께 방향으로 연장하고 상기 개구부의 저면을 통해 일단부가 노출된 다수개의 관통 전극들을 포함한다. 상기 제2 반도체 칩은 상기 개구부 내에 수용되고 상기 개구부의 저면 상에 실장된다. 상기 밀봉 부재는 상기 개구부 내에서 상기 제2 반도체 칩을 덮는다.
예시적인 실시예들에 있어서, 상기 제2 반도체 칩은 상기 노출된 관통 전극들의 일단부들에 접속되는 범프들을 매개로 하여 상기 제1 반도체 칩과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반도체 칩은 상기 개구부의 저면 상에 플립 칩 본딩 방식으로 실장될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 칩은 상기 기판의 제1 면에 형성된 회로 패턴들을 포함할 수 있다. 상기 반도체 패키지는 상기 기판의 제1 면 상에 형성되며 상기 회로 패턴들과 전기적으로 연결되는 배선들을 갖는 상부 절연막을 더 포함할 수 있다. 상기 상부 절연막 상에는 다수개의 외부 접속 패드들이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패키지는 상기 개구부의 저면 및 측벽 상에 형성되며 상기 관통 전극들의 일단부들을 노출시키는 보호막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 개구부의 측벽은 소정의 경사각을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 칩은 로직 회로를 포함하는 로직 칩이고, 상기 제2 반도체 칩은 메모리 회로를 포함하는 메모리 칩일 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패키지는 상기 개구부 내에 수용되고 상기 제2 반도체 칩 상에 적층되는 제3 반도체 칩을 더 포함할 수 있다.
상기 본 발명의 다른 목적을 달성하기 위해 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에 있어서, 제1 면 및 상기 제1 면에 반대하는 제2 면을 가지며, 상기 제1 면으로부터 두께 방향으로 연장 형성된 다수개의 관통 전극들을 갖는 기판을 마련한다. 상기 기판의 제2 면으로부터 소정의 깊이를 가지며 상기 관통 전극들의 일단부들을 노출시키는 개구부를 형성한다. 상기 개구부 내에 상기 개구부의 저면 상에 반도체 칩을 실장시킨다. 상기 개구부 내에서 상기 반도체 칩을 덮는 밀봉 부재를 형성한다.
예시적인 실시예들에 있어서, 상기 방법은, 상기 개구부를 형성하는 단계 이후에, 상기 개구부의 저면 및 측벽 상에 상기 관통 전극들의 일단부들을 노출시키는 보호막 패턴을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 보호막 패턴을 형성하는 단계는, 상기 관통 전극들의 일단부들을 노출시키는 상기 개구부 상에 보호막을 형성하는 단계, 상기 관통 전극들의 일단부들 상에 형성된 보호막을 노출시키는 포토레지스트 패턴을 형성하는 단계, 및 상기 포토레지스트 패턴에 의해 노출된 상기 보호막을 제거하여 상기 보호막 패턴을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 칩을 실장시키는 단계는 상기 노출된 관통 전극들의 일단부들에 접속되는 범프들을 매개로 하여 상기 반도체 칩을 상기 개구부의 저면 상에 플립 칩 본딩 방식으로 실장시키는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판의 제1 면에 회로 패턴들이 형성되고, 상기 기판의 제1 면 상에는 상기 회로 패턴들과 전기적으로 연결되는 배선들을 갖는 상부 절연막이 형성될 수 있다.
이와 같이 구성된 발명에 따른 반도체 패키지의 제조 방법에 있어서, 다수개의 관통 전극들을 갖는 기판을 형성한 후, 소정의 깊이를 가지며 상기 관통 전극들의 일단부들을 노출시키는 개구부를 형성할 수 있다. 상기 개구부 내에 상기 개구부의 저면 상에 반도체 칩을 실장시킨 후, 상기 개구부 내에 상기 반도체 칩을 덮는 밀봉 부재를 형성할 수 있다.
따라서, 상기 관통 전극들만을 노출시키는 개구부를 제외한 웨이퍼의 주변부는 여전히 두꺼운 상태를 유지하고 있으므로, 상기 웨이퍼의 휨이 방지되어 고비용의 웨이퍼 지지 시스템을 사용하지 않고 이후의 공정들을 진행할 수 있다.
또한, 웨이퍼 전체에 대한 연마 공정을 수행하지 않고 습식 식각 공정을 수행하여 상기 관통 전극들의 일단부들을 노출시키는 개구부를 형성하므로, 상기 관통 전극들이 손상되는 것을 방지할 수 있다.
더욱이, 상기 개구부 내에 상기 반도체 칩을 적층한 후, 웨이퍼 레벨 몰딩 공정을 수행하여 언더필과 밀봉을 동시에 수행할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 3 내지 도 17은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 18은 본 발명의 다른 실시예를 도시한 것이다.
도 19는 또 다른 실시예를 도시한 것이다.
도 20은 또 다른 실시예를 도시한 것이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이며, 도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 개구부(40)가 형성된 기판(10)을 포함하는 제1 반도체 칩, 개구부(40) 내에 수용되고 개구부(40)의 저면(44) 상에 실장되는 제2 반도체 칩(200), 제2 반도체 칩(200) 상에 적층되는 제3 반도체 칩(300) 및 개구부(40) 내에서 제2 반도체 칩(200)과 제3 반도체 칩(300)을 덮는 밀봉 부재(80)를 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 반도체 칩은 제1 면(12) 및 제1 면(12)에 반대하는 제2 면(14)을 갖는 기판(10)을 포함할 수 있다. 기판(10)의 제1 면(12) 상에는 회로 패턴(17, 도 4 참조)들이 형성될 수 있다. 상기 회로 패턴들은 트랜지스터, 다이오드, 커패시터 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다.
상기 회로 소자는 다수개의 메모리 소자들을 포함할 수 있다. 상기 메모리 소자의 예로는 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자의 예로는 DRAM, SRAM 등을 들 수 있다. 상기 비휘발성 반도체 메모리 소자의 예로는 EPROM, EEPROM, Flash EEPROM 등을 들 수 있다.
상기 제1 반도체 칩은 다수개의 관통 전극들(20)을 포함할 수 있다. 관통 전극들(20)은 기판(10)의 제1 면(12)으로부터 기판(10)의 두께 방향으로 연장할 수 있다. 관통 전극들(20)의 일단부들은 개구부(40)의 저면(44)을 통해 노출될 수 있다. 예를 들면, 관통 전극(20)은 기판(10)을 관통하는 실리콘 관통 비아(through silicon via, TSV)일 수 있다.
관통 전극(20) 상에는 절연막 패턴(24)이 형성되어 기판(10)과 관통 전극(20)의 도전 물질 사이를 절연시키는 역할을 수행할 수 있다. 예를 들면, 절연막 패턴(24)은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물을 포함할 수 있다.
기판(10)의 제1 면(12) 상에는 상기 회로 패턴들과 전기적으로 연결되는 배선들(34, 도 4 참조)을 갖는 상부 절연막(30)을 형성될 수 있다. 상기 상부 절연막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 기판(10)의 제1 면(12) 상에는 외부 접속 패드들(32)이 형성될 수 있다. 외부 접속 패드(32)는 상부 절연막(30)에 의해 노출될 수 있다.
본 발명의 일 실시예에 있어서, 개구부(40)는 기판(10)의 제2 면(14)으로부터 소정의 깊이를 갖도록 형성될 수 있다. 개구부(40)는 다수개의 관통 전극들(20)을 동시에 노출시킬 수 있다. 예를 들면, 개구부(40)는 직사각형 형상을 가질 수 있고, 관통 전극들(20)은 개구부(40) 내에서 직사각형 형상의 어레이 배열로 형성될 수 있다.
개구부(40)는 측벽(42) 및 저면(44)을 가질 수 있다. 따라서, 관통 전극들(20)의 일단부들은 개구부(40)의 저면(44)을 통해 노출될 수 있다. 이 때, 개구부(40)의 측벽(42)은 소정의 경사각을 갖도록 형성될 수 있다.
따라서, 개구부(40)가 형성된 기판(10)의 중앙부는 상대적으로 얇은 두께를 가지는 반면, 기판(10)의 주변부는 기판(10)의 제2 면(14)이 제거되지 않으므로 상대적으로 두꺼운 두께를 가질 수 있다.
본 발명의 일 실시예에 있어서, 보호막 패턴(52)은 개구부(40)의 측벽(42)과 저면(44) 상에 형성되어 관통 전극들(20)의 일단부들을 노출시킬 수 있다.
제2 반도체 칩(200)은 기판(10)의 개구부(40) 내에 수용되고, 제2 반도체 칩(200)은 개구부(40)의 저면(44) 상에 실장될 수 있다. 제3 반도체 칩(300)은 제2 반도체 칩(200) 상에 적층될 수 있다. 밀봉 부재(80)는 개구부(40) 내에서 제2 반도체 칩(200) 및 제3 반도체 칩(300)을 덮도록 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제2 반도체 칩(200)은 플립 칩 본딩(flip chip bonding) 방식으로 실장될 수 있다. 제2 반도체 칩(200)은 노출된 관통 전극들(20)의 일단부들에 접속되는 범프들(70)을 매개로 하여 개구부(40)의 저면(44) 상에 실장될 수 있다. 제2 반도체 칩(200)의 접속 패드(210)는 범프(70)에 의해 기판(10)을 관통하는 관통 전극(20)과 전기적으로 연결될 수 있다. 제3 반도체 칩(300)은 범프(72)에 의해 제2 반도체 칩(200)과 전기적으로 연결될 수 있다.
밀봉 부재(80)는 언더필(underfilling)과 밀봉(encapsulation)을 동시에 수행할 수 있다. 따라서, 밀봉 부재(80)는 개구부(40) 내에서 상기 반도체 칩들을 덮도록 형성되므로, 최소화된 밀봉 공간에서 형성되어 공정 신뢰성을 향상시키고 제조비용을 감소시킬 수 있다.
본 발명의 일 실시예에 있어서, 반도체 패키지(100)는 시스템 인 패키지(System In Package, SIP)일 수 있다. 상기 제1 반도체 칩은 로직 회로를 포함하는 로직 칩일 수 있고, 제2 반도체 칩(200)은 메모리 회로를 포함하는 메모리 칩일 수 있다. 상기 메모리 회로는 데이터가 저장되는 메모리 셀 영역 및/또는 상기 메모리 칩의 동작을 위한 메모리 로직 영역을 포함할 수 있다.
상기 제1 반도체 칩은 기능 회로들을 갖는 회로부를 포함할 수 있다. 상기 기능 회로들은 트랜지스터 또는 저항, 커패시터 등의 수동소자를 포함할 수 있다. 상기 기능 회로들은 메모리 제어 회로, 외부 입출력 회로, 마이크로 입출력 회로 및/또는 추가 기능 회로 등을 포함할 수 있다. 상기 메모리 제어 회로는 제2 반도체 칩(200)의 동작에 필요한 데이터(data) 신호 및/또는 메모리 제어 신호를 공급할 수 있다. 예를 들면, 메모리 제어 신호는 어드레스(address) 신호, 커맨드(command) 신호, 또는 클럭(clock) 신호를 포함할 수 있다.
관통 전극들(20)은 제2 반도체 칩(200)의 동작에 필요한 신호 또는 전원의 전달 통로일 수 있다. 신호는 데이터(data) 신호 및 제어 신호를 포함할 수 있다. 전원은 전원 전압(VDD) 및 접지 전압(VSS)을 포함할 수 있다.
따라서, 데이터 신호 및/또는 제어 신호는 상기 제1 반도체 칩의 메모리 제어 회로로부터 제2 반도체 칩(200)으로 전달될 수 있다. 또한, 전원 전압(VDD) 및/또는 접지 전압(VSS)은 관통 전극(20)을 통해 제2 반도체 칩(200)으로 공급될 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 3 내지 도 17은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다. 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15 내지 도 17은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 4는 도 3의 관통 전극을 나타내는 확대 단면도이다. 도 6은 도 5의 기판에 형성된 개구부를 나타내는 평면도이다. 도 8은 도 7의 B 부분을 나타내는 확대 단면도이다. 도 10은 도 9의 C 부분을 나타내는 확대 단면도이다. 도 12는 도 11의 D 부분을 나타내는 확대 단면도이다. 도 14는 도 13의 E 부분을 나타내는 확대 단면도이다.
도 3 및 도 4를 참조하면, 제1 예비 반도체 칩들이 형성된 기판(10)을 마련한다. 기판(10)은 제1 면(12) 및 제1 면(12)에 반대하는 제2 면(14)을 가질 수 있다.
본 발명의 일 실시예에 있어서, 기판(10)은 단결정 실리콘 웨이퍼일 수 있다. 기판(10)은 다이 영역(DA) 및 절단 영역(CA)을 가질 수 있다. 상기 제1 예비 반도체 칩은 다이 영역(DA)에 형성될 수 있다. 즉, 상기 제1 예비 반도체 칩들은 절단 영역(CA)에 의해 구분될 수 있다. 절단 영역(CA)은 이후의 소잉(sawing) 공정 등에 의해 절단되어 개별적으로 분리된 제1 반도체 칩들을 형성할 수 있다.
도 4에 도시된 바와 같이, 기판(10)의 제1 면(12) 상에 회로 패턴(17)들을 형성한다. 회로 패턴(17)들은 트랜지스터, 다이오드, 커패시터 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다. 따라서, 다이 영역(DA)에는 내부에 다수개의 회로 소자들을 형성된 제1 예비 반도체 칩이 구비될 수 있다.
상기 회로 소자는 다수개의 메모리 소자들을 포함할 수 있다. 상기 메모리 소자의 예로는 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자의 예로는 DRAM, SRAM 등을 들 수 있다. 상기 비휘발성 반도체 메모리 소자의 예로는 EPROM, EEPROM, Flash EEPROM 등을 들 수 있다.
기판(10)의 제1 면(12) 상에 회로 패턴(17)들을 덮는 층간 절연막(16)을 형성할 수 있다. 층간 절연막(16) 상에 식각 저지막(도시되지 않음)이 형성될 수 있다. 따라서, 전공정(FEOL(front-end-of-line))이라 불리는 웨이퍼 공정을 수행하여 기판(10) 상에 회로 패턴(17)들을 형성할 수 있다.
후술하는 바와 같이, 본 실시예에서는, 기판(10) 상에 회로 패턴들(12)을 형성한 후, 기판(10)의 제1 면(12)으로부터 기판(10) 내부로 연장하는 관통 전극(20)을 형성할 수 있다.
관통 전극(20)은 제1 면(12)으로부터 기판(10)의 두께 방향으로 연장 형성된 실리콘 관통 비아(through silicon via, TSV)일 수 있다. 관통 전극(20) 상에는 절연막(22)이 형성되어 기판(10)과 관통 전극(20)의 도전 물질 사이를 절연시키는 역할을 수행할 수 있다. 예를 들면, 절연막(22)은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물을 이용하여 형성될 수 있다.
이어서, 후공정(BEOL(back-end-of-line))이라 불리는 배선 공정을 수행하여 회로 패턴들(17)과 전기적으로 연결되는 배선들(34)을 갖는 상부 절연막(30)을 형성할 수 있다. 상기 상부 절연막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 기판(10)의 제1 면(12) 상에는 외부 접속 패드들(32)이 형성될 수 있다. 외부 접속 패드(32)는 상부 절연막(30)에 의해 노출될 수 있다.
도 5 및 도 6을 참조하면, 기판(10)의 제2 면(14)으로부터 소정의 깊이를 가지며 관통 전극들(20)의 일단부들을 노출시키는 개구부(40)를 형성한다.
본 발명의 일 실시예에 있어서, 기판(10)의 제2 면(14) 상에 다이 영역(DA) 내의 다수개의 관통 전극들(20)을 노출시키기 위한 포토레지스트 패턴(도시되지 않음)을 형성할 수 있다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 기판(10)의 제2 면(14)으로부터 소정의 깊이를 갖는 개구부(40)를 형성할 수 있다. 예를 들면, 개구부(40)는 습식 식각 공정에 의해 형성될 수 있다.
개구부(40)는 다이 영역(DA) 내의 다수개의 관통 전극들(20)을 동시에 노출시킬 수 있다. 예를 들면, 관통 전극들(20)은 각각의 다이 영역(DA) 내에서 직사각형 형상의 어레이 배열로 형성될 수 있고, 개구부(40)는 직사각형 형상을 가질 수 있다.
개구부(40)는 측벽(42) 및 저면(44)을 가질 수 있다. 따라서, 각각의 다이 영역(DA) 내의 관통 전극들(20)의 일단부들은 개구부(40)의 저면(44)을 통해 노출될 수 있다. 이 때, 개구부(40)의 측벽(42)은 소정의 경사각을 갖도록 형성될 수 있다.
본 발명의 일 실시예에 있어서, 다이 영역(DA)의 중앙부는 기판(10)의 제2 면(14)이 제거되어 상대적으로 얇은 두께를 가지는 반면, 다이 영역(DA)의 주변부는 기판(10)의 제2 면(14)이 제거되지 않으므로 상대적으로 두꺼운 두께를 가질 수 있다.
종래에는, 기판에 관통 전극을 형성한 후에 상기 기판의 후면 전체를 연마하여 상기 관통 전극을 상기 기판의 후면으로부터 노출시키고 있다. 이러한 연마 공정에 의해, 상기 기판 전체는 상당히 얇은 두께를 가지게 된다. 따라서, 이후의 공정들을 위해 얇은 웨이퍼를 핸들링하기 위한 웨이퍼 지지 시스템(wafer supporting system, WSS)이 요구된다. 또한, 상기 연마 공정에 의해 상기 관통 전극이 손상을 받는 문제점이 있다.
본 발명의 일 실시예에 따르면, 관통 전극들(20)만을 노출시키는 개구부(40)를 제외한 다이 영역(DA)의 주변부는 여전히 두꺼운 상태를 유지하고 있다. 따라서, 개구부들(40)을 제외한 웨이퍼는 비교적 두꺼운 두께를 가지고 있으므로, 웨이퍼의 휨이 방지되어 고비용의 웨이퍼 지지 시스템을 사용하지 않고 이후의 공정들을 수행할 수 있다.
또한, 웨이퍼 전체에 대한 연마 공정을 수행하지 않고 습식 식각 공정을 수행하여 관통 전극들(20)의 일단부들을 노출시키는 개구부(40)를 형성하므로, 상기 관통 전극들이 손상되는 것을 방지할 수 있다.
도 7 및 도 8을 참조하면, 기판(10)의 제2 면(14) 및 관통 전극들(20)의 일단부들을 노출시키는 개구부(40) 상에 보호막(50)을 형성한다.
본 발명의 일 실시예에 있어서, 보호막(50)은 기판(10)의 제2 면(14), 개구부(40)의 측벽(42)과 저면(44), 및 노출된 관통 전극들(20)의 일단부들의 프로파일을 따라 형성될 수 있다. 구체적으로, 보호막(50)은 노출된 관통 전극(20)의 일단부 상에 형성된 절연막(22)의 프로파일을 따라 형성될 수 있다.
예를 들면, 보호막(50)은 스텝 커버리지 특성이 우수한 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물을 이용하여 형성될 수 있다. 또한, 보호막(50)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착 공정(LPCVD), 스퍼터링(sputtering) 공정 등을 이용하여 형성될 수 있다.
도 9 및 도 10을 참조하면, 노출된 관통 전극들(20)의 일단부들 상에 형성된 보호막(50)을 노출시키는 포토레지스트 패턴(60)을 형성한다.
액상의 포토레지스트를 기판(10)의 제2 면(14), 개구부(40)의 측벽(42)과 저면(44) 상에 형성된 보호막(50) 상에 도포하고 건조시켜 포토레지스프 패턴을 형성할 수 있다. 예를 들면, 액상의 포토레지스트가 개구부(40)의 상부 측벽 상에 도포되고 경사진 측벽(42)을 따라 개구부(40)의 저면(44)으로 흘러내린 후, 액상의 포토레지스트가 건조되어 포토레지스트 패턴(60)을 형성할 수 있다. 따라서, 노출된 관통 전극(20)의 일단부 상에 형성된 절연막(22)은 포토레지스트 패턴(60)에 의해 노출될 수 있다.
도 11 및 도 12를 참조하면, 포토레지스트 패턴(60)에 의해 노출된 보호막(50)을 제거하여 관통 전극(20)의 일단부를 노출시키는 보호막 패턴(52)을 형성한다.
예를 들면, 포토레지스트 패턴(60)에 의해 노출된 보호막(50) 및 절연막(22)은 플라즈마 건식 식각 공정에 의해 제거되어 관통 전극(20)의 일단부를 노출시키는 보호막 패턴(52) 및 절연막 패턴(24)을 형성할 수 있다.
이어서, 포토레지스트 패턴(60)을 기판(10)으로부터 제거할 수 있다. 따라서, 관통 전극들(20)의 일단부들은 개구부(40)의 저면(44)으로부터 돌출되고, 보호막 패턴(52)에 의해 노출될 수 있다.
이에 따라, 상기 웨이퍼의 각각의 다이 영역(DA)에 제1 반도체 칩을 형성할 수 있다. 상기 제1 반도체 칩은 제2 면(14)으로부터 소정의 깊이를 갖는 개구부(40)를 갖는 기판(10) 및 제1 면(12)으로부터 상기 웨이퍼의 두께 방향으로 연장하고 개구부(40)의 저면(44)을 통해 일단부가 노출된 다수개의 관통 전극들(20)을 포함할 수 있다.
도 13 내지 도 15를 참조하면, 기판(10)의 개구부(40) 내에 개구부(40)의 저면 상에 제2 반도체 칩(200)을 실장시키고, 제2 반도체 칩(200) 상에 제3 반도체 칩(300)을 적층시킨다. 이어서, 개구부(40) 내에서 제2 반도체 칩(200) 및 제3 반도체 칩(300)을 덮는 밀봉 부재(80)를 형성한다.
본 발명의 일 실시예에 있어서, 제2 반도체 칩(200)은 플립 칩 본딩(flip chip bonding) 방식으로 실장될 수 있다. 제2 반도체 칩(200)은 노출된 관통 전극들(20)의 일단부들에 접속되는 범프들(70)을 매개로 하여 개구부(40)의 저면(44) 상에 실장될 수 있다. 제2 반도체 칩(200)의 접속 패드(210)는 범프(70)에 의해 기판(10)을 관통하는 관통 전극(20)과 전기적으로 연결될 수 있다.
제3 반도체 칩(300)은 제2 반도체 칩(200) 상에 적층될 수 있다. 제3 반도체 칩(300)은 범프(72)에 의해 제2 반도체 칩(200)과 전기적으로 연결될 수 있다.
이어서, 기판(10)의 제2 면(14) 상에 몰딩막을 도포하여 밀봉 부재(80)를 형성할 수 있다. 예를 들면, 상기 몰딩막은 에폭시 몰딩 컴파운드(EMC)를 이용하는 몰딩 공정에 의해 형성될 수 있다.
본 발명의 일 실시예에 따르면, 개구부(40) 내에 제2 및 제3 반도체 칩들(200, 300)을 적층한 후, 웨이퍼 레벨 몰딩(wafer level molding) 공정을 수행하여 언더필(underfilling)과 밀봉(encapsulation)을 동시에 수행할 수 있다. 또한, 밀봉 부재(80)는 개구부(40) 내에서 상기 반도체 칩들을 덮도록 형성되므로, 상기 몰딩 공정은 최소화된 공간에서 수행되어 공정 신뢰성을 향상시키고 제조비용을 감소시킬 수 있다.
도 16 및 도 17을 참조하면, 밀봉 부재(80) 상에 차단막(82)을 형성한 후, 기판(10)의 제1 면(12) 상의 외부 접속 패드들(32) 상에 솔더 범프들(90)을 형성한다. 이어서, 차단막(82)을 제거한 후, 기판(10)의 절단 영역(CA)을 절단하여 반도체 패키지(100)를 형성한다.
차단막(82)은 밀봉 부재(80)를 커버하여 이후의 솔더 범프(90)의 형성 공정에서 도금 용액이 오염되는 것을 방지할 수 있다. 차단막(82)을 형성하는 단계는 공정 단순화를 위해 선택에 따라 생략될 수 있다.
본 발명의 일 실시예에 있어서, 차단막(82)을 제거한 후, 몰딩 부재(80)를 연마하여 반도체 패키지(100)의 두께를 얇게 할 수 있다. 예를 들면, 몰딩 부재(80)는 최상부의 제3 반도체 칩(300)의 상부면이 노출될 때까지 연마될 수 있다. 따라서, 몰딩 부재(80)의 연마 공정에 의해 최종 반도체 패키지(100)의 두께가 결정될 수 있다.
이어서, 기판(10)의 제1 면(12) 상의 다수개의 외부 접속 패드들(32) 상의 솔더 범프들(90)을 매개로 하여 반도체 패키지(100)를 모듈 기판(도시되지 않음)에 실장시켜 메모리 모듈(도시되지 않음)을 완성할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 휴대폰과 같은 전자 장치에 유용하게 응용될 수 있다. 상기 휴대폰은 전화 통화 기능 이외에 카메라, MP3 플레이어, 디지털 멀티미디어 방송(DMB), 무선 인터넷, 모바일 뱅킹 등 다양한 기능을 수행하는 복수개의 반도체 칩들을 탑재할 수 있다. 이 경우에 있어서, 동종 내지 이종의 반도체 칩들을 포함하는 본 발명의 일 실시예에 따른 반도체 패키지를 휴대폰에 탑재하여 다양한 기능을 구현할 수 있다. 본 발명의 일 실시예에 따른 반도체 패키지가 응용될 수 있는 전자 장치는 휴대폰에 한정되지 아니하고 노트북 컴퓨터, 개인용 멀티미디어 플레이어(PMP), 엠피쓰리 플레이어, 캠코더, 메모리 스틱, 메모리 카드 등을 포함할 수 있다.
이하에서는, 본 발명에 따른 다른 실시예들을 나타낸다.
도 18은 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 메모리(510)는 상기 본 발명의 각 실시예들에 따른 메모리 장치를 포함한다. 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다.
도 19는 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(500)에 연결된 메모리(510)를 포함한다. 메모리(510)는 본 발명의 각 실시예들에 따른 메모리 장치를 포함한다.
호스트 시스템(500)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 호스트 시스템(500)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 메모리(510)는 데이터 저장 매체로 사용된다.
도 20은 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(900)를 나타낸다. 휴대용 장치(900)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(900)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 메모리(510)는 본 발명의 각 실시예들에 따른 메모리 장치를 포함한다. 휴대용 장치(900)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(670)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입출력된다.
상술한 바와 같이, 본 발명에 따른 반도체 패키지의 제조 방법에 있어서, 다수개의 관통 전극들을 갖는 기판을 형성한 후, 소정의 깊이를 가지며 상기 관통 전극들의 일단부들을 노출시키는 개구부를 형성할 수 있다. 상기 개구부 내에 상기 개구부의 저면 상에 반도체 칩을 실장시킨 후, 상기 개구부 내에서 상기 반도체 칩을 덮는 밀봉 부재를 형성할 수 있다.
따라서, 상기 관통 전극들만을 노출시키는 개구부를 제외한 웨이퍼의 주변부는 여전히 두꺼운 상태를 유지하고 있으므로, 상기 웨이퍼의 휨이 방지되어 고비용의 웨이퍼 지지 시스템을 사용하지 않고 이후의 공정들을 진행할 수 있다.
또한, 웨이퍼 전체에 대한 연마 공정을 수행하지 않고 습식 식각 공정을 수행하여 상기 관통 전극들의 일단부들을 노출시키는 개구부를 형성하므로, 상기 관통 전극들이 손상되는 것을 방지할 수 있다.
더욱이, 상기 개구부 내에 상기 반도체 칩을 적층한 후, 웨이퍼 레벨 몰딩 공정을 수행하여 언더필과 밀봉을 동시에 수행할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 기판 16 : 층간 절연막
17 : 회로 패턴 20 : 관통 전극
22 : 절연막 24 : 절연막 패턴
30 : 상부 절연막 32 : 외부 접속 패드
34 : 배선 40 : 개구부
42 : 측벽 44 : 저면
50 : 보호막 52 : 보호막 패턴
60 : 포토레지스트 패턴 70, 72 : 범프
80 : 밀봉 부재 82 : 차단막
90 : 솔더 범프 100 : 반도체 패키지
200 : 제2 반도체 칩 300 : 제3 반도체 칩

Claims (10)

  1. 제1 면 및 상기 제1 면에 반대하는 제2 면을 가지며 상기 제2 면으로부터 소정의 깊이에 위치하며 기 설정된 기판 두께만큼 상기 제1 면으로부터 떨어져 있는 저면 및 상기 저면과 상기 제2 면을 연결하는 적어도 하나의 측벽을 갖는 개구부가 형성된 기판, 및 상기 제1 면으로부터 상기 기판의 두께 방향으로 연장하고 상기 개구부의 저면을 통해 일단부가 노출된 다수개의 관통 전극들을 포함하는 제1 반도체 칩;
    상기 개구부 내에 수용되고, 상기 개구부의 저면 상에 실장되는 제2 반도체 칩;
    상기 개구부 내에서 상기 제2 반도체 칩을 덮는 밀봉 부재; 및
    상기 기판의 제1 면 상에 상기 관통 전극들과 전기적으로 연결되는 다수개의 외부 접속 부재들을 포함하고,
    상기 제2 반도체 칩은 상기 개구부의 저면을 통해 노출된 관통 전극들의 일단부들에 접속되는 범프들을 매개로 하여 상기 제1 반도체 칩과 전기적으로 연결되는 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제2 반도체 칩은 상기 개구부의 저면 상에 플립 칩 본딩 방식으로 실장되는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 제1 반도체 칩은 상기 기판의 제1 면에 형성된 회로 패턴들을 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서, 상기 기판의 제1 면 상에 형성되며 상기 회로 패턴들과 전기적으로 연결되는 배선들을 갖는 상부 절연막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 상부 절연막 상에는 상기 외부 접속 부재들이 각각 배치되는 다수개의 외부 접속 패드들이 형성되는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 개구부의 저면 및 측벽 상에 형성되며, 상기 관통 전극들의 일단부들을 노출시키는 보호막 패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 개구부의 측벽은 소정의 경사각을 갖는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 제1 반도체 칩은 로직 회로를 포함하는 로직 칩이고, 상기 제2 반도체 칩은 메모리 회로를 포함하는 메모리 칩인 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서, 상기 개구부 내에 수용되고 상기 제2 반도체 칩 상에 적층되는 제3 반도체 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
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