KR20140063271A - 관통 전극을 갖는 반도체 장치 및 그 제조 방법 - Google Patents

관통 전극을 갖는 반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20140063271A
KR20140063271A KR1020120130441A KR20120130441A KR20140063271A KR 20140063271 A KR20140063271 A KR 20140063271A KR 1020120130441 A KR1020120130441 A KR 1020120130441A KR 20120130441 A KR20120130441 A KR 20120130441A KR 20140063271 A KR20140063271 A KR 20140063271A
Authority
KR
South Korea
Prior art keywords
substrate
sacrificial
penetrating electrode
electrode
semiconductor element
Prior art date
Application number
KR1020120130441A
Other languages
English (en)
Inventor
조차제
김지황
민태홍
장태섭
조태제
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120130441A priority Critical patent/KR20140063271A/ko
Priority to US14/018,630 priority patent/US20140141569A1/en
Publication of KR20140063271A publication Critical patent/KR20140063271A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 장치의 제조 방법이 제공된다. 이 방법은 제 1 기판의 상면에서부터 이에 대향하는 하면으로 향해 연장된 제 1 비아 홀을 채우는 제 1 희생 관통 전극을 형성하는 것, 캐리어 상에 제 1 기판의 상면이 향하도록 제 1 기판을 부착하는 것, 제 1 기판의 하면으로 제 1 희생 관통 전극을 노출시키는 것, 제 1 희생 관통 전극을 선택적으로 제거하는 것, 및 제 1 희생 관통 전극이 제거된 제 1 비아 홀을 채우는 제 1 금속 관통 전극을 형성하는 것을 포함한다.

Description

관통 전극을 갖는 반도체 장치 및 그 제조 방법{Semiconductor Devices Having Through Vias and Methods of Fabricating the Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 관통 전극을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 기술에 있어서, 본딩 와이어(bonding wire) 기술을 대체하기 위해, 반도체 기판을 관통하는 관통 전극(Through Silicon Via : TSV) 기술이 진화해 오고 있다. 관통 전극 공정은 집적 회로와 금속 배선을 형성한 이후에 관통 전극을 형성하는 비아 라스트 스킴(via last scheme), 혹은 집적 회로를 형성한 후, 금속 배선을 형성하기 이전에 관통 전극을 형성하는 비아 미들 스킴(via middle scheme)을 채택하는 것이 통상적이다. 비아 미들 스킴에 있어서, 관통 전극 형성 후, 금속 배선을 형성하는데 필요한 열 공정에서 열적 응력(stress) 내지 관통 전극의 열 팽창에 의해 관통 전극의 상단이 돌출되는 펌핑(pumping) 현상이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 안정적으로 박형화를 구현할 수 있는 동시에 금속 오염이 없어 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 안정적으로 박형화를 구현할 수 있는 동시에 금속 오염이 없어 신뢰성을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 반도체 장치를 제공한다. 이 반도체 장치는 집적 회로가 형성된 상면 및 이에 대향하는 하면을 갖는 기판, 기판을 관통하며 집적 회로와 전기적으로 연결된 관통 전극, 기판과 관통 전극 사이에 배치된 비아 절연막, 비아 절연막과 관통 전극 사이에 배치되되, 기판의 상면으로 노출된 부위를 갖는 범핑 하지 금속층, 및 기판의 상면 상에 제공되어 관통 전극과 전기적으로 연결된 금속 배선을 포함할 수 있다.
기판의 하면 측의 관통 전극의 하단부는 기판의 하면으로부터 돌출된 형태를 가질 수 있다.
기판의 하면 상에 관통 전극을 덮지 않는 하면 절연막을 더 포함할 수 있다.
금속 배선 상에 배치된 상부 단자를 더 포함할 수 있다.
기판의 하면 상에 금속 관통 전극과 전기적으로 연결되도록 배치된 하부 단자를 더 포함할 수 있다. 하부 단자는 관통 전극과 동시에 형성될 수 있다.
또한, 상기한 다른 과제를 달성하기 위하여, 본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 제 1 기판의 상면에서부터 이에 대향하는 하면으로 향해 연장된 제 1 비아 홀을 채우는 제 1 희생 관통 전극을 형성하는 것, 캐리어 상에 제 1 기판의 상면이 향하도록 제 1 기판을 부착하는 것, 제 1 기판의 하면으로 제 1 희생 관통 전극을 노출시키는 것, 제 1 희생 관통 전극을 선택적으로 제거하는 것, 및 제 1 희생 관통 전극이 제거된 제 1 비아 홀을 채우는 제 1 금속 관통 전극을 형성하는 것을 포함할 수 있다.
제 1 희생 관통 전극을 선택적으로 제거하는 것은 건식 식각 공정, 습식 식각 공정 또는 승화 공정을 이용할 수 있다. 제 1 희생 관통 전극은 승화 가능한 폴리머를 포함할 수 있다.
제 1 기판의 하면 상에 노출된 제 1 희생 관통 전극을 덮지 않는 하면 하부 절연막을 형성하는 것을 더 포함할 수 있다.
제 1 기판과 제 1 희생 관통 전극 사이에 비아 절연막을 형성하는 것을 더 포함할 수 있다.
제 1 기판의 상면 상에 제 1 단자를 형성하는 것을 더 포함하되, 제 1 단자는 제 1 금속 관통 전극과 전기적으로 연결될 수 있다.
제 1 금속 관통 전극과 비아 절연막 사이에 범핑 하지 금속층을 형성하는 것을 더 포함할 수 있다.
제 1 기판의 하면 상에 제 1 금속 관통 전극과 전기적으로 연결되는 제 2 단자를 형성하는 것을 더 포함할 수 있다. 제 1 금속 관통 전극 및 제 2 단자는 동시에 형성될 수 있다.
제 1 기판 상에, 상면에서부터 이에 대향하는 하면으로 향해 연장된 제 2 비아 홀을 채우는 제 2 희생 관통 전극을 갖는 적어도 하나의 제 2 반도체 소자의 상면 상의 제 1 단자를 제 1 기판의 제 2 단자와 전기적으로 연결되도록 제 2 반도체 소자를 적층하는 것, 제 2 반도체 소자와 제 1 기판 사이에 접착층을 형성하는 것, 제 2 반도체 소자의 하면으로 제 2 희생 관통 전극을 노출시키는 것, 제 2 희생 관통 전극을 선택적으로 제거하는 것, 및 제 2 희생 관통 전극이 제거된 제 2 비아 홀을 채우는 제 2 금속 관통 전극을 형성하는 것을 더 포함할 수 있다.
적어도 하나의 제 2 반도체 소자는 개별의 반도체 소자이고, 접착층은 반도체 소자의 측부들의 적어도 일부를 더 덮는 언더필일 수 있다.
적어도 하나의 제 2 반도체 소자는 제 2 기판 상에 형성되고, 접착층은 비전도성 접착 필름일 수 있다.
제 1 기판의 하면 및 제 2 반도체 소자를 덮는 몰딩부를 형성하는 것을 더 포함할 수 있다.
몰딩부 및 제 1 기판을 절단하여, 각각의 적층 반도체 소자로 분리하는 것을 더 포함할 수 있다.
배선 기판 상에 적층 반도체 소자의 제 1 기판의 제 1 단자가 향하도록 적층 반도체 소자를 실장하는 것을 더 포함할 수 있다.
제 1 기판을 절단하여 캐리어로부터 개별의 반도체 소자로 분리하는 것을 더 포함할 수 있다.
상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면 비아 미들 스킴으로 형성된 희생 관통 전극이 금속 배선을 형성한 이후에 비아 라스트 스킴으로 금속 관통 전극으로 교체됨으로써, 기판이 그 하면에서의 금속 오염이 없게 박형화될 수 있다. 이에 따라, 안정적으로 박형화되는 동시에 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
또한, 본 발명의 과제 해결 수단에 따르면 비아 미들 스킴으로 형성된 희생 관통 전극이 금속 배선을 형성한 이후에 비아 라스트 스킴으로 금속 관통 전극으로 교체됨으로써, 열적 응력 또는 열 팽창에 의한 금속 관통 전극의 펌핑 현상이 방지될 수 있다. 이에 따라, 안정적으로 박형화되는 동시에 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
이에 더하여, 본 발명의 과제 해결 수단에 따르면 반도체 장치는 비아 미들 스킴으로 형성된 희생 관통 전극이 금속 배선을 형성한 이후에 비아 라스트 스킴으로 교체된 금속 관통 전극을 가짐으로써, 안정적으로 기판을 박형화할 수 있을 뿐만 아니라, 기판의 하면에서의 금속 오염이 방지될 수 있다. 이에 따라, 신뢰성이 향상된 반도체 장치를 안정적으로 박형화할 수 있는 반도체 장치의 제조 방법이 제공될 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 1b는 도 1a의 A 부분을 확대한 학대도이다.
도 2 내지 도 16은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도 1의 A 부분을 확대한 확대 공정 단면도들이다.
도 17a 내지 도 26a는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 17b 내지 도 26b는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 27은 본 발명의 실시예들에 따른 패키지 모듈을 보여주는 평면도이다.
도 28은 본 발명의 실시예들에 따른 메모리 카드를 보여주는 블록도이다.
도 29는 본 발명의 실시예들에 따른 전자 시스템을 보여주는 블록도이다.
도 30은 본 발명의 실시예들에 따른 전자 장치의 사시도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이고, 그리고 도 1b는 도 1a의 A 부분을 확대한 확대도이다.
도 1a 및 도 1b를 참조하면, 반도체 소자(1)는 전기적 신호를 수직 관통하여 전달하는 전기적 연결부(A)를 포함할 수 있다. 전기적 연결부(A)는 기판(100)을 실질적으로 수직 관통하는 비아 홀(via hole, 101)에 채워진 관통 전극(120)을 포함할 수 있다. 관통 전극(120)의 하단부는 기판(100)의 비활성면(100d)으로부터 돌출된 형태를 가질 수 있다. 관통 전극(120)과 기판(100) 사이에는 관통 전극(120)을 기판(100)으로부터 절연시키는 비아 절연막(111)이 제공될 수 있다.
관통 전극(120)과 비아 절연막(111) 사이에 관통 전극(120)의 구성 성분(예: 구리(Cu))이 기판(100)으로 확산하는 것을 저지할 수 있는 배리어층(barrier layer, 131a) 및 관통 전극(120)을 형성하기 위한 씨드층(seed layer, 131b)으로 구성된 범핑 하지 금속층(Under Bump Metallurgy layer : UBM layer, 132)이 더 제공될 수 있다. 범핑 하지 금속층(132)은 기판(100)의 활성면(100a)으로 노출된 부위를 가질 수 있다. 또한, 범핑 하지 금속층(132)은 기판(100)의 비활성면(100d)과 하부 단자(122) 사이로 연장될 수 있다.
반도체 소자(1)는 관통 전극(120)과 전기적으로 연결되는 상부 단자(108)와 하부 단자(122) 중 적어도 어느 하나를 더 포함할 수 있다. 상부 단자(108)는 기판(100)의 활성면(100a) 상에, 그리고 하부 단자(122)는 기판(100)의 비활성면(100d) 상에 배치될 수 있다. 상부 단자(108)와 하부 단자(122)는 솔더 볼(solder ball), 솔더 범프, 재배선, 패드(pad) 등을 포함할 수 있다. 일례로, 상부 단자(108)는 솔더 볼을, 그리고 하부 단자(122)는 패드를 포함할 수 있다. 하부 단자(122)는 관통 전극(120)과 동시에 형성될 수 있다.
기판(100)의 활성면(100a) 상에는 집적 회로(103), 집적 회로(103)와 전기적으로 연결되는 단층 혹은 복층 구조의 금속 배선(152), 그리고 집적 회로(103)와 금속 배선(152)을 덮는 층간 절연막(102)이 배치될 수 있다. 층간 절연막(102) 상에는 상부 단자(108)가 접속되는 본딩 패드(bonding pad, 154)를 열어놓는 상부 절연막(107)이 배치될 수 있다. 금속 배선(152)과 관통 전극(120)이 전기적으로 연결됨으로써, 집적 회로(103)와 관통 전극(120)이 전기적으로 연결될 수 있다. 관통 전극(120)은 집적 회로(103)의 주위에 혹은 집적 회로(103) 내에 배치될 수 있다. 기판(100)의 비활성면(100d) 상에는 관통 전극(120)을 열어놓는 하부 절연막(130)이 배치될 수 있다.
기판(100)은 칩 레벨(chip level) 혹은 웨이퍼 레벨(wafer level)일 수 있다. 집적 회로(103)는 메모리(memory) 회로, 로직(logic) 회로 혹은 이들의 조합일 수 있다.
도 2 내지 도 16은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도 1의 A 부분을 확대한 확대 공정 단면도들이다.
도 2 및 도 3을 참조하면, 기판(100)에 비아 홀(101)이 형성될 수 있다. 기판(100)은 집적 회로(103)가 형성된 상면(100a) 및 이에 대향하는 제 1 하면(100b)을 갖는 반도체 기판, 가령 실리콘(silicon) 기판일 수 있다. 기판(100)의 상면(100a) 상에는 집적 회로(103)를 덮는 제 1 층간 절연막(104)이 형성되어 있을 수 있다. 집적 회로(103)는 메모리 회로, 로직 회로 혹은 이들의 조합일 수 있다. 제 1 층간 절연막(104)은 실리콘 산화물(silicon oxide)이나 실리콘 질화물(silicon nitride)을 증착하여 형성될 수 있다. 집적 회로(103) 및 제 1 층간 절연막(104)은 프런트 엔드 오브 라인(Front End Of Line : FEOL) 공정에 의해 형성된 것들일 수 있다.
비아 홀(101)은 기판(100)의 상면(100a)을 향해 개구되고, 그리고 제 1 하면(100b)에 이르지 않는 길이를 갖는 속이 빈 기둥(hollow pillar) 형태로 형성될 수 있다. 비아 홀(101)은 기판(100)의 상면(100a)에서부터 제 1 하면(100b)을 향해 실질적으로 수직일 수 있다. 비아 홀(101)은 집적 회로(103)의 주위, 가령 스크라이브 레인(scribe lane)이나, 이에 인접한 영역 혹은 집적 회로(103)가 형성된 영역에 해당하는 제 1 층간 절연막(104)과 기판(100)을 건식 식각하거나 드릴링(drilling)하여 형성할 수 있다.
도 4를 참조하면, 비아 홀(101)의 내면을 따라 연장되는 절연막(111a)이 형성되고, 그리고 비아 홀(101)이 채워지도록 기판(100) 상에 희생막(120a)이 형성될 수 있다. 절연막(111a)은 통상의 화학 기상 증착(Chemical Vapor Deposition : CVD) 방법, 예컨대 플라즈마 강화 화학 기상 증착(Plasma Enhanced CVD : PECVD) 방법을 이용하여 실리콘 산화물이나 실리콘 질화물을 증착하여 형성될 수 있다. 희생막(120a)은 기판(100) 및 절연막(111a)에 대해 식각 선택비를 갖는 물질을 증착하여 형성될 수 있다. 희생막(120a)은, 예를 들어, 식각률이 다른 화학 기상 증착 소재나, 또는 승화(sublimation) 가능한 폴리머(polymer)를 증착하여 형성될 수 있다. 화학 기상 증착 소재는 플라즈마 강화 화학 기상 증착 소재 또는 테트라에틸 오소실리케이트(TetraEthyl OrthoSilicate : TEOS)등을 포함할 수 있다. 승화 가능한 폴리머는 내열성 폴리머일 수 있다. 내열성 폴리머는 페닐렌(phenylene) 유도체 또는 플러린(fullerenes)을 포함할 수 있다.
도 5를 참조하면, 희생막(120a)과 절연막(111a)을 평탄화하여 제 1 층간 절연막(104)이 노출될 수 있다. 평탄화는 에치 백(etch back)이나 화학 기계적 연마(Chemical Mechanical Polishing : CMP) 공정을 채택하여 진행할 수 있다. 이러한 평탄화에 의해 희생막(120a)은 기판(100)과 제 1 층간 절연막(104)을 대체로 수직 관통하는 기둥 형태의 희생 관통 전극(120s)으로 형성되고, 그리고 절연막(111a)은 관통 전극(도 14의 120 참조)을 기판(100)으로부터 전기적으로 절연시키는 비아 절연막(111)으로 형성될 수 있다.
도 6을 참조하면, 백 엔드 오브 라인(Back End Of Line : BEOL) 공정이 진행될 수 있다. 일례로, 제 1 층간 절연막(104) 상에 희생 관통 전극(120s)과 접속하는 단층 혹은 복층의 금속 배선(152)과, 금속 배선(152)과 전기적으로 연결되는 본딩 패드(154)와, 그리고 금속 배선(152)과 본딩 패드(154)를 덮는 제 2 층간 절연막(106)이 형성될 수 있다. 금속 배선(152)과 본딩 패드(154)는 구리나 알루미늄(Al) 등과 같은 금속을 증착한 후, 이를 패터닝(patterning)하는 것에 의해 형성될 수 있다. 제 2 층간 절연막(106)은 가령 화학 기상 증착 방법을 이용하여 제 1 층간 절연막(104)과 동일하거나, 또는 유사한 절연체, 가령 실리콘 산화물이나 실리콘 질화물을 증착하여 형성될 수 있다. 제 2 층간 절연막(106) 상에 상부 절연막(107)이 형성될 수 있다. 상부 절연막(107)은 실리콘 산화물, 실리콘 질화물 혹은 폴리머 등을 증착한 후, 이를 패터닝하여 본딩 패드(154)를 노출시키는 형태로 형성될 수 있다. 선택적으로 범프 공정을 더 진행하여, 본딩 패드(154)와 접속되는 솔더 볼이나 솔더 범프와 같은 상부 단자(108)가 더 형성될 수 있다.
도 7 및 도 8을 참조하면, 기판(100)을 1차로 박형화하는 것에 의해 희생 관통 전극(120s)이 노출될 수 있다. 가령, 기판(100)을 구성하는 물질(예: 실리콘)을 선택적으로 제거할 수 있는 에천트(etchant)나 슬러리(slurry)를 이용한 식각, 화학 기계적 연마, 그라인딩(grinding), 혹은 이들의 조합으로 기판(100)의 제 1 하면(100b)이 리세스(recess)될 수 있다. 이러한 리세스 공정은 제 1 하면(100b)에 비해 상면(100a)에 더 인접하여 희생 관통 전극(120s)의 하단부를 노출하도록 제 2 하면(100c)이 드러날 때까지 진행할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 리세스 공정은 직접 그라인딩(direct grinding)에 의해 구현될 수 있다. 이는 본 발명의 실시예에 따른 희생 관통 전극(120s)이 폴리머를 포함할 경우, 기판(100)의 제 2 하면(100c)에 대한 금속 오염에 대한 부담감이 전혀 없기 때문이다. 또한, 직접 그라인딩에 의한 리세스 공정은 정밀한 공정이 아니기 때문에, 낮은 비용으로 수행될 수 있다. 이에 따라, 반도체 소자(1)의 제조에 소요되는 비용이 줄어들 수 있다.
희생 관통 전극(120s)을 노출하는 공정은 기판(100)의 상면(100a) 상에 제 1 접착층(72)의 개재 하에 캐리어(carrier, 70)가 부착된 상태에서 진행될 수 있다. 제 1 접착층(72)은 글루(glue)를 포함할 수 있으나, 이에 한정되는 것은 아니다. 이러한 노출 공정은 기판(100)의 상면(100a)이 위를 향한 상태로 혹은 기판(100)을 뒤집어 상면(100a)이 아래를 향한 상태에서 진행될 수 있다. 캐리어(70)는 글래스(glass) 기판, 실리콘 기판, 금속 기판, 폴리머 기판 등과 같은 경성 재질, 혹은 신축성 있는 테이프(tape) 등과 같은 연성 재질로 구성될 수 있다. 캐리어(70)는 리세스 공정에서 기판(100)을 지지하여 기판(100)의 휘어짐이나 손상을 방지하고, 그리고 기판(100)의 상면(100a) 상에 형성된 금속 배선(152), 본딩 패드(154) 또는 상부 단자(108) 등을 보호할 수 있다.
리세스 공정 전에 캐리어(70)에 부착된 기판(100)의 두께는 300~500 μm 범위일 수 있다. 이러한 두께는 기판(100)의 휨(warpage) 없이 탈부착, 이송 및 실장 등과 같은 공정들의 진행을 캐리어(70)의 사용 없이 안정적으로 수행하기 위한 것일 수 있다.
도 9를 참조하면, 기판(100)을 2차로 박형화하는 것에 의해 희생 관통 전극(120s)이 돌출될 수 있다. 가령, 기판(100)을 구성하는 물질(예: 실리콘)을 선택적으로 제거할 수 있는 에천트나 슬러리를 이용한 식각, 화학 기계적 연마, 그라인딩, 혹은 이들의 조합으로 기판(100)의 제 2 하면(100c)이 추가적으로 리세스될 수 있다. 이러한 추가적인 리세스 공정은 제 2 하면(100c)에 비해 상면(100a)에 더 인접하여 희생 관통 전극(120s)의 하단부를 돌출하도록 제 3 하면(100d)이 드러날 때까지 진행할 수 있다. 2차의 박형화에 의해 기판(100)은 50 μm 내외의 수준보다 낮은 두께를 가질 수 있다. 본 발명의 실시예에서 기판(100)의 상면(100a)은 활성면이고, 그리고 제 3 하면(100d)은 비활성면이다.
도 10 및 도 11을 참조하면, 기판(100)의 제 3 하면(100d) 상에 하부 절연막(130)이 형성될 수 있다. 하부 절연막(130)은 가령 화학 기상 증착 방법을 이용하여 실리콘 산화물, 실리콘 질화물 혹은 폴리머 등을 증착하여 형성될 수 있다. 하부 절연막(130)은 기판(100)의 제 3 하면(100d)과 비아 절연막(111) 및 희생 관통 전극(120s)을 덮을 수 있다. 하부 절연막(130)을 연마, 그라인딩 혹은 식각함으로써, 희생 관통 전극(120s)의 하단부가 노출될 수 있다.
도 12를 참조하면, 하단부가 노출된 희생 관통 전극(120s)이 선택적으로 제거될 수 있다. 이는 희생 관통 전극(120s)이 기판(100), 비아 절연막(111) 및 하부 절연막(130)에 대해 식각 선택성을 갖기 때문이다. 희생 관통 전극(120s)을 선택적으로 제거하는 것은 건식 식각 공정, 습식 식각 공정 또는 승화 공정을 이용할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 희생 관통 전극(120s)은 승화 가능한 폴리머를 포함할 수 있다. 승화 가능한 폴리머는 내열성 폴리머일 수 있다. 내열성 폴리머는 페닐렌 유도체 또는 플러린을 포함할 수 있다. 하단부가 노출된 희생 관통 전극(120s)을 선택적으로 제거하는 것은 온도 또는/및 압력의 변화를 통해 승화 가능한 폴리머의 승화 조건을 유도하는 것일 수 있다.
도 13을 참조하면, 희생 관통 전극(120s)이 제거된 비아 홀(101)의 내부면 및 기판(100)의 제 3 하면(100d) 상에 범핑 하부 금속층(132)이 형성될 수 있다. 범핑 하부 금속층(132)은 물리 기상 증착(Physical Vapor Deposition : PVD) 방법을 이용하여 형성될 수 있다. 범핑 하부 금속층(132)은 비아 홀(101)에 의해 노출된 금속 배선(152)과 직접 접촉할 수 있다. 범핑 하부 금속층(132)은 추후에 형성되는 관통 전극(도 14의 120 참조)의 구성 성분(예: 구리)이 기판(100)으로 확산하는 것을 저지할 수 있는 배리어층(도 1b의 131a 참조) 및 관통 전극(도 14의 120 참조)을 형성하기 위한 씨드층(도 1b의 131b 참조)으로 구성될 수 있다. 배리어층(도 1b의 131a 참조)은 티타늄(Ti), 티타늄 질화물(TiN), 크롬(Cr), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 니켈(Ni) 혹은 이들의 조합을 포함하는 금속을 증착하는 것으로 형성될 수 있다.
도 14를 참조하면, 비아 홀(101)을 노출하는 포토레지스트 패턴(photoresist pattern, 140)을 기판(100)의 제 3 하면(100d) 상에 형성한 후, 비아 홀(101) 및 포토레지스트 패턴(140)에 의해 노출된 기판(100)의 제 3 하면(100d) 상의 공간을 채우는 도전막(120 및 122)이 형성될 수 있다. 도전막(120 및 122)은 폴리실리콘(polysilicon), 구리, 텅스텐(W), 알루미늄 등을 증착하거나 도금하여 형성될 수 있다. 바람직하게는, 본 발명의 실시예에 따른 도전막(120 및 122)은 도금으로 형성된 구리를 포함할 수 있다.
도 15 및 도 16을 참조하면, 기판(100)의 제 3 하면(100d) 상의 도전막(120 및 122) 및 포토레지스트 패턴(140)이 평탄화될 수 있다. 이에 따라, 기판(100) 및 제 1 층간 절연막(104)을 관통하여 금속 배선(152)과 전기적으로 연결되는 관통 전극(120) 및 관통 전극(120)에 전기적으로 연결된 하부 단자(122)로 형성될 수 있다. 즉, 관통 전극(120) 및 하부 단자(122)는 동시에 형성될 수 있으며, 그리고 하부 단자(122)는 본딩 패드 형태일 수 있다. 도전막(120 및 122) 및 포토레지스트 패턴(140)을 평탄화하는 것은 프라이 컷팅(fly cutting) 방법을 이용할 수 있다. 이는 본 발명의 실시예에 따른 포토레지스트 패턴(140)은 기판(100)의 제 3 하면(100d)을 덮고 있으므로, 기판(100)의 제 3 하면(100d)에 대한 금속 오염에 대한 부담감이 전혀 없는 동시에 하부 단자(122)의 표면은 정밀한 공정이 반드시 필요한 것이 아니기 때문에, 낮은 비용으로 수행될 수 있다. 이에 따라, 반도체 소자(1)의 제조에 소요되는 비용이 추가적으로 줄어들 수 있다.
하부 단자(122) 상에 금(Au) 도금층(124)이 더 형성될 수 있다. 금 도금층(124)은 전기 전도도를 높이는 도이에, 추후 공정에서 적층되는 반도체 소자의 알루미늄 패드와의 열가압(thermo-compression) 접합을 용이하게 하기 위한 것일 수 있다. 금 도금층(124)은 무전해 도금(electroless plating) 방법을 이용하여 형성될 수 있다.
포토레지스트 패턴(140) 및 그 하부의 펌핑 하부 금속층(132)을 제거한 후, 기판(100)을 절단하여 캐리어(70)으로부터 개별의 반도체 소자(1)로 분리될 수 있다.
종래의 비아 미들 스킴으로 형성된 금속 관통 전극에서는 후속 공정에 의해 펌핑 현상이 발생할 수 있다. 이러한 펌핑 현상에 의해 금속 관통 전극과 접촉하는 금속 배선의 박리(delamination) 현상이나, 또는 금속 관통 전극과 금속 배선의 계면 저항이 상승하는 문제점이 있을 수 있다. 비아 라스트 스킴에 있어서는, 기판에 지지체를 부착한 상태에서 진행되는 고온 공정이 어려울 수 있고, 기판 박형화 공정에서 정렬 문제점이 있을 수 있다.
본 발명의 실시예에 따른 방법으로 제조된 반도체 소자는 비아 미들 스킴으로 형성된 희생 관통 전극이 금속 배선을 형성한 이후에 비아 라스트 스킴으로 금속 관통 전극으로 교체됨으로써, 기판이 그 하면에서의 금속 오염이 없게 박형화될 수 있으며, 열적 응력 또는 열 팽창에 의한 금속 관통 전극의 펌핑 현상이 방지될 수 있으며, 그리고 안정적으로 기판을 박형화할 수 있다. 이에 따라, 안정적으로 박형화되는 동시에 신뢰성이 향상된 반도체 소자 및 그 제조 방법이 제공될 수 있다.
도 17a 내지 도 26a는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정 단면도들이고, 그리고 도 17b 내지 도 26b는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 17a 및 도 17b를 참조하면, 복수의 제 1 반도체 소자들(1)이 형성된 제 1 기판 상에, 상면에서부터 이에 대향하는 하면으로 향해 연장된 제 2 비아 홀(도 2의 101 참조)을 채우는 제 2 희생 관통 전극(120s)을 갖는 적어도 하나의 제 2 반도체 소자(2)의 상면 상의 상부 단자(108)를 제 1 기판의 하부 단자(122)와 전기적으로 연결되도록 제 2 반도체 소자(2)가 적층될 수 있다.
도 17a와 같이, 적어도 하나의 제 2 반도체 소자(2)는 개별의 반도체 소자일 수 있다. 이와는 달리, 도 17b에서와 같이, 적어도 하나의 제 2 반도체 소자(2)는 제 2 기판 상에 형성될 수 있다. 즉, 도 17a는 칩 온 웨이퍼(Chip On Wafer : COW) 방식으로 적어도 하나의 제 2 반도체 소자(2)가 적층되는 것을, 그리고 도 17b는 웨이퍼 온 웨이퍼(Wafer On Wafer) 방식으로 적어도 하나의 제 2 반도체 소자(2)가 적층되는 것을 도시한다.
적층되는 제 2 반도체 소자(2)의 두께는 300~500 μm 범위일 수 있다. 이러한 두께는 제 2 반도체 소자(2)의 휨 없이 탈부착, 이송 및 실장 등과 같은 공정들의 진행을 캐리어(70)의 사용 없이 안정적으로 수행하기 위한 것일 수 있다.
도 17b에 도시된 것과 같이, 제 2 기판은 제 2 접착층(77)을 개재하여 제 1 기판 상에 적층될 수 있다. 제 2 접착층(77)은 비전도성 필름(Non-Conductive Film : NCF, 77)일 수 있다. 비전도성 필름은 제 2 기판의 상부 단자(108)에 의해 천공이 가능한 특성을 가질 수 있다. 이에 따라, 제 2 기판의 상부 단자(108)는 제 1 기판의 하부 단자(122)와 전기적으로 연결될 수 있다.
도 18a 및 도 18b를 참조하면, 제 2 반도체 소자(2)와 제 1 기판 사이에 제 2 접착층(75 또는 77)이 형성될 수 있다. 앞서 도 17b에서 설명된 것과 같이, 적어도 하나의 제 2 반도체 소자(2)가 형성된 제 2 기판을 웨이퍼 온 웨이퍼 방식으로 적층할 경우, 제 2 접착층(77)은 제 1 기판의 하면 또는 제 2 기판의 상면 상에 제공되어, 제 2 기판을 적층하는 과정에서 제 2 접착층(77)이 제 2 기판의 상부 단자(108)에 의해 천공될 수 있다.
이와는 달리, 도 17a와 같이, 개별의 제 2 반도체 소자(2)를 칩 온 웨이퍼 방식으로 적층할 경우, 제 2 접착층(75)은 제 2 반도체 소자(2)의 측부들의 적어도 일부를 더 덮는 언더필(underfill)일 수 있다. 제 2 접착층(75)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
도 19a 및 도 19b를 참조하면, 제 2 접착층(75 또는 77)에 의해 고정된 제 2 반도체 소자(2)에 대해 도 8에서 설명된 것과 같이 제 2 반도체 소자(2)를 1차로 박형화하여 희생 관통 전극(120s)을 노출하고, 도 9에서 설명된 것과 같이 제 2 반도체 소자(2)를 2차로 박형화하여 희생 관통 전극(120s)을 돌출시키고, 그리고 도 10 및 도 11에서 설명된 것과 같이, 제 2 반도체 소자(2)의 하면 상에 희생 관통 전극(120s)을 덮지 않는 하부 절연막(도 11의 130 참조)을 형성하는 공정들이 수행될 수 있다.
1차 및 2차의 박형화들에 의해 제 2 반도체 소자(2)는 50 μm 내외의 수준보다 낮은 두께를 가질 수 있다.
도 20a 및 도 20b를 참조하면, 도 12에서 설명된 것과 같이 제 2 반도체 소자(2)의 희생 관통 전극(120s)을 선택적으로 제거하는 공정이 수행될 수 있다.
도 21a 및 도 21b를 참조하면, 도 13 내지 도 16에서 설명된 것과 같이 제 2 반도체 소자(2)의 희생 관통 전극(120s)이 제거된 비아 홀을 채우는 금속 관통 전극(120)을 형성하는 공정이 수행될 수 있다. 이때, 제 2 반도체 소자(2)의 하면 상에는 금속 관통 전극(120)에 전기적으로 연결되는 하부 단자(122)가 동시에 형성될 수 있다.
도 22a 및 도 22b를 참조하면, 제 2 반도체 소자(2) 상에 제 2 접착층(75 또는 77)을 개재하여, 상면에서부터 이에 대향하는 하면으로 향해 연장된 제 3 비아 홀(도 2의 101 참조)을 채우는 제 3 희생 관통 전극(120s)을 갖는 적어도 하나의 제 3 반도체 소자(3)의 상면 상의 상부 단자(108)를 제 2 반도체 소자의 하부 단자(122)와 전기적으로 연결되도록 제 3 반도체 소자(2)가 적층될 수 있다.
적층되는 제 3 반도체 소자(3)의 두께는 300~500 μm 범위일 수 있다. 이러한 두께는 제 3 반도체 소자(3)의 휨 없이 탈부착, 이송 및 실장 등과 같은 공정들의 진행을 캐리어(70)의 사용 없이 안정적으로 수행하기 위한 것일 수 있다.
도시되지 않았지만, 적층된 제 3 반도체 소자(3)에 대해 도 19a, 도 19b, 도 20a, 도 20b, 도 21a 및 도 21b에서 설명된 것과 같이 제 3 반도체 소자(3)에 금속 관통 전극을 형성하기 위한 공정들이 더 수행될 수 있다. 이때, 제 3 반도체 소자(3) 상에 제 2 접착층(75 또는 77 참조)을 개재하여 제 4 반도체 소자가 추가적으로 적층될 수도 있다.
적층되는 제 4 반도체 소자의 두께는 300~500 μm 범위일 수 있다. 이러한 두께는 제 4 반도체 소자의 휨 없이 탈부착, 이송 및 실장 등과 같은 공정들의 진행을 캐리어(70)의 사용 없이 안정적으로 수행하기 위한 것일 수 있다.
도시된 것과 같이, 제 3 반도체 소자(3) 상에 제 4 반도체 소자가 추가적으로 적층되지 않을 경우에는 적층된 제 3 반도체 소자(3)에 대해 도 19a, 도 19b, 도 20a, 도 20b, 도 21a 및 도 21b에서 설명된 것과 같이 제 3 반도체 소자(3)에 금속 관통 전극을 형성하기 위한 공정들이 수행되지 않을 수도 있다.
결과적으로, 캐리어(70)에 부착된 제 1 기판 상에 제 2 반도체 소자(2) 및 제 3 반도체 소자(3)가 차례로 적층된 반도체 소자 적층 구조가 구현될 수 있다.
도 23a 및 도 23b를 참조하면, 제 1 기판의 하면, 제 2 반도체 소자(2) 및 제 3 반도체 소자(3)를 덮는 제 1 몰딩부(first molding part, 90)가 형성될 수 있다. 제 1 몰딩부(90)는 에폭시 몰딩 컴파운드를 포함할 수 있다. 제 1 몰딩부(90)는 외부 환경으로부터 제 1 기판, 제 2 반도체 소자(2) 및 제 3 반도체 소자(3)를 보호하기 위한 것일 수 있다.
도 24a 및 도 24b를 참조하면, 캐리어(70)로부터 반도체 소자 적층 구조를 탈착한 후, 분리용 지지 기판(70a) 상에 제 3 접착층(72a)의 개재 하에 반도체 소자 적층 구조의 제 1 몰딩부(90)가 향하도록 부착될 수 있다.
도 25a 및 도 25b를 참조하면, 제 1 기판, 제 2 반도체 소자(2) 또는/및 제 3 반도체 소자(3)의 스크라이브 레인(145)을 따라, 몰딩부(90), 제 2 접착층(75 또는 77) 및 제 1 기판을 절단하여 각각의 적층 반도체 소자로 분리될 수 있다.
몰딩부(90) 및 제 1 기판을 절단하여, 각각의 적층 반도체 소자로 분리될 수 있다.
도 26a 및 도 26b를 참조하면, 배선 기판(80) 상에 적층 반도체 소자의 제 1 기판의 제 1 단자(108)가 향하도록 적층 반도체 소자가 실장될 수 있다. 배선 기판(80)은 상면(80a) 및 이에 대향하는 하면(80b)을 포함하며, 그 내부에 전기적 연결 배선(82)이 포함된 인쇄 회로 기판(Printed Circuit Board : PCB)일 수 있다. 배선 기판(80)은 외부 장치들과의 전기적 연결을 위해 하면(80b)에 부착되어 전기적 연결 배선(82)에 접속되는 하나 혹은 그 이상의 솔더 볼들(84)을 더 포함할 수 있다.
배선 기판(80)의 상면(80a) 및 적층 반도체 소자를 덮는 제 2 몰딩부(85)가 더 형성될 수 있다. 제 2 몰딩부(85)는 에폭시 몰딩 컴파운드를 포함할 수 있다. 제 2 몰딩부(85)는 외부 환경으로부터 적층 반도체 소자를 보호하기 위한 것일 수 있다.
본 발명의 실시예들에 따른 방법으로 제조된 반도체 패키지는 비아 미들 스킴으로 형성된 희생 관통 전극이 금속 배선을 형성한 이후에 비아 라스트 스킴으로 금속 관통 전극으로 교체됨으로써, 반도체 소자들이 형성된 기판이 그 하면에서의 금속 오염이 없게 박형화될 수 있다. 이에 따라, 안정적으로 박형화되는 동시에 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
또한, 본 발명의 실시예들에 따른 방법으로 제조된 반도체 패키지는 비아 미들 스킴으로 형성된 희생 관통 전극이 금속 배선을 형성한 이후에 비아 라스트 스킴으로 금속 관통 전극으로 교체됨으로써, 열적 응력 또는 열 팽창에 의한 금속 관통 전극의 펌핑 현상이 방지될 수 있다. 이에 따라, 안정적으로 박형화되는 동시에 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
이에 더하여, 본 발명의 실시예들에 따른 방법으로 제조된 반도체 패키지는 비아 미들 스킴으로 형성된 희생 관통 전극이 금속 배선을 형성한 이후에 비아 라스트 스킴으로 교체된 금속 관통 전극을 가짐으로써, 안정적으로 기판을 박형화할 수 있을 뿐만 아니라, 반도체 소자들이 형성된 기판의 하면에서의 금속 오염이 방지될 수 있다. 이에 따라, 신뢰성이 향상된 반도체 패키지를 안정적으로 박형화할 수 있는 반도체 패키지의 제조 방법이 제공될 수 있다.
추가적으로, 본 발명의 실시예들에 따른 방법으로 제조된 반도체 패키지는 캐리어의 사용 없이 탈부착, 이송 및 실장 등과 같은 공정들의 진행이 안정적으로 수행할 수 있는 두께를 갖는 반도체 소자를 적층한 후, 이를 박형화함으로써, 낮은 비용으로 적층된 반도체 소자의 박형화가 가능할 수 있다. 이에 따라, 반도체 패키지의 박형화를 구현할 수 있는 동시에 이의 제조에 소요되는 비용을 줄일 수 있는 반도체 패키지의 제조 방법이 제공될 수 있다.
도 27은 본 발명의 실시예들에 따른 패키지 모듈을 보여주는 평면도이다.
도 27을 참조하면, 패키지 모듈(700)은 외부 연결 단자(708)가 구비된 모듈 기판(702)과, 모듈 기판(702)에 실장된 반도체 칩(704) 및 QFP(Quad Flat Package)된 반도체 패키지(706)를 포함할 수 있다. 반도체 칩(704)은 본 발명의 실시예에 따른 반도체 소자들을, 그리고 반도체 패키지(706)는 본 발명의 실시예에 따른 반도체 패키지들을 포함할 수 있다. 패키지 모듈(700)은 외부 연결 단자(708)를 통해 외부 전자 장치와 연결될 수 있다.
도 28은 본 발명의 실시예들에 따른 메모리 카드를 보여주는 블록도이다.
도 28을 참조하면, 메모리 카드(800)는 하우징(housing, 810) 내에 제어기(820)와 메모리(830)를 포함할 수 있다. 제어기(820)와 메모리(830)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(820)의 명령에 따라서, 메모리(830)와 제어기(820)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(830)에 데이터를 저장하거나 또는 메모리(830)로부터 데이터를 외부로 출력할 수 있다.
제어기(820) 및/또는 메모리(830)는 본 발명의 실시예들에 따른 반도체 소자들 또는 반도체 패키지들 중 적어도 하나를 포함할 수 있다. 예를 들어, 제어기(820)는 시스템 인 패키지(system in package)를 포함하고, 메모리(830)는 멀티 칩 패키지(multi-chip package)를 포함할 수 있다. 또는 제어기(820) 및/또는 메모리(830)가 적층형 패키지로 제공될 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(800)는 멀티미디어 카드(Multi Media Card : MMC) 또는 보안 디지털(Secure Digital : SD) 카드를 포함할 수 있다.
도 29는 본 발명의 실시예들에 따른 전자 시스템을 보여주는 블록도이다.
도 29를 참조하면, 전자 시스템(900)은 본 발명의 실시예들에 따른 반도체 소자 또는 반도체 패키지를 적어도 하나 포함할 수 있다. 전자 시스템(900)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(900)은 메모리 시스템(912), 프로세서(processor, 914), 램(RAM, 916), 및 사용자 인터페이스(user interface, 918)를 포함할 수 고, 이들은 버스(bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(914) 및 램(916)은 각각 본 발명의 실시예들에 따른 반도체 소자 또는 반도체 패키지를 포함할 수 있다. 또는 프로세서(914)와 램(916)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 제어기 및 메모리를 포함할 수 있으며, 도 28의 메모리 카드(800)와 실질적으로 동일하게 구성될 수 있다.
전자 시스템(도 29의 900 참조)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 30은 전자 시스템(도 29의 900 참조)이 모바일 폰(1000)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 29의 900 참조)은 휴대용 노트북, MP3 플레이어, 네비게이션(navigation), 고상 디스크(Solid State Disk : SSD), 자동차 또는 가전제품(household appliances)에 적용될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제 1 기판의 제 1 면에서부터 이에 대향하는 제 2 면으로 향해 연장된 제 1 비아 홀을 채우는 제 1 희생 관통 전극을 형성하는 것;
    캐리어 상에 상기 제 1 기판의 상기 제 1 면이 향하도록 상기 제 1 기판을 부착하는 것;
    상기 제 1 기판의 상기 제 2 면으로 상기 제 1 희생 관통 전극을 노출시키는 것;
    상기 제 1 희생 관통 전극을 선택적으로 제거하는 것; 및
    상기 제 1 희생 관통 전극이 제거된 상기 제 1 비아 홀을 채우는 제 1 금속 관통 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 제 1 희생 관통 전극을 선택적으로 제거하는 것은 건식 식각 공정, 습식 식각 공정 또는 승화 공정을 이용하는 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 제 1 희생 관통 전극은 승화 가능한 폴리머를 포함하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 제 1 기판과 상기 제 1 희생 관통 전극 사이에 비아 절연막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 제 1 기판의 상기 제 1 면 상에 제 1 단자를 형성하는 것을 더 포함하되, 상기 제 1 단자는 상기 제 1 금속 관통 전극과 전기적으로 연결되는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 제 1 기판의 상기 제 2 면 상에 상기 제 1 금속 관통 전극과 전기적으로 연결되는 제 2 단자를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 제 1 금속 관통 전극 및 상기 제 2 단자는 동시에 형성되는 반도체 장치의 제조 방법.
  8. 제 6항에 있어서,
    상기 제 1 기판 상에, 제 1 면에서부터 이에 대향하는 제 2 면으로 향해 연장된 제 2 비아 홀을 채우는 제 2 희생 관통 전극을 갖는 적어도 하나의 제 2 반도체 소자의 상기 제 1 면 상의 제 1 단자를 상기 제 1 기판의 상기 제 2 단자와 전기적으로 연결되도록 상기 제 2 반도체 소자를 적층하는 것;
    상기 제 2 반도체 소자와 상기 제 1 기판 사이에 접착층을 형성하는 것;
    상기 제 2 반도체 소자의 상기 제 2 면으로 상기 제 2 희생 관통 전극을 노출시키는 것;
    상기 제 2 희생 관통 전극을 선택적으로 제거하는 것; 및
    상기 제 2 희생 관통 전극이 제거된 상기 제 2 비아 홀을 채우는 제 2 금속 관통 전극을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 적어도 하나의 제 2 반도체 소자는 개별의 반도체 소자이고, 상기 접착층은 상기 반도체 소자의 측부들의 적어도 일부를 더 덮는 언더필인 반도체 장치의 제조 방법.
  10. 제 8항에 있어서,
    상기 적어도 하나의 제 2 반도체 소자는 제 2 기판 상에 형성되고, 상기 접착층은 비전도성 접착 필름인 반도체 장치의 제조 방법.
KR1020120130441A 2012-11-16 2012-11-16 관통 전극을 갖는 반도체 장치 및 그 제조 방법 KR20140063271A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120130441A KR20140063271A (ko) 2012-11-16 2012-11-16 관통 전극을 갖는 반도체 장치 및 그 제조 방법
US14/018,630 US20140141569A1 (en) 2012-11-16 2013-09-05 Semiconductor devices having through-via and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120130441A KR20140063271A (ko) 2012-11-16 2012-11-16 관통 전극을 갖는 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20140063271A true KR20140063271A (ko) 2014-05-27

Family

ID=50728312

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120130441A KR20140063271A (ko) 2012-11-16 2012-11-16 관통 전극을 갖는 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20140141569A1 (ko)
KR (1) KR20140063271A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10643926B2 (en) 2017-12-22 2020-05-05 Samsung Electronics Co., Ltd. Semiconductor device having a structure for insulating layer under metal line

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9219044B2 (en) * 2013-11-18 2015-12-22 Applied Materials, Inc. Patterned photoresist to attach a carrier wafer to a silicon device wafer
US9768066B2 (en) * 2014-06-26 2017-09-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming conductive vias by direct via reveal with organic passivation
US9899248B2 (en) * 2014-12-03 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
US10325853B2 (en) 2014-12-03 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
KR102511008B1 (ko) 2018-01-11 2023-03-17 삼성전자주식회사 반도체 패키지
US11901266B2 (en) * 2021-08-30 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8399987B2 (en) * 2009-12-04 2013-03-19 Samsung Electronics Co., Ltd. Microelectronic devices including conductive vias, conductive caps and variable thickness insulating layers
JP2012195514A (ja) * 2011-03-17 2012-10-11 Seiko Epson Corp 素子付き基板、赤外線センサー、および貫通電極形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10643926B2 (en) 2017-12-22 2020-05-05 Samsung Electronics Co., Ltd. Semiconductor device having a structure for insulating layer under metal line

Also Published As

Publication number Publication date
US20140141569A1 (en) 2014-05-22

Similar Documents

Publication Publication Date Title
KR101992352B1 (ko) 반도체 장치
JP5888949B2 (ja) 半導体装置、その製造方法、および半導体装置を含む半導体パッケージ
US8786058B2 (en) Semiconductor devices and methods of manufacturing the same
KR101931115B1 (ko) 반도체 장치 및 그 제조 방법
CN1976014B (zh) 半导体器件及其制造方法
JP4463178B2 (ja) 半導体装置及びその製造方法
KR101959284B1 (ko) 반도체 장치 및 그 형성방법
US8586477B2 (en) Semiconductor apparatus, method of manufacturing the same, and method of manufacturing semiconductor package
US8183673B2 (en) Through-silicon via structures providing reduced solder spreading and methods of fabricating the same
KR101801137B1 (ko) 반도체 장치 및 그 제조 방법
KR20140073163A (ko) 반도체 장치 및 그의 형성방법
KR20140063271A (ko) 관통 전극을 갖는 반도체 장치 및 그 제조 방법
KR20120035719A (ko) 반도체 패키지 및 그 제조 방법
JP2010045371A (ja) 導電性保護膜を有する貫通電極構造体及びその形成方法
US20090261476A1 (en) Semiconductor device and manufacturing method thereof
KR20120053284A (ko) 범프 구조물, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법
KR20120031811A (ko) 반도체 장치 및 그 제조 방법
KR101709635B1 (ko) 반도체 장치 및 그 제조 방법
KR20090002644A (ko) 관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법
KR20140065282A (ko) Ｔｓｖ를 포함한 반도체 소자, 및 그 반도체 소자를 포함한 반도체 패키지
JP5358089B2 (ja) 半導体装置
US9059067B2 (en) Semiconductor device with interposer and method manufacturing same
KR101727160B1 (ko) 반도체 장치
KR102474933B1 (ko) 관통 전극을 갖는 반도체 칩, 이를 포함하는 칩 스택 구조체 및 반도체 칩의 제조 방법
JP2006041512A (ja) マルチチップパッケージ用集積回路チップの製造方法及びその方法により形成されたウエハ及びチップ

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid