JP2008288595A - 半導体パッケージ、その製造方法、半導体パッケージを利用したパッケージモジュール及び電子製品 - Google Patents
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Abstract
【課題】貫通電極と導電性パッドとを電気的に連結すると同時に、貫通電極と半導体基板とを絶縁させることによって信頼性を高めた半導体パッケージを提供する。
【解決手段】第1面1051及び第2面1052を持つ半導体基板105と、半導体基板105の第1面上1051の層間絶縁層115と、層間絶縁層115の一部分上の導電性パッド120と、第2面1052から半導体基板105を貫通して伸張する第1部分、及び第1部分から層間絶縁層115を貫通して導電性パッド120と電気的に連結された第2部分を備える貫通電極155と、半導体基板105から貫通電極155の第1部分を分離するスペーサ絶縁層145と、を備える。
【選択図】図1
【解決手段】第1面1051及び第2面1052を持つ半導体基板105と、半導体基板105の第1面上1051の層間絶縁層115と、層間絶縁層115の一部分上の導電性パッド120と、第2面1052から半導体基板105を貫通して伸張する第1部分、及び第1部分から層間絶縁層115を貫通して導電性パッド120と電気的に連結された第2部分を備える貫通電極155と、半導体基板105から貫通電極155の第1部分を分離するスペーサ絶縁層145と、を備える。
【選択図】図1
Description
本発明は、半導体パッケージに係り、特に貫通電極を持つ半導体パッケージ及びその製造方法に関する。
一般的に、半導体パッケージの外部端子は半導体基板上のパッドとワイヤーとを利用して連結されうる。しかし、半導体パッケージの集積度が増加するにつれて半導体チップを保護するために、半導体基板の背面に外部端子を連結する半導体パッケージが開示されている。外部端子は、半導体基板を貫通する貫通電極を利用して半導体基板上のパッドと電気的に連結されうる。
例えば、特許文献1は、イメージセンサーモジュール用ウェーハレベルチップサイズパッケージを開示している。しかし、この場合、イメージセンサーウェーハと貫通電極を絶縁させるための絶縁層をウェーハ表面にだけ選択的に形成し難い。すなわち、化学気相蒸着(Chemical Vapor Deposition:CVD)法を利用した場合、絶縁層は金属パッド上にも形成され、したがって、金属パッドと貫通電極とを電気的に連結させ難い。
他の例として、特許文献2は、半導体チップの貫通電極形成方法を開示している。しかし、この場合にも、貫通孔が電極パッドを露出させているために、電極パッドを除外した貫通孔の内面にのみ絶縁層を形成し難い。
さらに他の例として、特許文献3は、固体撮像装置を開示している。しかし、この場合にも、貫通ホールがボンディングパッドを露出させるために、貫通ホール内の導電性ペーストとボンディングパッドとを絶縁させるための絶縁膜が、貫通ホール内にのみ限定され難い。
したがって、前述した特許文献では、貫通電極とパッドとを電気的に連結させると同時に貫通電極と半導体基板とを絶縁させ難い。したがって、前述した特許文献による半導体パッケージの信頼性が大きく減少する。
韓国特許公開第2005−0093752号明細書
特開2003−318178号公報
特開2003−116066号公報
したがって、本発明が解決しようとする技術的課題は、貫通電極と導電性パッドとを電気的に連結すると同時に、貫通電極と半導体基板とを絶縁させることによって信頼性を高めた半導体パッケージを提供するところにある。
本発明が解決しようとする他の技術的課題は、前記半導体パッケージの製造方法を提供するところにある。
本発明が解決しようとするさらに他の技術的課題は、前記半導体パッケージを利用したパッケージモジュール及び電子製品を提供するところにある。
前記技術的課題を達成するための本発明の一形態による半導体パッケージは、第1面及び第2面を持つ半導体基板と、前記半導体基板の第1面上の層間絶縁層と、前記層間絶縁層の一部分上の導電性パッドと、前記第2面から前記半導体基板を貫通して伸張する第1部分、及び前記第1部分から前記層間絶縁層を貫通して前記導電性パッドと電気的に連結された第2部分を備える貫通電極と、前記半導体基板から前記貫通電極の第1部分を分離するスペーサ絶縁層と、を備える。
前記本発明による半導体パッケージの一例において、前記半導体基板の第2面上に配置された分離絶縁層と、前記分離絶縁層内の開口を通じて前記貫通電極と電気的に連結された外部端子と、をさらに備える。
前記本発明による半導体パッケージの他の例において、前記導電性パッドと電気的に連結されるように前記半導体基板の内部または上に形成された半導体素子と、前記層間絶縁層上に形成されて前記導電性パッドの少なくとも一部分を露出させる開口を持つパッシベーション層と、をさらに備える。
前記本発明による半導体パッケージのさらに他の例において、前記パッシベーション層の少なくとも一部分に接着されたハンドリング基板をさらに備える。
前記本発明による半導体パッケージのさらに他の例において、前記貫通電極は、前記第1ビアホール内の前記スペーサ絶縁層上の第1障壁層と、前記第1ビアホール内の前記第1障壁層及び前記第2ビアホール内の前記層間絶縁層上の導電層と、前記第1ビアホール内の前記第1障壁層と前記導電層との間から、前記第2ビアホール内の前記層間絶縁層と前記導電層との間に伸張した第2障壁層と、をさらに備える。
前記他の技術的課題を達成するための本発明の一形態による半導体パッケージの製造方法は、半導体基板の第1面上に層間絶縁層を形成する工程と、前記層間絶縁層の一部分上に導電性パッドを形成する工程と、前記半導体基板を貫通する第1ビアホールを形成する工程と、前記第1ビアホール内部表面上にスペーサ絶縁層を形成する工程と、前記第1ビアホールから前記導電性パッドに連結される第2ビアホールを形成する工程と、前記導電性パッドと連結され、前記半導体基板の前記第2面から露出されるように前記第1ビアホール及び前記第2ビアホールの一部または全部を満たす貫通電極を形成する工程と、を含む。
前記本発明による半導体パッケージの製造方法の一例において、前記第1ビアホールを形成する工程は、前記半導体基板の前記第2面から内部に伸張した溝を形成する工程と、前記溝を拡張して前記半導体基板を貫通させる工程と、を含む。
前記本発明による半導体パッケージの製造方法の他の例において、前記第1ビアホールを形成する前に、前記半導体基板と対向するように前記層間絶縁層上にハンドリング基板を形成する工程をさらに含む。
前記本発明による半導体パッケージの製造方法のさらに他の例において、前記第2ビアホールを形成する前に、前記第1ビアホール内の前記スペーサ絶縁層上に第1障壁層を形成する工程をさらに備え、前記第1障壁層は前記貫通電極の一部として利用される。
前記さらに他の技術的課題を達成するための本発明の一形態によるパッケージモジュールが提供される。パッケージモジュールは、前記半導体パッケージと、前記半導体パッケージ上の一つ以上のレンズと、前記半導体パッケージ上に配置されて前記一つ以上のレンズを固定させるための一つ以上の透明基板と、を備える。
前記さらに他の技術的課題を達成するための本発明の一形態による電子製品において、命令を行うための制御部と、外部からデータを入力されるか、または外部にデータを出力する入出力部と、前記制御部から行われた命令または前記入出力部からのデータを保存するメモリ部と、を備える。
本発明による半導体パッケージによれば、スペーサ絶縁層を第1ビアホールの内部に限定することによって、貫通電極と導電性パッドとの電気的な連結がスペーサ絶縁層によって妨害されない。その結果、貫通電極と半導体基板との絶縁性を確保すると同時に、貫通電極と導電性パッドとの電気的な連結を保証できる。したがって、半導体パッケージは、一般的な半導体パッケージに比べて高い信頼性を持つことができる。
また、本発明による半導体パッケージによれば、スペーサ絶縁層上に第1障壁層を備えて、導電性パッドの破片によって半導体基板と貫通電極とがショートされることを防止できる。
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現される。ただし、本実施形態は本発明の開示を完全にし、当業者に発明の範ちゅうを完全に認識させるために提供されるものである。図面に示されている構成要素は説明の便宜のためにその大きさが誇張されている。
図1は、本発明の一実施形態による半導体パッケージ100を示す断面図である。
図1を参照すれば、半導体基板105は、第1面1051及び第2面1052を備えることができる。例えば、第1面1051は半導体基板105の前面になり、第2面1052は半導体基板105の背面になりうる。半導体基板105は、半導体ウェーハ、例えば、シリコンウェーハ、シリコンゲルマニウムウェーハまたはゲルマニウムウェーハを備えることができる。選択的に、半導体基板105は、バルク半導体ウェーハの背面を所定厚さほど研磨して提供できる。例えば、半導体基板105は約50μm内外の厚さで提供される。半導体基板105は、前述した例に限定されず、当業者に公知のところによって適切に選択できるということは明らかである。
半導体素子110は、半導体基板105の内部または上に形成される。例えば、半導体素子110は、メモリ素子またはロジック素子を含むことができる。メモリ素子は、例えば、DRAM、SRAMまたはフラッシュメモリを備えることができる。ロジック素子は、活性ピクセルセンサー(active pixel sensor)で形成されたイメージセンサーを備えることができ、かかる半導体素子110の構造は一般的に知られており、本発明の範囲を制限しない。
層間絶縁層115は半導体基板105の第1面1051上に提供され、半導体素子110を覆うように配置されうる。導電性パッド120は、層間絶縁層115の一部分上に提供され、金属または金属シリサイドを含むことができる。例えば、層間絶縁層115はリセス部分を備え、導電性パッド120は、このようなリセス部分上にエンベデッドされて形成されうる。導電性パッド120、例えば、銅がダマシン構造で形成される場合には前記のように配置されうる。
しかし、本発明の範囲はこのような例に制限されず、したがって、導電性パッド120は、層間絶縁層115の少なくとも一部分上に配置されうる。導電性パッド120、例えば、アルミニウム(Al)は層間絶縁層115上に平面形構造で配置されることもできる。
層間絶縁層115はその名称に制限されず、導電性パッド120と半導体基板105との間の絶縁層を通称できる。したがって、層間絶縁層115は一つの層または複数の層を備え、一つの物質からなるか、または複数の物質で構成される。導電性パッド120は、層間絶縁層115の内部のプラグ及び/または配線ライン(図示せず)を利用して半導体素子110と電気的に連結されうる。導電性パッド120の数は複数提供されてもよく、したがって、その数は本発明の範囲を制限しない。
パッシベーション層127は、導電性パッド120の一部分を露出させるように層間絶縁層115上に配置されうる。パッシベーション層127は、半導体素子110を外部環境、例えば、湿気などから保護する役割をする。パッシベーション層127は窒化層を備えることができるが、本発明の範囲はこのような例には制限されない。
ハンドリング基板130は半導体基板105と対向するように、層間絶縁層115上に配置されうる。例えば、ハンドリング基板130は、層間絶縁層115またはパッシベーション層127と接着部材125を利用して接着できる。接着部材125は導電性パッド120を覆い、半導体素子110を覆わないようにパターニングされうる。ハンドリング基板130は半導体基板105を固定させ、半導体素子110を覆うように配置されうる。
しかし、半導体素子110の種類によって、ハンドリング基板130が省略できるということは明らかである。例えば、半導体素子110がメモリ素子を含む場合、ハンドリング基板130が省略され、ハンドリング基板130の代りに適切な保護層(図示せず)が層間絶縁層115上に提供されることもある。
貫通電極155は、半導体基板105及び層間絶縁層115を貫通して導電性パッド120と電気的に連結されうる。さらに、貫通電極155は半導体基板105の第2面1052に露出されうる。例えば、貫通電極155は、第2面1052から半導体基板105を貫通して伸張する第1部分、及び前記第1部分から層間絶縁層115を貫通して導電性パッド120と電気的に連結された第2部分を備えることができる。
貫通電極155は、第1ビアホール140及び第2ビアホール150の一部または全部を満たすことができる。例えば、貫通電極155の第1部分は第1ビアホール140の表面に沿って形成され、第2部分は第2ビアホール150を満たすことができる。後述するように、貫通電極155は少なくとも一つの導電層で構成されるか、または、少なくとも一つの障壁層をさらに備えることができる。
貫通電極155は導電性パッド120と接触されうる。例えば、貫通電極155は導電性パッド120を貫通するように配置され、これにより、貫通電極155と導電性パッド120とが信頼性を有するように連結されうる。さらに、貫通電極155は、半導体基板105の第2面1052上にさらに伸張した再配線ライン(図示せず)を備えることができる。
第1ビアホール140は半導体基板105を貫通し、第2ビアホール150は層間絶縁層115を貫通して第1ビアホール140と連結されうる。さらに、第1ビアホール140は半導体基板105内に限定され、第2ビアホール150は導電性パッド120をさらに貫通できる。第2ビアホール150の直径は第1ビアホール140の直径より小さいか、または同じであり、これにより、第2ビアホール150が第1ビアホール140と容易に連結されうる。
スペーサ絶縁層145は、半導体基板105から貫通電極155の第1部分を分離するように半導体基板105と貫通電極155との間に介在されうる。スペーサ絶縁層145は、貫通電極155を半導体基板105と絶縁させうる。例えば、スペーサ絶縁層145は、第1ビアホール140の内部の貫通電極155の第1部分を取り囲み、層間絶縁層115の内部の貫通電極155の第2部分を露出させうる。さらに、スペーサ絶縁層145は、半導体基板105の第2面1052上にさらに伸張できる。例えば、スペーサ絶縁層145は酸化膜または窒化膜を含むことができるが、本発明の範囲はこのような絶縁層の例に制限されない。
この実施形態で、スペーサ絶縁層145は第1ビアホール140の内部の半導体基板105の表面上に限定され、層間絶縁層115上に伸張しない。したがって、貫通電極155は層間絶縁層115及び導電性パッド120と直接接触できる。
したがって、スペーサ絶縁層145が導電性パッド120の底面を覆わないために、貫通電極155と導電性パッド120との電気的な連結がスペーサ絶縁層145によって妨害されない。その結果、貫通電極155と半導体基板105との絶縁性を確保すると同時に貫通電極155と導電性パッド120との電気的な連結を保証できる。したがって、半導体パッケージ100は、一般的な半導体パッケージに比べて高い信頼性を持つことができる。
一方、導電性パッド120下の層間絶縁層115の内部にはダミー配線ライン(図示せず)が配置されてもよく、第2ビアホール150はダミー配線ラインを貫通できる。この場合、貫通電極155とダミー配線ラインとが接触する問題がありうる。しかし、ダミー配線ラインは半導体素子110と連結されずに導電性パッド120を支持するように独立的に配置されるために、このような接触が問題にならない。
外部端子165は貫通電極155と電気的に連結されるように、半導体基板105の第2面1052上に配置されうる。外部端子165は、貫通電極155を覆う分離絶縁層160によって露出されうる。外部端子165は、外部電子製品との連結のために利用されうる。例えば、外部端子165はソルダーバンプまたはソルダーボールを備えることができる。分離絶縁層160は酸化膜、窒化膜またはポリイミド層を備えることができる。この実施形態の変形された例で、外部端子165が省略され、半導体基板105の第2面1052上の貫通電極155が外部電子製品と直接連結されることもある。
図2は、本発明の一実施形態の変形された形態による半導体パッケージ100aを示す断面図である。
図2を参照すれば、半導体素子110aはイメージセンサーとして提供され、半導体基板105の第1面1051からリセスされるように配置されうる。イメージセンサーは、活性ピクセルセンサーアレイを備えることができる。ハンドリング基板130は、半導体素子110a方向に光を通過させるように透明基板、例えば、ガラス基板を備えることができる。さらに、層間絶縁層115及びパッシベーション層127の半導体素子110aの真上部分は光の透過性を高めるために除去されうる。
一方、バンプ122が導電性パッド120上にさらに配置されて貫通電極155を覆うことができる。かかるバンプ122は、貫通電極155が導電性パッド120を貫通する場合、例えば、図1の半導体パッケージ100に付加されうる。
図3は、本発明の一実施形態の変形された形態による半導体パッケージ100bを示す断面図である。
図3を参照すれば、第2ビアホール150bは導電性パッド120の底面に止まり、これにより、貫通電極155bは導電性パッド120の底面と接触できる。または、点線で図示されたように、第2ビアホール150bは導電性パッド120の内部に所定距離ほど伸張し、これにより、貫通電極155bは導電性パッド120の内部に伸張して導電性パッド120と接触されることもある。このような構造では、貫通電極155bが導電性パッド120を貫通しないために、図2のバンプ122が省略されうる。
図4は、本発明の一実施形態の変形された形態による半導体パッケージ100cを示す断面図である。
図4を参照すれば、第1ビアホール140c及び/または第2ビアホール150cは、半導体基板105の第2面1052から上に行くほどその幅が減少する形態(tapered shape)を持つこともできる。かかる形態は、ドライエッチングまたはレーザードリリングを利用して第1ビアホール140c及び第2ビアホール150cを形成する時に現れうる。スペーサ絶縁層145c及び貫通電極155cの形態は、第1ビアホール140c及び第2ビアホール150cの形態によって変化される。
図5は、本発明の他の実施形態による半導体パッケージ100dを示す断面図である。半導体パッケージ100dは図1の半導体パッケージ100を参照でき、したがって、二つの実施形態で重複する説明は省略する。
図5を参照すれば、第1ビアホール140dは、半導体基板105を貫通して層間絶縁層115の内部に所定深さほど伸張される。第1ビアホール140dは層間絶縁層115を貫通せず、その内部に限定される。第2ビアホール150dは、第1ビアホール140d上の層間絶縁層115を貫通して導電性パッド120に連結されうる。さらに、第2ビアホール150dは導電性パッド120を貫通できる。しかし、この実施形態の変形された例で、第2ビアホール150dは導電性パッド120内部に伸張するか、または導電性パッド120を露出させるように伸張することもある。第2ビアホール150dは、第1ビアホール140dより小径か、または同直径である。
貫通電極155d及びスペーサ絶縁層145dは、第1ビアホール140d及び第2ビアホール150dの形態によって変化する。スペーサ絶縁層145dは、第1ビアホール140dの内部の貫通電極155dを取り囲むように配置され、したがって、図1のスペーサ絶縁層145とは異なって、層間絶縁層115の内部に所定深さほど伸張できる。
第2ビアホール150dの内部の貫通電極155dは、層間絶縁層115及び導電性パッド120と直接接触できる。したがって、半導体パッケージ100dでも、貫通電極155dと導電性パッド120との電気的な連結はスペーサ絶縁層145dによって妨害されない。
一方、この実施形態の変形された例によれば、第2ビアホール150d及び貫通電極155dは、図3の第2ビアホール150b及び貫通電極155bのように変形されうる。さらに、第1ビアホール140d及び/または第2ビアホール150dの幅は、図4の第2ビアホール150c及び貫通電極155cのように、上に行くほどその幅が段々小さくなるように変形されてもよい。
図6は、本発明のさらに他の実施形態による半導体パッケージ100eを示す断面図である。半導体パッケージ100eは、図1の半導体パッケージ100を参照でき、重なる説明は省略される。
図6を参照すれば、導電性パッド155eは第1障壁層152及び導電層154を含むことができる。第1障壁層152は、第1ビアホール140内でスペーサ絶縁層145と導電層154との間に介在されうる。導電層154は、スペーサ絶縁層145及び層間絶縁層115の表面上に、第1ビアホール140及び第2ビアホール150の一部または全部を満たすように配置されうる。半導体基板105の第2面1052上で、導電層154は第1障壁層152上に配置されうる。
第1障壁層152は物理的に堅くて衝撃に強く、また拡散防止の役割を行なうことができ、金属、例えば、導電性パッド120の破片または導電層154がスペーサ絶縁層145の内部に侵入することを防止できる。これにより、第1障壁層152は、導電層154と半導体基板105との絶縁信頼性を高めることができる。例えば、第1障壁層152は、Ti、TiN、TiW、Ta、TaN、Cr及びNiVの一つまたはこれらの積層構造を含むことができる。
図7は、図6の半導体パッケージ100eの変形された形態による半導体パッケージ100fを示す断面図である。
図7を参照すれば、貫通電極155fは、第1障壁層152及び導電層154に加えて第2障壁層153をさらに備えることができる。第2障壁層153は、第1障壁層152とは異なって、第1ビアホール140の内部だけではなく第2ビアホール150の内部にも形成されうる。例えば、第2障壁層153は、第1ビアホール140内の第1障壁層152の表面を覆って第2ビアホール150内の層間絶縁層115上にさらに伸張できる。これにより、導電層154は、第1ビアホール140及び第2ビアホール150内で第2障壁層153によって取り囲まれうる。一方、半導体基板105の第2面1052上で、導電層154は第1障壁層152及び第2障壁層153の積層構造上に配置されうる。
第2障壁層153は、第1障壁層152と類似して物理的に堅くて衝撃に強く、かつ拡散防止の役割を行うことができる。したがって、第2障壁層153は金属、例えば、導電層154のスペーサ絶縁層145の内部への侵入を防止できる。これにより、第2障壁層153は、導電層154と半導体基板105との絶縁信頼性を高めることができる。例えば、第2障壁層153は、Ti、TiN、TiW、Ta、TaN、Cr及びNiVの一つまたはこれらの積層構造を含むことができる。
一方、図1ないし図5で貫通電極155、155b、155c、155d、は前述した第2障壁層153及び導電層154を備えるように変形されることもある。
図8ないし図14は、本発明の一実施形態による半導体パッケージの製造方法を示す断面図である。
図8を参照すれば、半導体素子110が形成された半導体基板105の第1面1051上に層間絶縁層115を形成できる。次いで、層間絶縁層115の一部分上に導電性パッド120を形成する。例えば、層間絶縁層115にトレンチを形成し、このトレンチを埋め込むように導電性パッド120を形成できる。このような埋め込み方法はダマシン方法と呼ばれる。他の例として、層間絶縁層115にトレンチを形成せず、導電性パッド120が層間絶縁層115上に平面形構造でパターニングされることもある。
導電性パッド120は、層間絶縁層115内のプラグまたは配線ライン(図示せず)を通じて半導体素子110と連結されうる。選択的に、層間絶縁層115上に導電性パッド120の一部分を露出させるパッシベーション層127を形成する。
半導体基板105と対向するように、層間絶縁層115上にハンドリング基板130を配置できる。例えば、導電性パッド120を覆うように層間絶縁層115及び/またはパッシベーション層127の一部分上に接着部材125を形成できる。次いで、接着部材125上にハンドリング基板130を配置し、かつ圧着して層間絶縁層115及び/またはパッシベーション層127とハンドリング基板130とを接着させることができる。しかし、この実施形態の変形された例で、ハンドリング基板130を接着させる工程が省略されるか、またはハンドリング基板130の代りに他の保護層(図示せず)がパッシベーション層127上に形成されることもある。
ハンドリング基板130を接着させる工程前または後に、選択的に、半導体基板105の第2面1052を研磨できる。これにより、半導体基板105の厚さが薄くなり、例えば、約50μm内外の厚さを持つことができる。
図9を参照すれば、半導体基板105の第2面1052から内部に伸張する溝135を形成できる。例えば、溝135は、レーザードリリングまたはドライエッチングを利用して半導体基板105をエッチングすることによって形成できる。レーザードリリングは焦点設定ができるので、フォトマスクなしに進めることができる。しかし、ドライエッチングを利用する場合には溝135が形成される部分を露出させるフォトマスク(図示せず)が必要である。溝135の深さは層間絶縁層115を露出させない深さ内で適切に調節できる。
図10を参照すれば、溝135を拡張して第1ビアホール140を形成できる。第1ビアホール140は、半導体基板105を貫通して層間絶縁層115を露出させうる。例えば、等方性エッチングを利用して半導体基板105をエッチングすることによって、溝135が拡張されうる。また、等方性エッチングの選択比を調節することによって半導体基板105はエッチングされて層間絶縁層115はエッチングされない。
例えば、等方性エッチングは、ウェットエッチングまたは化学的ドライエッチング(Chemical Dry Etch;CDE)を含むことができる。半導体基板105がシリコンを含む場合、ウェットエッチングはNH4OH、H2O2及びH2O混合液(SC1)を利用できる。
このように、第1ビアホール140は、2段階のエッチング方法を利用することによって、信頼性のあるように半導体基板105内に限定されうる。特に、最後に等方性エッチングを利用することで高いエッチング選択比を確保することができる。
図11を参照すれば、第1ビアホール140の内部表面上にスペーサ絶縁層145を形成できる。例えば、スペーサ絶縁層145は、第1ビアホール140の内部表面を覆い、半導体基板105の第2面1052上に伸張できる。例えば、スペーサ絶縁層145は適切な絶縁膜、例えば、酸化膜、窒化膜、ポリマーまたはパリレンを含むことができ、低温蒸着法、例えば低温CVD、ポリマースプレーイング、低温物理気相蒸着(Physical Vapor Deposition:PVD)方法を利用して形成できる。
図12を参照すれば、第1ビアホール140から導電性パッド120に連結される第2ビアホール150を形成する。例えば、第2ビアホール150は、スペーサ絶縁層145及び層間絶縁層115を貫通でき、さらに、導電性パッド120を貫通できる。第2ビアホール150は第1ビアホール140の底面から伸張し、第2ビアホール150は第1ビアホール140より小径か、または同直径である。
例えば、第2ビアホール150は、レーザードリリングを利用してフォトマスクなしに第1ビアホール140の内部からスペーサ絶縁層145及び層間絶縁層115を貫通するように形成できる。第1ビアホール140の直径を大きくすることで、第2ビアホール150を第1ビアホール140の内部に容易に限定できる。したがって、第2ビアホール150は経済的に形成されうる。また、第2ビアホール150を形成するためのレーザーパルスを、第1ビアホール140を形成するためのレーザーパルスより低減させることによって、第1ビアホール140と第2ビアホール150との整列マージンを高めることができる。
他の例として、第2ビアホール150はドライエッチングを利用できる。この場合、第2ビアホール150が形成される部分を露出させるエッチングマスクが必要である。ドライエッチングのエッチング選択比を調節すれば、第2ビアホール150は、図3の第2ビアホール150bのように導電性パッド120をエッチングせずに導電性パッド120の底面に止まるように形成されうる。さらに、ドライエッチングの時間を調節すれば、第2ビアホール150は導電性パッド120の内部に止まるように形成されることもある。
図13を参照すれば、第1ビアホール140及び第2ビアホール150の一部または全部を満たす貫通電極155を形成できる。貫通電極155は、スペーサ絶縁層145によって半導体基板105と絶縁され、層間絶縁層115及び導電性パッド120と直接接触できる。したがって、貫通電極155は、半導体基板105と絶縁性を保証しつつ、信頼性あるように導電性パッド120と電気的に連結されうる。
例えば、貫通電極155は、PVD法でアルミニウム(Al)を蒸着して形成できる。他の例として、貫通電極155は銅シード層を先ず形成した後、メッキ方法を利用して銅メッキ層を第1ビアホール140及び第2ビアホール150内に満たして形成できる。
図14を参照すれば、貫通電極155の一部分を露出させるように半導体基板105の第2面1052上に分離絶縁層160を形成できる。例えば、分離絶縁層160は、酸化層、窒化層、またはポリイミド層をCVD法またはスピンコーティングを利用して形成できる。
次いで、貫通電極155の露出された部分と電気的に連結されるように、半導体基板105の第2面1052上に外部端子165を形成できる。例えば、外部端子165はソルダーバンプまたはソルダーボールを備えることができる。
図15ないし図19は、本発明の他の実施形態による半導体パッケージの製造方法を示す断面図である。図15の工程は、図8の工程に次いで進む。
図15を参照すれば、半導体基板105を貫通して、層間絶縁層115の内部に伸張した第1ビアホール140dを形成できる。第1ビアホール140dの深さは、導電性パッド120を露出しないように制御され、したがって、層間絶縁層115全体を貫通しない。しかし、この実施形態の変形された例で、第1ビアホール140dは半導体基板105を貫通し、層間絶縁層115の内部に伸張しない。
例えば、第1ビアホール140dは、レーザードリリング、ドライエッチングまたはウェットエッチングを単独で利用するか、これらのうち2つ以上を共に利用して半導体基板105及び層間絶縁層115をエッチングすることによって形成できる。ドライエッチングまたはウェットエッチングを利用する場合には、半導体基板105の第2面1052上にエッチングマスクを形成する過程をさらに必要とする。ただし、エッチング時間は半導体基板105を貫通して層間絶縁層115の一部分をエッチングするか、または層間絶縁層115に止まるように精密に調節される必要がある。
図16を参照すれば、第1ビアホール140dの内部表面上にスペーサ絶縁層145dを形成できる。スペーサ絶縁層145dの形成方法は、図11のスペーサ絶縁層145の形成方法を参照できる。ただし、スペーサ絶縁層145dは、図11のスペーサ絶縁層145とは異なって、半導体基板105の内部に限定されない。
図17を参照すれば、第1ビアホール140dから導電性パッド120に連結されるように第2ビアホール150dを形成できる。例えば、第2ビアホール150dは、第1ビアホール140dの内部のスペーサ絶縁層145d及び第1ビアホール140d上の層間絶縁層115を貫通できる。さらに、第2ビアホール150dは導電性パッド120を貫通できる。しかし、この実施形態の変形された例で、第2ビアホール150dは、図3の第2ビアホール150bのように導電性パッド120の内部に伸張するか、または導電性パッド120の底面に止まりうる。第2ビアホール150dの形成方法は、図12の第2ビアホール150の形成方法を参照できる。
図18を参照すれば、第1ビアホール140d及び第2ビアホール150dの一部または全部を満たす貫通電極155dを形成できる。貫通電極155dは、スペーサ絶縁層145dによって半導体基板105と絶縁され、層間絶縁層115及び導電性パッド120と直接接触できる。したがって、貫通電極155dは半導体基板105と絶縁性を保証しつつ、信頼性あるように導電性パッド120と電気的に連結されうる。貫通電極155dの形成方法は、図13の貫通電極155の形成方法を参照できる。
図19を参照すれば、貫通電極155dの一部分を露出させるように半導体基板105の第2面1052上に分離絶縁層160を形成できる。次いで、貫通電極155dの露出された部分と電気的に連結されるように半導体基板105の第2面1052上に外部端子165を形成できる。
図20ないし図23は、本発明のさらに他の実施形態による半導体パッケージの製造方法を示す断面図である。図20の工程は、図8ないし図11の工程に次いで行われる。
図20を参照すれば、スペーサ絶縁層145上に第1障壁層152を形成できる。例えば、第1障壁層152は、PVD法またはCVD法を利用して形成できる。
図21を参照すれば、第1ビアホール140から導電性パッド120に連結される第2ビアホール150を形成できる。例えば、第2ビアホール150は、スペーサ絶縁層145、第1障壁層152及び層間絶縁層115を貫通でき、さらに、導電性パッド120を貫通できる。第2ビアホール150の形成方法は図12の説明を参照できる。
導電性パッド120を貫通するように第2ビアホール150を形成する場合、導電性パッド120の破片が周囲に分散される。この場合、第1障壁層152は、導電性パッド120の破片がスペーサ絶縁層145に打込まれるか、またはスペーサ絶縁層145を通じて拡散されないように止める役割を行える。
図22を参照すれば、図21の結果物上に第2障壁層153を形成できる。次いで、第2障壁層153上に導電層154を形成できる。次いで、第1障壁層152、第2障壁層153及び導電層154をパターニングして貫通電極155fを形成できる。
第2障壁層153は、導電層154が第1ビアホール140及び第2ビアホール150内に均一に形成される下地層の役割を行える。一方、導電性パッド120の破片が第1ビアホール140内に存在する場合、第2障壁層153が均一に形成され難いが、この場合にも第1障壁層152が導電層154の下地層の役割を行える。したがって、導電層154が第1ビアホール140及び第2ビアホール150内に均一に形成される。
図23を参照すれば、貫通電極155fの一部分を露出させるように半導体基板105の第2面1052上に分離絶縁層160を形成できる。次いで、貫通電極155の露出された部分と電気的に連結されるように半導体基板105の第2面1052上に外部端子165を形成できる。
図24は、本発明の一実施形態によるパッケージモジュール200を示す断面図である。
図24を参照すれば、パッケージモジュール200は、半導体パッケージ100a上にレンズ220、240をさらに備えることができる。レンズ220、240の数は一つまたは二つ以上でもよい。レンズ220、240は球形または非球形の形態を持つことができる。例えば、パッケージモジュール200は、映像イメージを提供できるカメラモジュールとして利用される。
レンズ220、240は、半導体パッケージ100上の透明基板210、230に固定される。例えば、レンズ220、240は、透明基板210、230の上面及び下面に付着されうる。透明基板210、230は、支持部材205、225を利用して半導体パッケージ100上に固定される。
絞り部材245は、上部レンズ240の一部分を露出させるように上部の透明基板230上に形成される。絞り部材245は、光を遮断する役割を行え、したがって、絞り部材245から露出された上部レンズ240を通じて、光が下の半導体素子110に伝えられうる。例えば、絞り部材245は、ブラック物質、例えば、フォトレジスト層を備えることができる。
このようなパッケージモジュール200で、半導体パッケージ100aは、図1または図3ないし図7の半導体パッケージ100、100b、100c、100d、100e、100fに入れ替わってもよい。
図25は、本発明の一実施形態による電子製品300を示すブロック図である。
図17を参照すれば、電子製品300は、制御部310、入出力部320、メモリ部330及び/または映像部340を備えることができる。制御部310、入出力部320、メモリ部330及び映像部340は、バス350を利用して互いに通信できる。制御部310は、命令を行うための少なくとも一つのプロセッサー、例えば、マイクロプロセッサー、デジタル信号プロセッサーまたはマイクロコントローラを備えることができる。
入出力部320は、外部からデータを入力されるか、または外部にデータを出力するところに利用されうる。例えば、入出力部320は、キーボード、キーパッドまたはディスプレイ素子を備えることができる。映像部340は、映像信号の入力のために利用されうる。メモリ部330は、入出力部320からのデータ、制御部310で行われた命令または映像部340からの映像信号を保存するところに利用されうる。
電子製品300で映像処理が不要な場合には映像部340が省略されてもよい。例えば、電子製品300は、モバイルシステム、例えば、PDA(Personal Digital Assistant)、携帯コンピュータ、ウェブタブレット、無線電話、携帯電話、デジタル音楽再生器、メモリカードまたはデータ伝送/受信器に利用されうる。例えば、図1ないし図3の半導体パッケージ100、100a、100bまたは図16のパッケージモジュール200は、映像部340またはメモリ部330を構成するために利用されうる。
発明の特定実施形態についての以上の説明は例示及び説明を目的で提供された。したがって、本発明は前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど、色々な多くの修正及び変更ができるとういうことは明らかである。
本発明は、半導体パッケージ関連の技術分野に好適に用いられる。
100、100a、100b、100c、100d、100e、100f 半導体パッケージ、
105 半導体基板、
110、110a 半導体素子、
115 層間絶縁層、
120 導電性パッド、
125 接着部材、
127 パッシベーション層、
130 ハンドリング基板、
140、140b、140c、140d 第1ビアホール、
145、145c、145d スペーサ絶縁層、
150、150b、150c、150d 第2ビアホール、
155、155b、155c、155d、155e、155f 貫通電極、
152 第1障壁層、
153 第2障壁層、
154 導電層、
160 分離絶縁層、
165 外部端子、
200 パッケージモジュール、
300 電子製品。
105 半導体基板、
110、110a 半導体素子、
115 層間絶縁層、
120 導電性パッド、
125 接着部材、
127 パッシベーション層、
130 ハンドリング基板、
140、140b、140c、140d 第1ビアホール、
145、145c、145d スペーサ絶縁層、
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155、155b、155c、155d、155e、155f 貫通電極、
152 第1障壁層、
153 第2障壁層、
154 導電層、
160 分離絶縁層、
165 外部端子、
200 パッケージモジュール、
300 電子製品。
Claims (34)
- 第1面及び第2面を持つ半導体基板と、
前記半導体基板の第1面上の層間絶縁層と、
前記層間絶縁層の一部分上の導電性パッドと、
前記第2面から前記半導体基板を貫通して伸張する第1部分、及び前記第1部分から前記層間絶縁層を貫通して前記導電性パッドと電気的に連結された第2部分を備える貫通電極と、
前記半導体基板から前記貫通電極の第1部分を分離するスペーサ絶縁層と、
を備えることを特徴とする半導体パッケージ。 - 前記スペーサ絶縁層は、前記基板から前記貫通電極の単に第1部分のみを分離させ、前記貫通電極の第2部分は前記層間絶縁層に接触されたことを特徴とする請求項1に記載の半導体パッケージ。
- 前記半導体基板の第2面上に配置された分離絶縁層と、
前記分離絶縁層内の開口を通じて前記貫通電極と電気的に連結された外部端子と、
をさらに備えることを特徴とする請求項1に記載の半導体パッケージ。 - 前記導電性パッドと電気的に連結されるように前記半導体基板の内部または上に形成された半導体素子と、
前記層間絶縁層上に形成されて前記導電性パッドの少なくとも一部分を露出させる開口を持つパッシベーション層をさらに備えることを特徴とする請求項1に記載の半導体パッケージ。 - 前記パッシベーション層の少なくとも一部分に接着されたハンドリング基板をさらに備えることを特徴とする請求項4に記載の半導体パッケージ。
- 前記ハンドリング基板は透明な物質からなることを特徴とする請求項5に記載の半導体パッケージ。
- 前記導電性パッドは、前記層間絶縁層内にエンベデッドされたことを特徴とする請求項1に記載の半導体パッケージ。
- 前記貫通電極の第1部分は、前記層間絶縁層内に少なくとも部分的に伸張したことを特徴とする請求項1に記載の半導体パッケージ。
- 前記半導体基板を貫通する第1ビアホール及び前記第1ビアホールから前記導電性パッドに連結された第2ビアホールをさらに備え、
前記スペーサ絶縁層及び前記貫通電極の第1部分は前記第1ビアホール内に配置され、前記スペーサ絶縁層は前記第1ビアホール内部上に形成され、前記貫通電極の第1部分は前記スペーサ絶縁層上に形成されたことを特徴とする請求項1に記載の半導体パッケージ。 - 前記貫通電極の前記第1部分及び前記第2部分のうち少なくとも一つは、前記半導体基板の前記第2表面から前記第1部分に伸張するにつれてその幅が減少することを特徴とする請求項1に記載の半導体パッケージ。
- 前記第2ビアホールの直径は、前記第1ビアホールの直径より小さいか、同じであることを特徴とする請求項9に記載の半導体パッケージ。
- 前記第1ビアホールは前記半導体基板の内部に限定され、前記第2ビアホールは前記層間絶縁層を貫通することを特徴とする請求項9に記載の半導体パッケージ。
- 前記貫通電極の第2部分は、前記導電性パッドを完全に貫通して伸張したことを特徴とする請求項1に記載の半導体パッケージ。
- 前記半導体素子は活性ピクセルセンサーを備えることを特徴とする請求項4に記載の半導体パッケージ。
- 前記貫通電極は、
前記第1ビアホール内の前記スペーサ絶縁層上の第1障壁層と、
前記第1ビアホール内の前記第1障壁層及び前記第2ビアホール内の前記層間絶縁層上の導電層と、
前記第1ビアホール内の前記第1障壁層と前記導電層との間から、前記第2ビアホール内の前記層間絶縁層と前記導電層との間に伸張した第2障壁層と、
をさらに備えることを特徴とする請求項9に記載の半導体パッケージ。 - 請求項1ないし15のうちいずれか1項に記載の半導体パッケージと、
前記半導体パッケージ上の一つ以上のレンズと、
前記半導体パッケージ上に配置されて前記一つ以上のレンズを固定させるための一つ以上の透明基板と、
を備えることを特徴とするパッケージモジュール。 - 前記半導体パッケージは、前記半導体基板の第1面上に形成された活性ピクセルセンサーをさらに備えることを特徴とする請求項16に記載のパッケージモジュール。
- 命令を行うための制御部と、
外部からデータを入力されるか、または外部にデータを出力する入出力部と、
請求項1ないし15のうちいずれか1項に記載の半導体パッケージで構成され、前記制御部から行われた命令または前記入出力部からのデータを保存するメモリ部を備えることを特徴とする電子製品。 - 半導体基板の第1面上に層間絶縁層を形成する工程と、
前記層間絶縁層の一部分上に導電性パッドを形成する工程と、
前記半導体基板を貫通する第1ビアホールを形成する工程と、
前記第1ビアホール内部表面上にスペーサ絶縁層を形成する工程と、
前記第1ビアホールから前記導電性パッドに連結される第2ビアホールを形成する工程と、
前記導電性パッドと連結され、前記半導体基板の前記第2面から露出されるように前記第1ビアホール及び前記第2ビアホールの一部または全部を満たす貫通電極を形成する工程と、
を含むことを特徴とする半導体パッケージの製造方法。 - 前記第2ビアホールの直径は、前記第1ビアホールの直径より小さいか、または同じであることを特徴とする請求項19に記載の半導体パッケージの製造方法。
- 前記第1ビアホールは前記半導体基板の内部に限定され、前記第2ビアホールは前記スペーサ絶縁層及び前記層間絶縁層を貫通することを特徴とする請求項19に記載の半導体パッケージの製造方法。
- 前記第2ビアホールは、前記導電性パッドの底面または内部に止まるか、または前記導電性パッドをさらに貫通することを特徴とする請求項21に記載の半導体パッケージの製造方法。
- 前記第1ビアホールを形成する工程は、
前記半導体基板の前記第2面から内部に伸張した溝を形成する工程と、
前記溝を拡張して前記半導体基板を貫通させる工程と、
を含むことを特徴とする請求項21に記載の半導体パッケージの製造方法。 - 前記溝を形成する工程は、レーザードリリングまたはドライエッチングを利用することを特徴とする請求項23に記載の半導体パッケージの製造方法。
- 前記溝の拡張は、等方性エッチングを利用して前記ホールから露出された前記半導体基板をエッチングすることを特徴とする請求項23に記載の半導体パッケージの製造方法。
- 前記第2ビアホールを形成する工程は、レーザードリリングまたはドライエッチングを利用することを特徴とする請求項23に記載の半導体パッケージの製造方法。
- 前記第1ビアホールは、前記半導体基板を貫通して前記層間絶縁層の内部に伸張させることを特徴とする請求項20に記載の半導体パッケージの製造方法。
- 前記第1ビアホールを形成する工程は、レーザードリリングを利用することを特徴とする請求項27に記載の半導体パッケージの製造方法。
- 前記第1ビアホールを形成する前に、前記半導体基板と対向するように前記層間絶縁層上にハンドリング基板を形成する工程をさらに含むことを特徴とする請求項20に記載の半導体パッケージの製造方法。
- 前記貫通電極と電気的に連結されるように、前記半導体基板の前記第2面上に外部端子を形成する工程をさらに含むことを特徴とする請求項20に記載の半導体パッケージの製造方法。
- 前記貫通電極を形成する前に、前記半導体基板の前記第2面を研磨する工程をさらに含むことを特徴とする請求項20に記載の半導体パッケージの製造方法。
- 前記第1ビアホールを形成する工程は、レーザードリリング、ドライエッチングまたはウェットエッチングを単独で利用するか、またはこれらの2つ以上を組み合わせて行うことを特徴とする請求項23に記載の半導体パッケージの製造方法。
- 前記第2ビアホールを形成する前に、前記第1ビアホール内の前記スペーサ絶縁層上に第1障壁層を形成する工程をさらに備え、
前記第1障壁層は前記貫通電極の一部として利用されることを特徴とする請求項19に記載の半導体パッケージの製造方法。 - 前記貫通電極を形成する工程は、
前記第1ビアホール内の前記第1障壁層及び前記第2ビアホール内の前記層間絶縁層上に第2障壁層を形成する工程と、
前記第1ビアホール及び前記第2ビアホールの一部または全部を満たすように前記第2障壁層上に導電層を形成する工程と、を含むことを特徴とする請求項33に記載の半導体パッケージの製造方法。
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