JP2008288595A - 半導体パッケージ、その製造方法、半導体パッケージを利用したパッケージモジュール及び電子製品 - Google Patents

半導体パッケージ、その製造方法、半導体パッケージを利用したパッケージモジュール及び電子製品 Download PDF

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忠 善 李
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Abstract

【課題】貫通電極と導電性パッドとを電気的に連結すると同時に、貫通電極と半導体基板とを絶縁させることによって信頼性を高めた半導体パッケージを提供する。
【解決手段】第１面１０５１及び第２面１０５２を持つ半導体基板１０５と、半導体基板１０５の第１面上１０５１の層間絶縁層１１５と、層間絶縁層１１５の一部分上の導電性パッド１２０と、第２面１０５２から半導体基板１０５を貫通して伸張する第１部分、及び第１部分から層間絶縁層１１５を貫通して導電性パッド１２０と電気的に連結された第２部分を備える貫通電極１５５と、半導体基板１０５から貫通電極１５５の第１部分を分離するスペーサ絶縁層１４５と、を備える。
【選択図】図１

Description

本発明は、半導体パッケージに係り、特に貫通電極を持つ半導体パッケージ及びその製造方法に関する。
一般的に、半導体パッケージの外部端子は半導体基板上のパッドとワイヤーとを利用して連結されうる。しかし、半導体パッケージの集積度が増加するにつれて半導体チップを保護するために、半導体基板の背面に外部端子を連結する半導体パッケージが開示されている。外部端子は、半導体基板を貫通する貫通電極を利用して半導体基板上のパッドと電気的に連結されうる。
例えば、特許文献１は、イメージセンサーモジュール用ウェーハレベルチップサイズパッケージを開示している。しかし、この場合、イメージセンサーウェーハと貫通電極を絶縁させるための絶縁層をウェーハ表面にだけ選択的に形成し難い。すなわち、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を利用した場合、絶縁層は金属パッド上にも形成され、したがって、金属パッドと貫通電極とを電気的に連結させ難い。
他の例として、特許文献２は、半導体チップの貫通電極形成方法を開示している。しかし、この場合にも、貫通孔が電極パッドを露出させているために、電極パッドを除外した貫通孔の内面にのみ絶縁層を形成し難い。
さらに他の例として、特許文献３は、固体撮像装置を開示している。しかし、この場合にも、貫通ホールがボンディングパッドを露出させるために、貫通ホール内の導電性ペーストとボンディングパッドとを絶縁させるための絶縁膜が、貫通ホール内にのみ限定され難い。
したがって、前述した特許文献では、貫通電極とパッドとを電気的に連結させると同時に貫通電極と半導体基板とを絶縁させ難い。したがって、前述した特許文献による半導体パッケージの信頼性が大きく減少する。
韓国特許公開第２００５−００９３７５２号明細書 特開２００３−３１８１７８号公報 特開２００３−１１６０６６号公報
したがって、本発明が解決しようとする技術的課題は、貫通電極と導電性パッドとを電気的に連結すると同時に、貫通電極と半導体基板とを絶縁させることによって信頼性を高めた半導体パッケージを提供するところにある。
本発明が解決しようとする他の技術的課題は、前記半導体パッケージの製造方法を提供するところにある。
本発明が解決しようとするさらに他の技術的課題は、前記半導体パッケージを利用したパッケージモジュール及び電子製品を提供するところにある。
前記技術的課題を達成するための本発明の一形態による半導体パッケージは、第１面及び第２面を持つ半導体基板と、前記半導体基板の第１面上の層間絶縁層と、前記層間絶縁層の一部分上の導電性パッドと、前記第２面から前記半導体基板を貫通して伸張する第１部分、及び前記第１部分から前記層間絶縁層を貫通して前記導電性パッドと電気的に連結された第２部分を備える貫通電極と、前記半導体基板から前記貫通電極の第１部分を分離するスペーサ絶縁層と、を備える。
前記本発明による半導体パッケージの一例において、前記半導体基板の第２面上に配置された分離絶縁層と、前記分離絶縁層内の開口を通じて前記貫通電極と電気的に連結された外部端子と、をさらに備える。
前記本発明による半導体パッケージの他の例において、前記導電性パッドと電気的に連結されるように前記半導体基板の内部または上に形成された半導体素子と、前記層間絶縁層上に形成されて前記導電性パッドの少なくとも一部分を露出させる開口を持つパッシベーション層と、をさらに備える。
前記本発明による半導体パッケージのさらに他の例において、前記パッシベーション層の少なくとも一部分に接着されたハンドリング基板をさらに備える。
前記本発明による半導体パッケージのさらに他の例において、前記貫通電極は、前記第１ビアホール内の前記スペーサ絶縁層上の第１障壁層と、前記第１ビアホール内の前記第１障壁層及び前記第２ビアホール内の前記層間絶縁層上の導電層と、前記第１ビアホール内の前記第１障壁層と前記導電層との間から、前記第２ビアホール内の前記層間絶縁層と前記導電層との間に伸張した第２障壁層と、をさらに備える。
前記他の技術的課題を達成するための本発明の一形態による半導体パッケージの製造方法は、半導体基板の第１面上に層間絶縁層を形成する工程と、前記層間絶縁層の一部分上に導電性パッドを形成する工程と、前記半導体基板を貫通する第１ビアホールを形成する工程と、前記第１ビアホール内部表面上にスペーサ絶縁層を形成する工程と、前記第１ビアホールから前記導電性パッドに連結される第２ビアホールを形成する工程と、前記導電性パッドと連結され、前記半導体基板の前記第２面から露出されるように前記第１ビアホール及び前記第２ビアホールの一部または全部を満たす貫通電極を形成する工程と、を含む。
前記本発明による半導体パッケージの製造方法の一例において、前記第１ビアホールを形成する工程は、前記半導体基板の前記第２面から内部に伸張した溝を形成する工程と、前記溝を拡張して前記半導体基板を貫通させる工程と、を含む。
前記本発明による半導体パッケージの製造方法の他の例において、前記第１ビアホールを形成する前に、前記半導体基板と対向するように前記層間絶縁層上にハンドリング基板を形成する工程をさらに含む。
前記本発明による半導体パッケージの製造方法のさらに他の例において、前記第２ビアホールを形成する前に、前記第１ビアホール内の前記スペーサ絶縁層上に第１障壁層を形成する工程をさらに備え、前記第１障壁層は前記貫通電極の一部として利用される。
前記さらに他の技術的課題を達成するための本発明の一形態によるパッケージモジュールが提供される。パッケージモジュールは、前記半導体パッケージと、前記半導体パッケージ上の一つ以上のレンズと、前記半導体パッケージ上に配置されて前記一つ以上のレンズを固定させるための一つ以上の透明基板と、を備える。
前記さらに他の技術的課題を達成するための本発明の一形態による電子製品において、命令を行うための制御部と、外部からデータを入力されるか、または外部にデータを出力する入出力部と、前記制御部から行われた命令または前記入出力部からのデータを保存するメモリ部と、を備える。
本発明による半導体パッケージによれば、スペーサ絶縁層を第１ビアホールの内部に限定することによって、貫通電極と導電性パッドとの電気的な連結がスペーサ絶縁層によって妨害されない。その結果、貫通電極と半導体基板との絶縁性を確保すると同時に、貫通電極と導電性パッドとの電気的な連結を保証できる。したがって、半導体パッケージは、一般的な半導体パッケージに比べて高い信頼性を持つことができる。
また、本発明による半導体パッケージによれば、スペーサ絶縁層上に第１障壁層を備えて、導電性パッドの破片によって半導体基板と貫通電極とがショートされることを防止できる。
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現される。ただし、本実施形態は本発明の開示を完全にし、当業者に発明の範ちゅうを完全に認識させるために提供されるものである。図面に示されている構成要素は説明の便宜のためにその大きさが誇張されている。
図１は、本発明の一実施形態による半導体パッケージ１００を示す断面図である。
図１を参照すれば、半導体基板１０５は、第１面１０５１及び第２面１０５２を備えることができる。例えば、第１面１０５１は半導体基板１０５の前面になり、第２面１０５２は半導体基板１０５の背面になりうる。半導体基板１０５は、半導体ウェーハ、例えば、シリコンウェーハ、シリコンゲルマニウムウェーハまたはゲルマニウムウェーハを備えることができる。選択的に、半導体基板１０５は、バルク半導体ウェーハの背面を所定厚さほど研磨して提供できる。例えば、半導体基板１０５は約５０μｍ内外の厚さで提供される。半導体基板１０５は、前述した例に限定されず、当業者に公知のところによって適切に選択できるということは明らかである。
半導体素子１１０は、半導体基板１０５の内部または上に形成される。例えば、半導体素子１１０は、メモリ素子またはロジック素子を含むことができる。メモリ素子は、例えば、ＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリを備えることができる。ロジック素子は、活性ピクセルセンサー（ａｃｔｉｖｅ ｐｉｘｅｌ ｓｅｎｓｏｒ）で形成されたイメージセンサーを備えることができ、かかる半導体素子１１０の構造は一般的に知られており、本発明の範囲を制限しない。
層間絶縁層１１５は半導体基板１０５の第１面１０５１上に提供され、半導体素子１１０を覆うように配置されうる。導電性パッド１２０は、層間絶縁層１１５の一部分上に提供され、金属または金属シリサイドを含むことができる。例えば、層間絶縁層１１５はリセス部分を備え、導電性パッド１２０は、このようなリセス部分上にエンベデッドされて形成されうる。導電性パッド１２０、例えば、銅がダマシン構造で形成される場合には前記のように配置されうる。
しかし、本発明の範囲はこのような例に制限されず、したがって、導電性パッド１２０は、層間絶縁層１１５の少なくとも一部分上に配置されうる。導電性パッド１２０、例えば、アルミニウム（Ａｌ）は層間絶縁層１１５上に平面形構造で配置されることもできる。
層間絶縁層１１５はその名称に制限されず、導電性パッド１２０と半導体基板１０５との間の絶縁層を通称できる。したがって、層間絶縁層１１５は一つの層または複数の層を備え、一つの物質からなるか、または複数の物質で構成される。導電性パッド１２０は、層間絶縁層１１５の内部のプラグ及び／または配線ライン（図示せず）を利用して半導体素子１１０と電気的に連結されうる。導電性パッド１２０の数は複数提供されてもよく、したがって、その数は本発明の範囲を制限しない。
パッシベーション層１２７は、導電性パッド１２０の一部分を露出させるように層間絶縁層１１５上に配置されうる。パッシベーション層１２７は、半導体素子１１０を外部環境、例えば、湿気などから保護する役割をする。パッシベーション層１２７は窒化層を備えることができるが、本発明の範囲はこのような例には制限されない。
ハンドリング基板１３０は半導体基板１０５と対向するように、層間絶縁層１１５上に配置されうる。例えば、ハンドリング基板１３０は、層間絶縁層１１５またはパッシベーション層１２７と接着部材１２５を利用して接着できる。接着部材１２５は導電性パッド１２０を覆い、半導体素子１１０を覆わないようにパターニングされうる。ハンドリング基板１３０は半導体基板１０５を固定させ、半導体素子１１０を覆うように配置されうる。
しかし、半導体素子１１０の種類によって、ハンドリング基板１３０が省略できるということは明らかである。例えば、半導体素子１１０がメモリ素子を含む場合、ハンドリング基板１３０が省略され、ハンドリング基板１３０の代りに適切な保護層（図示せず）が層間絶縁層１１５上に提供されることもある。
貫通電極１５５は、半導体基板１０５及び層間絶縁層１１５を貫通して導電性パッド１２０と電気的に連結されうる。さらに、貫通電極１５５は半導体基板１０５の第２面１０５２に露出されうる。例えば、貫通電極１５５は、第２面１０５２から半導体基板１０５を貫通して伸張する第１部分、及び前記第１部分から層間絶縁層１１５を貫通して導電性パッド１２０と電気的に連結された第２部分を備えることができる。
貫通電極１５５は、第１ビアホール１４０及び第２ビアホール１５０の一部または全部を満たすことができる。例えば、貫通電極１５５の第１部分は第１ビアホール１４０の表面に沿って形成され、第２部分は第２ビアホール１５０を満たすことができる。後述するように、貫通電極１５５は少なくとも一つの導電層で構成されるか、または、少なくとも一つの障壁層をさらに備えることができる。
貫通電極１５５は導電性パッド１２０と接触されうる。例えば、貫通電極１５５は導電性パッド１２０を貫通するように配置され、これにより、貫通電極１５５と導電性パッド１２０とが信頼性を有するように連結されうる。さらに、貫通電極１５５は、半導体基板１０５の第２面１０５２上にさらに伸張した再配線ライン（図示せず）を備えることができる。
第１ビアホール１４０は半導体基板１０５を貫通し、第２ビアホール１５０は層間絶縁層１１５を貫通して第１ビアホール１４０と連結されうる。さらに、第１ビアホール１４０は半導体基板１０５内に限定され、第２ビアホール１５０は導電性パッド１２０をさらに貫通できる。第２ビアホール１５０の直径は第１ビアホール１４０の直径より小さいか、または同じであり、これにより、第２ビアホール１５０が第１ビアホール１４０と容易に連結されうる。
スペーサ絶縁層１４５は、半導体基板１０５から貫通電極１５５の第１部分を分離するように半導体基板１０５と貫通電極１５５との間に介在されうる。スペーサ絶縁層１４５は、貫通電極１５５を半導体基板１０５と絶縁させうる。例えば、スペーサ絶縁層１４５は、第１ビアホール１４０の内部の貫通電極１５５の第１部分を取り囲み、層間絶縁層１１５の内部の貫通電極１５５の第２部分を露出させうる。さらに、スペーサ絶縁層１４５は、半導体基板１０５の第２面１０５２上にさらに伸張できる。例えば、スペーサ絶縁層１４５は酸化膜または窒化膜を含むことができるが、本発明の範囲はこのような絶縁層の例に制限されない。
この実施形態で、スペーサ絶縁層１４５は第１ビアホール１４０の内部の半導体基板１０５の表面上に限定され、層間絶縁層１１５上に伸張しない。したがって、貫通電極１５５は層間絶縁層１１５及び導電性パッド１２０と直接接触できる。
したがって、スペーサ絶縁層１４５が導電性パッド１２０の底面を覆わないために、貫通電極１５５と導電性パッド１２０との電気的な連結がスペーサ絶縁層１４５によって妨害されない。その結果、貫通電極１５５と半導体基板１０５との絶縁性を確保すると同時に貫通電極１５５と導電性パッド１２０との電気的な連結を保証できる。したがって、半導体パッケージ１００は、一般的な半導体パッケージに比べて高い信頼性を持つことができる。
一方、導電性パッド１２０下の層間絶縁層１１５の内部にはダミー配線ライン（図示せず）が配置されてもよく、第２ビアホール１５０はダミー配線ラインを貫通できる。この場合、貫通電極１５５とダミー配線ラインとが接触する問題がありうる。しかし、ダミー配線ラインは半導体素子１１０と連結されずに導電性パッド１２０を支持するように独立的に配置されるために、このような接触が問題にならない。
外部端子１６５は貫通電極１５５と電気的に連結されるように、半導体基板１０５の第２面１０５２上に配置されうる。外部端子１６５は、貫通電極１５５を覆う分離絶縁層１６０によって露出されうる。外部端子１６５は、外部電子製品との連結のために利用されうる。例えば、外部端子１６５はソルダーバンプまたはソルダーボールを備えることができる。分離絶縁層１６０は酸化膜、窒化膜またはポリイミド層を備えることができる。この実施形態の変形された例で、外部端子１６５が省略され、半導体基板１０５の第２面１０５２上の貫通電極１５５が外部電子製品と直接連結されることもある。
図２は、本発明の一実施形態の変形された形態による半導体パッケージ１００ａを示す断面図である。
図２を参照すれば、半導体素子１１０ａはイメージセンサーとして提供され、半導体基板１０５の第１面１０５１からリセスされるように配置されうる。イメージセンサーは、活性ピクセルセンサーアレイを備えることができる。ハンドリング基板１３０は、半導体素子１１０ａ方向に光を通過させるように透明基板、例えば、ガラス基板を備えることができる。さらに、層間絶縁層１１５及びパッシベーション層１２７の半導体素子１１０ａの真上部分は光の透過性を高めるために除去されうる。
一方、バンプ１２２が導電性パッド１２０上にさらに配置されて貫通電極１５５を覆うことができる。かかるバンプ１２２は、貫通電極１５５が導電性パッド１２０を貫通する場合、例えば、図１の半導体パッケージ１００に付加されうる。
図３は、本発明の一実施形態の変形された形態による半導体パッケージ１００ｂを示す断面図である。
図３を参照すれば、第２ビアホール１５０ｂは導電性パッド１２０の底面に止まり、これにより、貫通電極１５５ｂは導電性パッド１２０の底面と接触できる。または、点線で図示されたように、第２ビアホール１５０ｂは導電性パッド１２０の内部に所定距離ほど伸張し、これにより、貫通電極１５５ｂは導電性パッド１２０の内部に伸張して導電性パッド１２０と接触されることもある。このような構造では、貫通電極１５５ｂが導電性パッド１２０を貫通しないために、図２のバンプ１２２が省略されうる。
図４は、本発明の一実施形態の変形された形態による半導体パッケージ１００ｃを示す断面図である。
図４を参照すれば、第１ビアホール１４０ｃ及び／または第２ビアホール１５０ｃは、半導体基板１０５の第２面１０５２から上に行くほどその幅が減少する形態（ｔａｐｅｒｅｄ ｓｈａｐｅ）を持つこともできる。かかる形態は、ドライエッチングまたはレーザードリリングを利用して第１ビアホール１４０ｃ及び第２ビアホール１５０ｃを形成する時に現れうる。スペーサ絶縁層１４５ｃ及び貫通電極１５５ｃの形態は、第１ビアホール１４０ｃ及び第２ビアホール１５０ｃの形態によって変化される。
図５は、本発明の他の実施形態による半導体パッケージ１００ｄを示す断面図である。半導体パッケージ１００ｄは図１の半導体パッケージ１００を参照でき、したがって、二つの実施形態で重複する説明は省略する。
図５を参照すれば、第１ビアホール１４０ｄは、半導体基板１０５を貫通して層間絶縁層１１５の内部に所定深さほど伸張される。第１ビアホール１４０ｄは層間絶縁層１１５を貫通せず、その内部に限定される。第２ビアホール１５０ｄは、第１ビアホール１４０ｄ上の層間絶縁層１１５を貫通して導電性パッド１２０に連結されうる。さらに、第２ビアホール１５０ｄは導電性パッド１２０を貫通できる。しかし、この実施形態の変形された例で、第２ビアホール１５０ｄは導電性パッド１２０内部に伸張するか、または導電性パッド１２０を露出させるように伸張することもある。第２ビアホール１５０ｄは、第１ビアホール１４０ｄより小径か、または同直径である。
貫通電極１５５ｄ及びスペーサ絶縁層１４５ｄは、第１ビアホール１４０ｄ及び第２ビアホール１５０ｄの形態によって変化する。スペーサ絶縁層１４５ｄは、第１ビアホール１４０ｄの内部の貫通電極１５５ｄを取り囲むように配置され、したがって、図１のスペーサ絶縁層１４５とは異なって、層間絶縁層１１５の内部に所定深さほど伸張できる。
第２ビアホール１５０ｄの内部の貫通電極１５５ｄは、層間絶縁層１１５及び導電性パッド１２０と直接接触できる。したがって、半導体パッケージ１００ｄでも、貫通電極１５５ｄと導電性パッド１２０との電気的な連結はスペーサ絶縁層１４５ｄによって妨害されない。
一方、この実施形態の変形された例によれば、第２ビアホール１５０ｄ及び貫通電極１５５ｄは、図３の第２ビアホール１５０ｂ及び貫通電極１５５ｂのように変形されうる。さらに、第１ビアホール１４０ｄ及び／または第２ビアホール１５０ｄの幅は、図４の第２ビアホール１５０ｃ及び貫通電極１５５ｃのように、上に行くほどその幅が段々小さくなるように変形されてもよい。
図６は、本発明のさらに他の実施形態による半導体パッケージ１００ｅを示す断面図である。半導体パッケージ１００ｅは、図１の半導体パッケージ１００を参照でき、重なる説明は省略される。
図６を参照すれば、導電性パッド１５５ｅは第１障壁層１５２及び導電層１５４を含むことができる。第１障壁層１５２は、第１ビアホール１４０内でスペーサ絶縁層１４５と導電層１５４との間に介在されうる。導電層１５４は、スペーサ絶縁層１４５及び層間絶縁層１１５の表面上に、第１ビアホール１４０及び第２ビアホール１５０の一部または全部を満たすように配置されうる。半導体基板１０５の第２面１０５２上で、導電層１５４は第１障壁層１５２上に配置されうる。
第１障壁層１５２は物理的に堅くて衝撃に強く、また拡散防止の役割を行なうことができ、金属、例えば、導電性パッド１２０の破片または導電層１５４がスペーサ絶縁層１４５の内部に侵入することを防止できる。これにより、第１障壁層１５２は、導電層１５４と半導体基板１０５との絶縁信頼性を高めることができる。例えば、第１障壁層１５２は、Ｔｉ、ＴｉＮ、ＴｉＷ、Ｔａ、ＴａＮ、Ｃｒ及びＮｉＶの一つまたはこれらの積層構造を含むことができる。
図７は、図６の半導体パッケージ１００ｅの変形された形態による半導体パッケージ１００ｆを示す断面図である。
図７を参照すれば、貫通電極１５５ｆは、第１障壁層１５２及び導電層１５４に加えて第２障壁層１５３をさらに備えることができる。第２障壁層１５３は、第１障壁層１５２とは異なって、第１ビアホール１４０の内部だけではなく第２ビアホール１５０の内部にも形成されうる。例えば、第２障壁層１５３は、第１ビアホール１４０内の第１障壁層１５２の表面を覆って第２ビアホール１５０内の層間絶縁層１１５上にさらに伸張できる。これにより、導電層１５４は、第１ビアホール１４０及び第２ビアホール１５０内で第２障壁層１５３によって取り囲まれうる。一方、半導体基板１０５の第２面１０５２上で、導電層１５４は第１障壁層１５２及び第２障壁層１５３の積層構造上に配置されうる。
第２障壁層１５３は、第１障壁層１５２と類似して物理的に堅くて衝撃に強く、かつ拡散防止の役割を行うことができる。したがって、第２障壁層１５３は金属、例えば、導電層１５４のスペーサ絶縁層１４５の内部への侵入を防止できる。これにより、第２障壁層１５３は、導電層１５４と半導体基板１０５との絶縁信頼性を高めることができる。例えば、第２障壁層１５３は、Ｔｉ、ＴｉＮ、ＴｉＷ、Ｔａ、ＴａＮ、Ｃｒ及びＮｉＶの一つまたはこれらの積層構造を含むことができる。
一方、図１ないし図５で貫通電極１５５、１５５ｂ、１５５ｃ、１５５ｄ、は前述した第２障壁層１５３及び導電層１５４を備えるように変形されることもある。
図８ないし図１４は、本発明の一実施形態による半導体パッケージの製造方法を示す断面図である。
図８を参照すれば、半導体素子１１０が形成された半導体基板１０５の第１面１０５１上に層間絶縁層１１５を形成できる。次いで、層間絶縁層１１５の一部分上に導電性パッド１２０を形成する。例えば、層間絶縁層１１５にトレンチを形成し、このトレンチを埋め込むように導電性パッド１２０を形成できる。このような埋め込み方法はダマシン方法と呼ばれる。他の例として、層間絶縁層１１５にトレンチを形成せず、導電性パッド１２０が層間絶縁層１１５上に平面形構造でパターニングされることもある。
導電性パッド１２０は、層間絶縁層１１５内のプラグまたは配線ライン（図示せず）を通じて半導体素子１１０と連結されうる。選択的に、層間絶縁層１１５上に導電性パッド１２０の一部分を露出させるパッシベーション層１２７を形成する。
半導体基板１０５と対向するように、層間絶縁層１１５上にハンドリング基板１３０を配置できる。例えば、導電性パッド１２０を覆うように層間絶縁層１１５及び／またはパッシベーション層１２７の一部分上に接着部材１２５を形成できる。次いで、接着部材１２５上にハンドリング基板１３０を配置し、かつ圧着して層間絶縁層１１５及び／またはパッシベーション層１２７とハンドリング基板１３０とを接着させることができる。しかし、この実施形態の変形された例で、ハンドリング基板１３０を接着させる工程が省略されるか、またはハンドリング基板１３０の代りに他の保護層（図示せず）がパッシベーション層１２７上に形成されることもある。
ハンドリング基板１３０を接着させる工程前または後に、選択的に、半導体基板１０５の第２面１０５２を研磨できる。これにより、半導体基板１０５の厚さが薄くなり、例えば、約５０μｍ内外の厚さを持つことができる。
図９を参照すれば、半導体基板１０５の第２面１０５２から内部に伸張する溝１３５を形成できる。例えば、溝１３５は、レーザードリリングまたはドライエッチングを利用して半導体基板１０５をエッチングすることによって形成できる。レーザードリリングは焦点設定ができるので、フォトマスクなしに進めることができる。しかし、ドライエッチングを利用する場合には溝１３５が形成される部分を露出させるフォトマスク（図示せず）が必要である。溝１３５の深さは層間絶縁層１１５を露出させない深さ内で適切に調節できる。
図１０を参照すれば、溝１３５を拡張して第１ビアホール１４０を形成できる。第１ビアホール１４０は、半導体基板１０５を貫通して層間絶縁層１１５を露出させうる。例えば、等方性エッチングを利用して半導体基板１０５をエッチングすることによって、溝１３５が拡張されうる。また、等方性エッチングの選択比を調節することによって半導体基板１０５はエッチングされて層間絶縁層１１５はエッチングされない。
例えば、等方性エッチングは、ウェットエッチングまたは化学的ドライエッチング（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈ；ＣＤＥ）を含むことができる。半導体基板１０５がシリコンを含む場合、ウェットエッチングはＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏ混合液（ＳＣ１）を利用できる。
このように、第１ビアホール１４０は、２段階のエッチング方法を利用することによって、信頼性のあるように半導体基板１０５内に限定されうる。特に、最後に等方性エッチングを利用することで高いエッチング選択比を確保することができる。
図１１を参照すれば、第１ビアホール１４０の内部表面上にスペーサ絶縁層１４５を形成できる。例えば、スペーサ絶縁層１４５は、第１ビアホール１４０の内部表面を覆い、半導体基板１０５の第２面１０５２上に伸張できる。例えば、スペーサ絶縁層１４５は適切な絶縁膜、例えば、酸化膜、窒化膜、ポリマーまたはパリレンを含むことができ、低温蒸着法、例えば低温ＣＶＤ、ポリマースプレーイング、低温物理気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）方法を利用して形成できる。
図１２を参照すれば、第１ビアホール１４０から導電性パッド１２０に連結される第２ビアホール１５０を形成する。例えば、第２ビアホール１５０は、スペーサ絶縁層１４５及び層間絶縁層１１５を貫通でき、さらに、導電性パッド１２０を貫通できる。第２ビアホール１５０は第１ビアホール１４０の底面から伸張し、第２ビアホール１５０は第１ビアホール１４０より小径か、または同直径である。
例えば、第２ビアホール１５０は、レーザードリリングを利用してフォトマスクなしに第１ビアホール１４０の内部からスペーサ絶縁層１４５及び層間絶縁層１１５を貫通するように形成できる。第１ビアホール１４０の直径を大きくすることで、第２ビアホール１５０を第１ビアホール１４０の内部に容易に限定できる。したがって、第２ビアホール１５０は経済的に形成されうる。また、第２ビアホール１５０を形成するためのレーザーパルスを、第１ビアホール１４０を形成するためのレーザーパルスより低減させることによって、第１ビアホール１４０と第２ビアホール１５０との整列マージンを高めることができる。
他の例として、第２ビアホール１５０はドライエッチングを利用できる。この場合、第２ビアホール１５０が形成される部分を露出させるエッチングマスクが必要である。ドライエッチングのエッチング選択比を調節すれば、第２ビアホール１５０は、図３の第２ビアホール１５０ｂのように導電性パッド１２０をエッチングせずに導電性パッド１２０の底面に止まるように形成されうる。さらに、ドライエッチングの時間を調節すれば、第２ビアホール１５０は導電性パッド１２０の内部に止まるように形成されることもある。
図１３を参照すれば、第１ビアホール１４０及び第２ビアホール１５０の一部または全部を満たす貫通電極１５５を形成できる。貫通電極１５５は、スペーサ絶縁層１４５によって半導体基板１０５と絶縁され、層間絶縁層１１５及び導電性パッド１２０と直接接触できる。したがって、貫通電極１５５は、半導体基板１０５と絶縁性を保証しつつ、信頼性あるように導電性パッド１２０と電気的に連結されうる。
例えば、貫通電極１５５は、ＰＶＤ法でアルミニウム（Ａｌ）を蒸着して形成できる。他の例として、貫通電極１５５は銅シード層を先ず形成した後、メッキ方法を利用して銅メッキ層を第１ビアホール１４０及び第２ビアホール１５０内に満たして形成できる。
図１４を参照すれば、貫通電極１５５の一部分を露出させるように半導体基板１０５の第２面１０５２上に分離絶縁層１６０を形成できる。例えば、分離絶縁層１６０は、酸化層、窒化層、またはポリイミド層をＣＶＤ法またはスピンコーティングを利用して形成できる。
次いで、貫通電極１５５の露出された部分と電気的に連結されるように、半導体基板１０５の第２面１０５２上に外部端子１６５を形成できる。例えば、外部端子１６５はソルダーバンプまたはソルダーボールを備えることができる。
図１５ないし図１９は、本発明の他の実施形態による半導体パッケージの製造方法を示す断面図である。図１５の工程は、図８の工程に次いで進む。
図１５を参照すれば、半導体基板１０５を貫通して、層間絶縁層１１５の内部に伸張した第１ビアホール１４０ｄを形成できる。第１ビアホール１４０ｄの深さは、導電性パッド１２０を露出しないように制御され、したがって、層間絶縁層１１５全体を貫通しない。しかし、この実施形態の変形された例で、第１ビアホール１４０ｄは半導体基板１０５を貫通し、層間絶縁層１１５の内部に伸張しない。
例えば、第１ビアホール１４０ｄは、レーザードリリング、ドライエッチングまたはウェットエッチングを単独で利用するか、これらのうち２つ以上を共に利用して半導体基板１０５及び層間絶縁層１１５をエッチングすることによって形成できる。ドライエッチングまたはウェットエッチングを利用する場合には、半導体基板１０５の第２面１０５２上にエッチングマスクを形成する過程をさらに必要とする。ただし、エッチング時間は半導体基板１０５を貫通して層間絶縁層１１５の一部分をエッチングするか、または層間絶縁層１１５に止まるように精密に調節される必要がある。
図１６を参照すれば、第１ビアホール１４０ｄの内部表面上にスペーサ絶縁層１４５ｄを形成できる。スペーサ絶縁層１４５ｄの形成方法は、図１１のスペーサ絶縁層１４５の形成方法を参照できる。ただし、スペーサ絶縁層１４５ｄは、図１１のスペーサ絶縁層１４５とは異なって、半導体基板１０５の内部に限定されない。
図１７を参照すれば、第１ビアホール１４０ｄから導電性パッド１２０に連結されるように第２ビアホール１５０ｄを形成できる。例えば、第２ビアホール１５０ｄは、第１ビアホール１４０ｄの内部のスペーサ絶縁層１４５ｄ及び第１ビアホール１４０ｄ上の層間絶縁層１１５を貫通できる。さらに、第２ビアホール１５０ｄは導電性パッド１２０を貫通できる。しかし、この実施形態の変形された例で、第２ビアホール１５０ｄは、図３の第２ビアホール１５０ｂのように導電性パッド１２０の内部に伸張するか、または導電性パッド１２０の底面に止まりうる。第２ビアホール１５０ｄの形成方法は、図１２の第２ビアホール１５０の形成方法を参照できる。
図１８を参照すれば、第１ビアホール１４０ｄ及び第２ビアホール１５０ｄの一部または全部を満たす貫通電極１５５ｄを形成できる。貫通電極１５５ｄは、スペーサ絶縁層１４５ｄによって半導体基板１０５と絶縁され、層間絶縁層１１５及び導電性パッド１２０と直接接触できる。したがって、貫通電極１５５ｄは半導体基板１０５と絶縁性を保証しつつ、信頼性あるように導電性パッド１２０と電気的に連結されうる。貫通電極１５５ｄの形成方法は、図１３の貫通電極１５５の形成方法を参照できる。
図１９を参照すれば、貫通電極１５５ｄの一部分を露出させるように半導体基板１０５の第２面１０５２上に分離絶縁層１６０を形成できる。次いで、貫通電極１５５ｄの露出された部分と電気的に連結されるように半導体基板１０５の第２面１０５２上に外部端子１６５を形成できる。
図２０ないし図２３は、本発明のさらに他の実施形態による半導体パッケージの製造方法を示す断面図である。図２０の工程は、図８ないし図１１の工程に次いで行われる。
図２０を参照すれば、スペーサ絶縁層１４５上に第１障壁層１５２を形成できる。例えば、第１障壁層１５２は、ＰＶＤ法またはＣＶＤ法を利用して形成できる。
図２１を参照すれば、第１ビアホール１４０から導電性パッド１２０に連結される第２ビアホール１５０を形成できる。例えば、第２ビアホール１５０は、スペーサ絶縁層１４５、第１障壁層１５２及び層間絶縁層１１５を貫通でき、さらに、導電性パッド１２０を貫通できる。第２ビアホール１５０の形成方法は図１２の説明を参照できる。
導電性パッド１２０を貫通するように第２ビアホール１５０を形成する場合、導電性パッド１２０の破片が周囲に分散される。この場合、第１障壁層１５２は、導電性パッド１２０の破片がスペーサ絶縁層１４５に打込まれるか、またはスペーサ絶縁層１４５を通じて拡散されないように止める役割を行える。
図２２を参照すれば、図２１の結果物上に第２障壁層１５３を形成できる。次いで、第２障壁層１５３上に導電層１５４を形成できる。次いで、第１障壁層１５２、第２障壁層１５３及び導電層１５４をパターニングして貫通電極１５５ｆを形成できる。
第２障壁層１５３は、導電層１５４が第１ビアホール１４０及び第２ビアホール１５０内に均一に形成される下地層の役割を行える。一方、導電性パッド１２０の破片が第１ビアホール１４０内に存在する場合、第２障壁層１５３が均一に形成され難いが、この場合にも第１障壁層１５２が導電層１５４の下地層の役割を行える。したがって、導電層１５４が第１ビアホール１４０及び第２ビアホール１５０内に均一に形成される。
図２３を参照すれば、貫通電極１５５ｆの一部分を露出させるように半導体基板１０５の第２面１０５２上に分離絶縁層１６０を形成できる。次いで、貫通電極１５５の露出された部分と電気的に連結されるように半導体基板１０５の第２面１０５２上に外部端子１６５を形成できる。
図２４は、本発明の一実施形態によるパッケージモジュール２００を示す断面図である。
図２４を参照すれば、パッケージモジュール２００は、半導体パッケージ１００ａ上にレンズ２２０、２４０をさらに備えることができる。レンズ２２０、２４０の数は一つまたは二つ以上でもよい。レンズ２２０、２４０は球形または非球形の形態を持つことができる。例えば、パッケージモジュール２００は、映像イメージを提供できるカメラモジュールとして利用される。
レンズ２２０、２４０は、半導体パッケージ１００上の透明基板２１０、２３０に固定される。例えば、レンズ２２０、２４０は、透明基板２１０、２３０の上面及び下面に付着されうる。透明基板２１０、２３０は、支持部材２０５、２２５を利用して半導体パッケージ１００上に固定される。
絞り部材２４５は、上部レンズ２４０の一部分を露出させるように上部の透明基板２３０上に形成される。絞り部材２４５は、光を遮断する役割を行え、したがって、絞り部材２４５から露出された上部レンズ２４０を通じて、光が下の半導体素子１１０に伝えられうる。例えば、絞り部材２４５は、ブラック物質、例えば、フォトレジスト層を備えることができる。
このようなパッケージモジュール２００で、半導体パッケージ１００ａは、図１または図３ないし図７の半導体パッケージ１００、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆに入れ替わってもよい。
図２５は、本発明の一実施形態による電子製品３００を示すブロック図である。
図１７を参照すれば、電子製品３００は、制御部３１０、入出力部３２０、メモリ部３３０及び／または映像部３４０を備えることができる。制御部３１０、入出力部３２０、メモリ部３３０及び映像部３４０は、バス３５０を利用して互いに通信できる。制御部３１０は、命令を行うための少なくとも一つのプロセッサー、例えば、マイクロプロセッサー、デジタル信号プロセッサーまたはマイクロコントローラを備えることができる。
入出力部３２０は、外部からデータを入力されるか、または外部にデータを出力するところに利用されうる。例えば、入出力部３２０は、キーボード、キーパッドまたはディスプレイ素子を備えることができる。映像部３４０は、映像信号の入力のために利用されうる。メモリ部３３０は、入出力部３２０からのデータ、制御部３１０で行われた命令または映像部３４０からの映像信号を保存するところに利用されうる。
電子製品３００で映像処理が不要な場合には映像部３４０が省略されてもよい。例えば、電子製品３００は、モバイルシステム、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、携帯コンピュータ、ウェブタブレット、無線電話、携帯電話、デジタル音楽再生器、メモリカードまたはデータ伝送／受信器に利用されうる。例えば、図１ないし図３の半導体パッケージ１００、１００ａ、１００ｂまたは図１６のパッケージモジュール２００は、映像部３４０またはメモリ部３３０を構成するために利用されうる。
発明の特定実施形態についての以上の説明は例示及び説明を目的で提供された。したがって、本発明は前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど、色々な多くの修正及び変更ができるとういうことは明らかである。
本発明は、半導体パッケージ関連の技術分野に好適に用いられる。
本発明の一実施形態による半導体パッケージを示す断面図である。 本発明の一実施形態の変形された形態による半導体パッケージを示す断面図である。 本発明の一実施形態の変形された形態による半導体パッケージを示す断面図である。 本発明の一実施形態の変形された形態による半導体パッケージを示す断面図である。 本発明の他の実施形態による半導体パッケージを示す断面図である。 本発明のさらに他の実施形態による半導体パッケージを示す断面図である。 本発明のさらに他の実施形態の変形された形態による半導体パッケージを示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の他の実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の他の実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の他の実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の他の実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の他の実施形態による半導体パッケージの製造方法を示す断面図である。 本発明のさらに他の実施形態による半導体パッケージの製造方法を示す断面図である。 本発明のさらに他の実施形態による半導体パッケージの製造方法を示す断面図である。 本発明のさらに他の実施形態による半導体パッケージの製造方法を示す断面図である。 本発明のさらに他の実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の一実施形態によるパッケージモジュールを示す断面図である。 本発明の一実施形態による電子製品を示すブロック図である。
符号の説明
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ 半導体パッケージ、
１０５ 半導体基板、
１１０、１１０ａ 半導体素子、
１１５ 層間絶縁層、
１２０ 導電性パッド、
１２５ 接着部材、
１２７ パッシベーション層、
１３０ ハンドリング基板、
１４０、１４０ｂ、１４０ｃ、１４０ｄ 第１ビアホール、
１４５、１４５ｃ、１４５ｄ スペーサ絶縁層、
１５０、１５０ｂ、１５０ｃ、１５０ｄ 第２ビアホール、
１５５、１５５ｂ、１５５ｃ、１５５ｄ、１５５ｅ、１５５ｆ 貫通電極、
１５２ 第１障壁層、
１５３ 第２障壁層、
１５４ 導電層、
１６０ 分離絶縁層、
１６５ 外部端子、
２００ パッケージモジュール、
３００ 電子製品。

Claims (34)

  1. 第１面及び第２面を持つ半導体基板と、
    前記半導体基板の第１面上の層間絶縁層と、
    前記層間絶縁層の一部分上の導電性パッドと、
    前記第２面から前記半導体基板を貫通して伸張する第１部分、及び前記第１部分から前記層間絶縁層を貫通して前記導電性パッドと電気的に連結された第２部分を備える貫通電極と、
    前記半導体基板から前記貫通電極の第１部分を分離するスペーサ絶縁層と、
    を備えることを特徴とする半導体パッケージ。
  2. 前記スペーサ絶縁層は、前記基板から前記貫通電極の単に第１部分のみを分離させ、前記貫通電極の第２部分は前記層間絶縁層に接触されたことを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記半導体基板の第２面上に配置された分離絶縁層と、
    前記分離絶縁層内の開口を通じて前記貫通電極と電気的に連結された外部端子と、
    をさらに備えることを特徴とする請求項１に記載の半導体パッケージ。
  4. 前記導電性パッドと電気的に連結されるように前記半導体基板の内部または上に形成された半導体素子と、
    前記層間絶縁層上に形成されて前記導電性パッドの少なくとも一部分を露出させる開口を持つパッシベーション層をさらに備えることを特徴とする請求項１に記載の半導体パッケージ。
  5. 前記パッシベーション層の少なくとも一部分に接着されたハンドリング基板をさらに備えることを特徴とする請求項４に記載の半導体パッケージ。
  6. 前記ハンドリング基板は透明な物質からなることを特徴とする請求項５に記載の半導体パッケージ。
  7. 前記導電性パッドは、前記層間絶縁層内にエンベデッドされたことを特徴とする請求項１に記載の半導体パッケージ。
  8. 前記貫通電極の第１部分は、前記層間絶縁層内に少なくとも部分的に伸張したことを特徴とする請求項１に記載の半導体パッケージ。
  9. 前記半導体基板を貫通する第１ビアホール及び前記第１ビアホールから前記導電性パッドに連結された第２ビアホールをさらに備え、
    前記スペーサ絶縁層及び前記貫通電極の第１部分は前記第１ビアホール内に配置され、前記スペーサ絶縁層は前記第１ビアホール内部上に形成され、前記貫通電極の第１部分は前記スペーサ絶縁層上に形成されたことを特徴とする請求項１に記載の半導体パッケージ。
  10. 前記貫通電極の前記第１部分及び前記第２部分のうち少なくとも一つは、前記半導体基板の前記第２表面から前記第１部分に伸張するにつれてその幅が減少することを特徴とする請求項１に記載の半導体パッケージ。
  11. 前記第２ビアホールの直径は、前記第１ビアホールの直径より小さいか、同じであることを特徴とする請求項９に記載の半導体パッケージ。
  12. 前記第１ビアホールは前記半導体基板の内部に限定され、前記第２ビアホールは前記層間絶縁層を貫通することを特徴とする請求項９に記載の半導体パッケージ。
  13. 前記貫通電極の第２部分は、前記導電性パッドを完全に貫通して伸張したことを特徴とする請求項１に記載の半導体パッケージ。
  14. 前記半導体素子は活性ピクセルセンサーを備えることを特徴とする請求項４に記載の半導体パッケージ。
  15. 前記貫通電極は、
    前記第１ビアホール内の前記スペーサ絶縁層上の第１障壁層と、
    前記第１ビアホール内の前記第１障壁層及び前記第２ビアホール内の前記層間絶縁層上の導電層と、
    前記第１ビアホール内の前記第１障壁層と前記導電層との間から、前記第２ビアホール内の前記層間絶縁層と前記導電層との間に伸張した第２障壁層と、
    をさらに備えることを特徴とする請求項９に記載の半導体パッケージ。
  16. 請求項１ないし１５のうちいずれか１項に記載の半導体パッケージと、
    前記半導体パッケージ上の一つ以上のレンズと、
    前記半導体パッケージ上に配置されて前記一つ以上のレンズを固定させるための一つ以上の透明基板と、
    を備えることを特徴とするパッケージモジュール。
  17. 前記半導体パッケージは、前記半導体基板の第１面上に形成された活性ピクセルセンサーをさらに備えることを特徴とする請求項１６に記載のパッケージモジュール。
  18. 命令を行うための制御部と、
    外部からデータを入力されるか、または外部にデータを出力する入出力部と、
    請求項１ないし１５のうちいずれか１項に記載の半導体パッケージで構成され、前記制御部から行われた命令または前記入出力部からのデータを保存するメモリ部を備えることを特徴とする電子製品。
  19. 半導体基板の第１面上に層間絶縁層を形成する工程と、
    前記層間絶縁層の一部分上に導電性パッドを形成する工程と、
    前記半導体基板を貫通する第１ビアホールを形成する工程と、
    前記第１ビアホール内部表面上にスペーサ絶縁層を形成する工程と、
    前記第１ビアホールから前記導電性パッドに連結される第２ビアホールを形成する工程と、
    前記導電性パッドと連結され、前記半導体基板の前記第２面から露出されるように前記第１ビアホール及び前記第２ビアホールの一部または全部を満たす貫通電極を形成する工程と、
    を含むことを特徴とする半導体パッケージの製造方法。
  20. 前記第２ビアホールの直径は、前記第１ビアホールの直径より小さいか、または同じであることを特徴とする請求項１９に記載の半導体パッケージの製造方法。
  21. 前記第１ビアホールは前記半導体基板の内部に限定され、前記第２ビアホールは前記スペーサ絶縁層及び前記層間絶縁層を貫通することを特徴とする請求項１９に記載の半導体パッケージの製造方法。
  22. 前記第２ビアホールは、前記導電性パッドの底面または内部に止まるか、または前記導電性パッドをさらに貫通することを特徴とする請求項２１に記載の半導体パッケージの製造方法。
  23. 前記第１ビアホールを形成する工程は、
    前記半導体基板の前記第２面から内部に伸張した溝を形成する工程と、
    前記溝を拡張して前記半導体基板を貫通させる工程と、
    を含むことを特徴とする請求項２１に記載の半導体パッケージの製造方法。
  24. 前記溝を形成する工程は、レーザードリリングまたはドライエッチングを利用することを特徴とする請求項２３に記載の半導体パッケージの製造方法。
  25. 前記溝の拡張は、等方性エッチングを利用して前記ホールから露出された前記半導体基板をエッチングすることを特徴とする請求項２３に記載の半導体パッケージの製造方法。
  26. 前記第２ビアホールを形成する工程は、レーザードリリングまたはドライエッチングを利用することを特徴とする請求項２３に記載の半導体パッケージの製造方法。
  27. 前記第１ビアホールは、前記半導体基板を貫通して前記層間絶縁層の内部に伸張させることを特徴とする請求項２０に記載の半導体パッケージの製造方法。
  28. 前記第１ビアホールを形成する工程は、レーザードリリングを利用することを特徴とする請求項２７に記載の半導体パッケージの製造方法。
  29. 前記第１ビアホールを形成する前に、前記半導体基板と対向するように前記層間絶縁層上にハンドリング基板を形成する工程をさらに含むことを特徴とする請求項２０に記載の半導体パッケージの製造方法。
  30. 前記貫通電極と電気的に連結されるように、前記半導体基板の前記第２面上に外部端子を形成する工程をさらに含むことを特徴とする請求項２０に記載の半導体パッケージの製造方法。
  31. 前記貫通電極を形成する前に、前記半導体基板の前記第２面を研磨する工程をさらに含むことを特徴とする請求項２０に記載の半導体パッケージの製造方法。
  32. 前記第１ビアホールを形成する工程は、レーザードリリング、ドライエッチングまたはウェットエッチングを単独で利用するか、またはこれらの２つ以上を組み合わせて行うことを特徴とする請求項２３に記載の半導体パッケージの製造方法。
  33. 前記第２ビアホールを形成する前に、前記第１ビアホール内の前記スペーサ絶縁層上に第１障壁層を形成する工程をさらに備え、
    前記第１障壁層は前記貫通電極の一部として利用されることを特徴とする請求項１９に記載の半導体パッケージの製造方法。
  34. 前記貫通電極を形成する工程は、
    前記第１ビアホール内の前記第１障壁層及び前記第２ビアホール内の前記層間絶縁層上に第２障壁層を形成する工程と、
    前記第１ビアホール及び前記第２ビアホールの一部または全部を満たすように前記第２障壁層上に導電層を形成する工程と、を含むことを特徴とする請求項３３に記載の半導体パッケージの製造方法。
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