KR20160000293A - 탭 핀에 타이바가 없는 반도체 모듈 - Google Patents

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Abstract

본 발명은 탭 핀에 타이바가 없는 반도체 모듈에 대하여 개시된다. 반도체 모듈은, 집적 회로 칩이 탑재되는 인쇄 회로 기판, 인쇄 회로 기판의 에지부에 배치되는 커넥팅 단자들, 집적 회로 칩의 전기적 연결 패드들과 커넥팅 단자들 사이를 대응적으로 연결하는 신호 라인들에 배치되는 비아 홀들, 그리고 비아 홀들과 연결되는 도금선들을 포함한다. 도금선들과 연결되는 인쇄 회로 기판의 비아 홀들을 이용하여 커넥팅 단자들이 도금된다.

Description

탭 핀에 타이바가 없는 반도체 모듈 {Semiconductor module having non-tab-tie bar}
본 발명은 반도체 모듈에 관한 것으로서, 더욱 상세하게는 탭 핀에 타이바가 없는 반도체 모듈에 관한 것이다.
인쇄 회로 기판은 전기 배선과 전자 부품을 실장하는 전자 부품이다. 메모리 모듈과 같이, 에지 커넥터형 단자 (또는 탭 핀(tab pin))를 갖는 인쇄 회로 기판은 탭 핀이 소켓에 삽입되고, 소켓을 포함하는 전자 부품과 전기적으로 연결된다. 탭 핀은 전기적 접속이 확실하게 되도록 도금된다. 도금을 수행함에 있어서 탭 핀에 도금선 (또는 타이바(tie bar))이 형성된다. 그런데, 탭 핀의 소켓 삽입시, 타이바는 쉽게 부러지거나 벗겨져서 탭 핀으로부터 분리되어, 주변의 탭 핀들 사이에 위치하여 전기적 쇼트(short)를 발생시킬 수 있다. 이를 방지하기 위하여, 탭 핀에 타이바 없이 탭 핀을 도금할 수 있는 방안이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 탭 핀에 타이바가 없는 반도체 모듈을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일면에 따른 반도체 모듈은, 집적 회로 칩이 탑재되는 인쇄 회로 기판, 인쇄 회로 기판의 에지부에 배치되는 커넥팅 단자들, 그리고 집적 회로 칩의 전기적 연결 패드들과 커넥팅 단자들 사이를 대응적으로 연결시키기 위해 배치되는 신호 라인들을 포함하고, 신호 라인들 각각과 연결되는 인쇄 회로 기판의 비아 홀들을 이용하여 커넥팅 단자들이 도금되도록 한다.
본 발명의 실시예들에 따라, 반도체 모듈은 인쇄 회로 기판의 비아 홀들과 연결되는 도금선들을 통하여 커넥팅 단자들이 도금될 수 있다.
본 발명의 실시예들에 따라, 도금선들은 커넥팅 단자들이 배치된 인쇄 회로 기판의 에지부 이외의 에지로 연장 형성될 수 있다.
본 발명의 실시예들에 따라, 도금선들은 인쇄 회로 기판의 외부 층에 형성될 수 있다.
본 발명의 실시예들에 따라, 도금선들은 인쇄 회로 기판의 내부 층에 형성될 수 있다.
본 발명의 실시예들에 따라, 비아 홀들은 집적 회로 칩의 신호 핀들과 대응적으로 연결된 터미네이션 저항들과 연결될 수 있다. 비아 홀들 각각은 터미네이션 저항들의 일단과 인접하게 배치될 수 있다.
본 발명의 실시예들에 따라, 비아 홀들은 집적 회로 칩의 신호 핀들과 대응적으로 연결된 댐핑 저항들과 연결될 수 있다.
본 발명의 실시예들에 따라, 비아 홀들은 반도체 모듈의 전원을 전달하는 커넥팅 단자들과 연결될 수 있다.
본 발명의 실시예들에 따라, 커넥팅 단자들 중 노 커넥션 단자들은 커넥팅 단자들에 배치되는 도금선들을 통하여 도금될 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 면에 따른 반도체 모듈은, 집적 회로 칩과 집적 회로 칩을 구동하는 버퍼가 탑재되는 인쇄 회로 기판, 인쇄 회로 기판의 에지부에 배치되는 커넥팅 단자들, 그리고 버퍼의 전기적 연결 패드들과 커넥팅 단자들 사이를 대응적으로 연결시키기 위해 배치되는 제1 신호 라인들을 포함하고, 제1 신호 라인들 각각과 연결되는 인쇄 회로 기판의 제1 비아 홀들을 이용하여 커넥팅 단자들이 도금되도록 한다.
본 발명의 실시예들에 따라, 인쇄 회로 기판의 제1 비아 홀들과 연결되는 제1 도금선들을 통하여 커넥팅 단자들이 도금될 수 있다.
본 발명의 실시예들에 따라, 제1 도금선들은 커넥팅 단자들이 배치된 인쇄 회로 기판의 에지부 이외의 에지로 연장 형성될 수 있다.
본 발명의 실시예들에 따라, 제1 도금선들은 인쇄 회로 기판의 외부 층 또는 내부 층에 형성될 수 있다.
본 발명의 실시예들에 따라, 반도체 모듈은 집적 회로 칩의 전기적 연결 패드들과 커넥팅 단자들 사이를 대응적으로 연결하는 제2 신호 라인들에 배치되는 제2 비아 홀들과, 제2 비아 홀들과 연결되는 제2 도금선들을 더 포함할 수 있다.
본 발명의 실시예들에 따라, 제2 도금선들은 커넥팅 단자들이 배치된 인쇄 회로 기판의 에지부 이외의 에지로 연장 형성될 수 있다.
본 발명의 실시예들에 따라, 제2 도금선들은 인쇄 회로 기판의 외부 층 또는 내부 층에 형성될 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 면에 따른 메모리 모듈은, 멀티 층들로 이루어진 인쇄 회로 기판의 표면층 일부에 서로 나란히 배치되는 메모리 칩들, 인쇄 회로 기판의 에지부에 배치되는 커넥팅 단자들, 메모리 칩들의 전기적 연결 패드들과 커넥팅 단자들 사이를 대응적으로 연결하는 신호 라인들에 배치되는 제1 비아 홀들, 그리고 제1 비아 홀들과 연결되는 제1 도금선들을 포함한다.
본 발명의 실시예들에 따라, 메모리 모듈은 메모리 칩들을 구동하는 버퍼, 버퍼의 전기적 연결 패드들과 커넥팅 단자들 사이를 대응적으로 연결하는 제2 신호 라인들에 배치되는 제2 비아 홀들, 그리고 제2 비아 홀들과 연결되는 제2 도금선들을 더 포함할 수 있다.
상술한 본 발명의 반도체 모듈은 인쇄 회로 기판의 비아 홀들과 연결되는 도금선들을 이용하여 탭 핀들을 도금한다. 탭 핀들에 도금선이 배치되지 않기 때문에, 탭 핀들은 타이바 없이 도금된다.
도 1은 본 발명의 다양한 실시예들에 따른 탭 핀에 타이바가 없는 반도체 모듈로 적용 가능한 메모리 모듈을 보여주는 제1 예의 도면이다.
도 2는 도 1의 메모리 모듈의 제1 저항 파트 영역을 구체적으로 설명하는 도면이다.
도 3 및 도 4는 본 발명의 다양한 실시예들에 따른 도금선들의 예시적 형태를 보여주는 도면이다.
도 5는 도 1의 메모리 모듈의 제2 저항 파트 영역을 구체적으로 설명하는 도면이다.
도 6은 본 발명의 다양한 실시예들에 따른 탭 핀에 타이바가 없는 반도체 모듈로 적용 가능한 메모리 모듈을 보여주는 제2 예의 도면이다.
도 7은 도 6의 메모리 모듈의 버퍼 영역을 구체적으로 설명하는 제1 예의 도면이다.
도 8은 도 6의 메모리 모듈의 버퍼 영역을 구체적으로 설명하는 제2 예의 도면이다.
도 9는 본 발명의 실시예들에 따른 탭 핀에 타이바가 없는 메모리 모듈을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 탭 핀에 타이바가 없는 메모리 모듈을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 다양한 실시예들에 따른 탭 핀에 타이바가 없는 반도체 모듈로 적용 가능한 메모리 모듈을 보여주는 제1 예의 도면이다.
도 1을 참조하면, 메모리 모듈(100)은 인쇄 회로 기판(110)의 표면층 (최상층 또는 최하층)에 인쇄 회로 기판(110)의 길이 방향으로 서로 나란히 탑재되는 메모리 칩들(120)과 제1 저항 파트(130)를 포함한다. 또한, 메모리 모듈(100)은 인쇄 회로 기판(110)의 폭 방향으로 메모리 칩들(120)과는 이격적으로 배치되는 제2 저항 파트(140)를 포함한다. 메모리 모듈(100)은 인쇄 회로 기판(110)의 길이 방향으로 기판 에지부에 탭(150)이 형성되어 있다. 탭(150)은 탭 핀이라고도 불리우는 커넥팅 단자를 복수로 가질 수 있다. 실시예에 따라, 보다 플렉서블한 레이아웃을 제공하기 위하여 제1 저항 파트(130)와 제2 저항 파트(140)의 위치가 변경될 수 있다.
메모리 모듈(100)은 DIMM (Dual In-Line Memory Module) 형태일 수 있다. 예컨대, U-DIMM (Unbuffered DIMM), R-DIMM (Registered DIMM), VLP (Very Low Profile) R-DIMM, FB-DIMM (Fully Buffered DIMM), LR-DIMM (Load Reduced DIMM) 중 어느 하나일 수 있다.
메모리 칩들(120)의 수는 메모리 모듈(100)의 구조와 I/O 구성(configuration)에 따라 결정될 수 있다. 예를 들어, I/Ox72 구성의 U-DIMM의 경우, I/Ox8 구성의 메모리 칩 9개가 메모리 모듈의 제1 면에 탑재되고, I/Ox8 구성의 메모리 칩 9개가 메모리 모듈의 제2 면에 탑재될 수 있다. 메모리 모듈의 제2 면은 제1면의 반대면으로 설정될 수 있다. 본 실시예에서는 I/Ox72 구성의 U-DIMM구조의 메모리 모듈에 대하여 설명된다.
메모리 모듈(100)에서, 제1 면의 메모리 칩들(120) 각각은 제2 면의 메모리 칩들(120)과 인쇄 회로 기판(110)의 쓰루-비아-홀(Thru-Via-Hole: TVH) 또는 블라인드-비아-홀(Blind-Via-Hole: BVH)을 통해 서로 연결될 수 있다. 이러한 구조는 TVH 또는 BVH와 연결되는 제1 면의 메모리 칩(120)의 볼과 제2면의 메모리 칩의 볼 사이의 길이를 최소화하여 스텁(stub)을 줄일 수 있다. 이에 따라, 메모리 칩(120)의 볼들에 전기적으로 연결되는 신호들의 신호 충실도를 향상시킬 수 있다.
메모리 칩들(120)은 데이터를 저장하기 위한 메모리 소자를 포함할 수 있다. 예를 들어, 메모리 칩들(120) 각각은 DRAM(Dynamic RAM) 소자를 포함할 수 있으며, DRAM의 일 종류로서 클록 신호에 동기되어 동작하는 SDRAM(Synchronous DRAM) 소자를 포함할 수 있다. 그러나 이에 한정되는 것은 아니고, 메모리 칩들(120)은 RRAM(Resistive RAM), PRAM(Phase RAM), MRAM(Magnetic RAM), 또는 STT-MRAM(Spin Transfer Torque MRAM) 소자를 포함할 수도 있다. 이하에서는, 메모리 칩들(120)이 SDRAM 소자를 포함하는 경우를 예로 들어 설명된다.
제1 저항 파트(130)는 예컨대, 터미네이션 저항 어레이들로 이루어진다. 터미네이션 저항은 신호 라인을 타고 달리는 신호들에 대하여 전송 라인 반사(transmission line reflection)를 최소화하여, 신호 충실도(signal integrity)와 동작 밴드위스(operating bandwidth)를 향상시키는 역할을 한다. 전송 라인 반사는 드라이버 임피던스(driver impedence), 리시버 임피던스(receiver impedence) 그리고 전송 라인 사이의 임피던스 부정합(mismatch)에 의해 발생된다.
전송 라인 반사에 의해, 전송 라인 상의 신호들은 로직 `로우` 또는 `하이`로 정의된 전압 레벨을 벗어나는 신호 전압으로 스윙하게 된다. 이러한 신호를 수신하는 리시버는 수신 신호를 올바르게 판별하지 못하여 잘못된 결과를 초래하게 된다. 이를 방지하기 위하여, 신호 라인은 터미네이션 저항의 일단과 연결되고, 터미네이션 저항의 다른 일단은 터미네이션 전압(VTERM)에 연결된다. 터미네이션 저항이 연결되는 신호 라인 각각은 메모리 칩들(120)의 커맨드, 어드레스, 제어 신호 및 클럭 신호 중 어느 하나를 전달하는 역할을 할 수 있다.
제2 저항 파트(140)는 예컨대, 댐핑 저항 어레이로 이루어진다. 또한, 제2 저항 파트(140)는 커패시터 소자들을 더 포함할 수 있다. 제2 저항 파트(140)는 오버슛/언더슛(overshoot/undershoot)과 같은 신호 반사(signal reflection) 현상을 방지(damping)하는 역할을 한다. 댐핑 저항의 일단은 신호 라인과 연결되고, 댐핑 저항의 다른 일단은 탭 핀과 연결된다. 댐핑 저항과 연결되는 신호 라인 각각은 메모리 칩들(120)의 데이터 입출력 신호(DQ)를 전달하는 역할을 할 수 있다. 댐핑 저항과 연결되는 신호 라인 각각은 데이터 라인이라 칭할 수 있다.
탭(150)에는 커맨드/어드레스/클럭/제어 신호 입력 핀들과 데이터 입출력 신호 핀들이 할당될 수 있다. 탭(150) 중에서 커맨드, 어드레스, 클럭 신호 및 제어 신호를 전달하기 위한 탭 핀들은 인쇄 회로 기판(110)의 제1 저항 파트(130)와 전기적으로 연결될 수 있다. 탭(150) 중에서 데이터 입출력 신호(DQ)를 전달하기 위한 데이터 탭 핀들은 제2 저항 파트(140)를 통하여 메모리 칩들(120)과 전기적으로 연결될 수 있다.
메모리 모듈(100)의 인쇄 회로 기판(110)은 멀티 층(multi layer)으로 이루어질 수 있다. 멀티 층의 내부 층(inner layer)에는 메모리 칩들(120)의 커맨드/어드레스/클럭/제어 신호 입력 핀들과 제1 저항 파트(130)의 터미네이션 저항 사이를 각기 대응적으로 연결하기 위한 신호 라인들이 형성될 수 있다. 이 신호 라인들은 인쇄 회로 기판(110)의 비아 홀(Via-Hole, 160)과 전기적으로 연결될 수 있다. 비아 홀(160)은 쓰루-비아-홀(Thru-Via-Hole: TVH), 블라인드-비아-홀(Blind-Via-Hole: BVH), 레이저-비아-홀(Laser-Via-Hole: LVH) 또는 마이크로-비아-홀(Micro-Via-Hole: MVH)로 구성될 수 있다.
메모리 칩들(120)의 커맨드/어드레스/클럭/제어 신호 입력 핀들과 대응적으로 연결되는 신호 라인과 연결되는 비아 홀(160)은 내부 층을 통하여 탭(150) 중에서 커맨드, 어드레스, 클럭 신호 및 제어 신호를 전달하기 위한 탭 핀 각각과 연결될 수 있다. 커맨드, 어드레스, 클럭 신호 및 제어 신호를 전달하는 탭 핀 각각은 비아 홀(160)을 이용하여 도금될 수 있다. 비아 홀(160)은 제1 도금선(170)과 연결된다. 제1 도금선(170)은 커맨드, 어드레스, 클럭 신호 및 제어 신호를 전달하는 탭 핀들을 도금하기 위하여 제공된다.
제1 도금선(170)은 탭(150)이 형성되어 있는 인쇄 회로 기판(110)의 에지 이외의 에지로 연장 형성될 수 있다. 본 실시예에서 탭(150)이 인쇄 회로 기판(110)의 하측에 형성되어 있는 경우, 비아 홀(160)과 연결되는 제1 도금선(170)은 인쇄 회로 기판(110)의 우측 에지로 연장 형성될 수 있다. 실시예에 따라, 제1 도금선(170)은 인쇄 회로 기판(110)의 상부 에지 또는 좌측 에지로 연장 형성될 수 있다.
제2 저항 파트(140)의 댐핑 저항과 데이터 탭 핀 사이를 대응적으로 연결하기 위한 데이터 라인은 인쇄 회로 기판(110)의 내부 층에 형성될 수 있다. 데이터 라인은 인쇄 회로 기판(110)의 비아 홀(180)과 전기적으로 연결될 수 있다. 비아 홀(180)은TVH, BVH, LVH 또는 MVH로 구성될 수 있다. 데이터 라인과 연결되는 비아 홀(180)은 내부 층을 통하여 탭(150) 중에서 데이터 탭 핀과 연결될 수 있다. 데이터 탭 핀은 비아 홀(180)을 이용하여 도금될 수 있다. 비아 홀(180)은 제2 도금선(190)과 연결된다. 제2 도금선(190)은 데이터 입출력 신호들을 전달하는 탭 핀들을 도금하기 위하여 제공된다.
제2 도금선(190)은 탭(150)이 형성되어 있는 인쇄 회로 기판(110)의 에지 이외의 에지로 연장 형성될 수 있다. 본 실시예에서 탭(150)이 인쇄 회로 기판(110)의 하측에 형성되어 있는 경우, 비아 홀(180)과 연결되는 제2 도금선(190)은 인쇄 회로 기판(110)의 좌측으로 연장 형성될 수 있다. 실시예에 따라, 제2 도금선(190)은 인쇄 회로 기판(110)의 상부 에지 또는 우측 에지로 연장 형성될 수 있다.
도 2는 도 1의 메모리 모듈의 제1 저항 파트 영역(A)을 구체적으로 설명하는 도면이다. 도 2에서는 도시의 간략화를 위하여 4개의 터미네이션 저항들만이 나타나 있다.
도 2를 참조하면, 메모리 모듈(100)의 제1 저항 파트(130)를 구성하는 터미네이션 저항들(130a-130d)의 일단 각각은 제1 신호 라인(210a-210d)과 비아홀(160a-160d)에 대응적으로 연결된다. 터미네이션 저항들(130a-130d)의 다른 일단들은 터미네이션 전압(VTERM)에 연결된다. 터미네이션 전압(VTERM)은 탭(150) 중 터미네이션 전압(VTERM)을 전달하는 탭 핀과 연결되는 인쇄 회로 기판(110)의 내부 층 또는 외부층을 통하여 터미네이션 저항들(130a-130d)의 다른 일단들로 제공될 수 있다.
터미네이션 저항들(130a-130d)과 비아 홀들(160a-160d)을 대응적으로 연결시키는 제1 신호 라인들(210a-210d)의 길이가 최소가 되도록 하기 위하여, 터미네이션 저항(130a-130d)의 일단과 비아 홀(160a-160d)을 인접하게 배치시킨다. 즉, 비아 홀들(160a-160d)과 연결되는 터미네이션 저항(130a-130d)의 일단을 비아 홀들(160a-160d)들 가까이에 배치시킨다. 이에 따라, 제1 신호 라인들(210a-210d) 상의 신호 충실도가 향상된다.
제1 신호 라인들(210a-210d)과 연결되는 비아 홀들(160a-160d)은 인쇄 회로 기판(110)의 내부 층에 형성된 제2 신호 라인들(220a-220d) 각각과 연결된다. 제2 신호 라인들(220a-220d)은 메모리 칩들(120)의 핀들과 연결되고, 탭(150) 중에서 커맨드, 어드레스, 클럭 신호 및 제어 신호를 전달하기 위한 탭 핀(150a-150d) 각각과 연결될 수 있다. 메모리 칩들(120)의 핀들은 볼 단자들로서, 인쇄 회로 기판(110)에 형성된 비아 홀들(230a-230d)과 전기적으로 연결될 수 있다. 도면에서는 이해의 편의를 위하여 내부 층에 형성되는 라인들 및 비아 홀들이 파선(dashed line)으로 표시되어 있다.
탭 핀들(150a-150d)로 전달되는 커맨드, 어드레스, 클럭 신호 및 제어 신호는 제2 신호 라인들(220a-220d), 비아홀들(160a-160d) 그리고 제1 신호 라인들(210a-210d)을 통하여 터미네이션 저항들(130a-130d)과 연결된다. 커맨드, 어드레스, 클럭 신호 및 제어 신호는 메모리 모듈(100)의 왼쪽 첫번째 메모리 칩(120)부터 시리얼하게 순차적으로 인가되는 플라이-바이 토폴로지(Fly-By Topology)로 구성된다. 플라이-바이 토폴로지는 향상된 신호 품질을 보장한다.
메모리 칩들(120)로 전원(VDD, VSS)을 전달하는 탭 핀들(150e, 150f)은 인쇄 회로 기판(110)의 내부 층에 형성되는 제2 신호 라인들(220e, 220f)과 연결된다. 제2 신호 라인들(220e, 220f)은 인쇄 회로 기판(110)에 형성된 비아 홀들(230e, 230f)을 통하여 메모리 칩들(120)의 전원 볼 단자들과 전기적으로 연결된다. 또한, 제2 신호 라인들(220e, 220f)은 비아 홀들(160e, 160f)과 연결될 수 있다.
비아 홀들(160a-160f) 각각은 제1 도금선(170a-170f)과 대응적으로 연결된다. 제1 도금선들(170a-170f)은 인쇄 회로 기판(110)의 우측 에지로 연장 형성될 수 있다. 제1 도금선들(170a-170f)은 전원선(200)에 연결되고, 전원선(200)은 외부 전원 장치에 연결될 수 있다. 제1 도금선들(170a-170f)과 전원선(200)은 인쇄 회로 기판(110)의 외부 층(outer layer, 또는 표면층)에 형성되어 있다.
메모리 모듈(100)을 형성하는 인쇄 회로 기판(110)은 인쇄 회로 기판 패널에 형성된 다수의 인쇄 회로 기판 유닛들 중 하나일 수 있다. 인쇄 회로 기판의 제조 공정은, 내부층 및 외부층의 회로 형성 공정, 적층 공정, 드릴링 공정, 솔더 마스크(solder mask) 공정, 전해 도금(electro plating) 및 무전해 도금(electroless plating) 공정, 라우터 공정, 검사 및 테스트 등의 단계로 이루어질 수 있다.
내부층 및 외부층의 회로 형성 공정은 구리 전도층에 임의의 회로를 형성하는 공정이고, 적층 공정은 절연층과 전도층을 교대로 적층시켜 소정의 두께를 갖는 적층체가 되도록 열과 압력을 가하는 공정이다. 드릴링 공정은 기계 드릴 또는 레이저 드릴을 이용하여 층간의 전기적 연결구인 비아 홀을 형성하는 공정이다. 솔더 마스크 공정은 외부층 공정까지 완료된 반제품 상태의 인쇄 회로 기판의 표면에 솔더 레지스트(solder resist), 포토 솔더 레지스트(photo solder resist) 등으로 이루어진 보호막을 형성하는 공정이다.
전해 도금 및 무전해 도금 공정은 드릴 공정이 완료된 후 또는 솔더 마스크 공정이 완료된 후, 탭 핀과 패드 부분에 금, 니켈 등을 형성시키는 공정이다. 전해 도금은 도전성이 부여된 기판에 전류를 인가하여 도금층을 형성하는 공정이고, 무전해 도금은 촉매를 이용하여 절연체에 도금성을 부여하는 공정이다. 라우터 공정은 작업 판넬(working panel) 상에 나열된 복수의 인쇄 회로 기판을 개별 또는 어레이 단위로 구분하는 공정이다. 검사 단계는 인쇄 회로 기판의 내부층 또는 외형을 검사하는 단계로서, 완성된 인쇄 회로 기판의 구리 노출, 솔더 마스크의 들뜸, 휨 등의 불량을 검사하는 단계이다. 테스트는 인쇄 회로 기판의 전기적 특성을 검사하기 위한 단계로서, 번-인 보드 테스트(burn-in board test), 임피던스 테스트(impedence test) 등이 있다.
전해 도금 공정에서, 전원선(200)과 제1 도금선들(170a-170f)이 형성된 인쇄 회로 기판은 전해액이 충전되어 있는 탱크에 담겨진다(soak). 전해액 속에는 외부 전원 장치의 양(+) 극과 연결된 금, 은, 동 니켈 등과 같은 소재가 함유된다. 예를 들어, 전해액으로 시안화금칼륨 Kau(CN)2 용액이 사용될 수 있다. 시안화금칼륨 Kau(CN)2 용액은 칼륨 양이온 K+ 과 시안화금 음이온 Au(CN)2 - 으로 전기 분해되고, 시안화금 음이온 Au(CN)2 - 은 금 양이온 Au+ 과 시안화 음이온 2CN- 으로 전기 분해된다. 전원선(200)은 외부 전원 장치의 음(-) 극에 연결되고, 인쇄 회로 기판(110)에 도금할 부분을 연결하는 역할을 한다.
전원선(200)과 제1 도금선들(170a-170f)은 비아 홀들(160a-160f)과 제2 신호 라인들(220a-220f)을 통하여 탭 핀들(150a-150f)와 연결된다. 전해 도금 시, 탭 핀들(150a-150f)이 도금된다. 이 후, 라우터 공정에서 인쇄 회로 기판(110)으로부터 전원선(20)과 제1 도금선들(170a-170f)이 절단 분리된다. 탭 핀들(150a-150f)에는 도금선이 배치되지 않기 때문에, 탭 핀들(150a-150f)은 타이바 없이 도금된다.
실시예에 따라, 제1 도금선들(170a-170f)은 비아 홀들(160a-160f)과 연결되기 때문에, 도 3 및 도 4와 같이, 인쇄 회로 기판(110)의 내부 층에 형성될 수도 있다. 도 3 및 도 4는 도 2의 메모리 모듈(100)에서 제1 도금선들(I170a-I170f)과 전원선(I200)이 인쇄 회로 기판(110)의 내부 층에 형성되어 있다는 점에서만 차이가 있다.
도 2와 연계하여 도 3을 참조하면, 인쇄 회로 기판(110)의 제1 도금선들(I170a-I170f)이 내부 층에 형성되어 있다. 제1 도금선들(I170a-I170f)과 연결되는 전원선(I200)도 인쇄 회로 기판(110)의 내부 층에 형성된다. 전원선(I200)과 제1 도금선들(I170a-I170f)은 비아 홀들(160a-160f)과 연결된다. 비아 홀들(160a-160f)은 도 2의 제2 신호 라인들(220a-220f)을 통하여 탭 핀들(150a-150f)과 연결된다. 전해 도금 시, 탭 핀들(150a-150f)이 도금된다. 이 후, 라우터 공정에서 파선부 A-A`를 따라 절단함으로써, 도 4에 된 바와 같이, 인쇄 회로 기판(110)의 내층에 도금선이 매설되는 구조를 갖는다.
도 5는 도 1의 메모리 모듈의 제2 저항 파트 영역(B)을 구체적으로 설명하는 도면이다. 도 5에서는 도시의 간략화를 위하여 8개의 댐핑 저항들만이 나타나 있다.
도 5를 참조하면, 메모리 모듈(100)의 제2 저항 파트(140)는 댐핑 저항들(140a-140h)로 구성된다. 댐핑 저항(140a-140h) 양단은 제1 비아 홀(180a-180h)과 제2 비아 홀(501a-501h)에 대응적으로 연결된다. 제1 비아 홀들(180a-180h) 각각은 제3 신호 라인들(510a-510h)과 대응적으로 연결된다. 제3 신호 라인들(510a-510h)은 탭(150) 중에서 데이터 입출력 신호(DQ0-DQ7))를 전달하기 위한 탭 핀(550a-550d) 각각과 연결될 수 있다.
제2 비아 홀들(501a-501h) 각각은 제4 신호 라인들(520a-520h)과 대응적으로 연결된다. 제4 신호 라인들(520a-520h)은 메모리 칩(120)의 데이터 입출력 신호(DQ) 볼들과 연결된다. 메모리 칩(120)의 데이터 입출력 신호(DQ) 볼들은 인쇄 회로 기판(110)에 형성된 비아 홀들(530a-530h)과 전기적으로 연결될 수 있다. 본 실시예에서는 제3 및 제4 신호 라인들(510a-510h, 520a-520h)이 인쇄 회로 기판(110)의 내부 층에 형성되어 있다. 실시예에 따라, 제3 및 제4 신호 라인들(510a-510h, 520a-520h)은 인쇄 회로 기판의 외부 층에 형성될 수 있다.
제1 비아 홀들(180a-180h) 각각은 제2 도금선(190a-190h)과 대응적으로 연결된다. 제2 도금선들(190a-190h)은 인쇄 회로 기판(110)의 외부 층에 형성되고, 인쇄 회로 기판(110)의 좌측 에지로 연장 형성될 수 있다.
연장 형성되는 제2 도금선들(190a-190f)은 외부 전원 장치의 전원선에 연결될 수 있다. 전원선과 제2 도금선들(190a-190h)은 제1 비아 홀들(180a-180h)과 제3 신호 라인들(510a-510h)을 통하여 DQ 탭 핀들(550a-550h)과 연결된다. 전해 도금 시, DQ 탭 핀들(550a-550h)이 도금된다. 이 후, 라우터 공정에서 인쇄 회로 기판(110)으로부터 전원선과 제2 도금선들(190a-190h)이 절단 분리된다. DQ 탭 핀들(550a-550h)에는 도금선이 배치되지 않기 때문에, DQ 탭 핀들(550a-550h)은 타이바 없이 도금된다.
실시예에 따라, 제2 도금선들(190a-190h)은 인쇄 회로 기판(110)의 내부 층에 형성되어 제1 비아 홀들(180a-180h)과 연결될 수 있다. 이에 따라, 제2 도금선들(190a-190h)은 인쇄 회로 기판(110)의 내층에 매설되는 구조로 형성될 수 있다.
도 1의 메모리 모듈(100)의 탭(150)에는 커맨드/어드레스/클럭/ 제어 신호 입력 핀들, 전원 핀들, 데이터 입출력 신호 핀들 이외에 노 커넥션 핀들이 할당될 수 있다. 커맨드/어드레스/클럭/ 제어 신호 입력 핀들, 전원 핀들 그리고 데이터 입출력 신호 핀들의 탭(150)은 인쇄 회로 기판의 비아 홀과 연결되는 도금선들을 이용하여 도금할 수 있다. 노 커넥션 핀들의 탭도 인쇄 회로 기판의 비아 홀과 연결되는 도금선들을 이용하여 도금할 수 있다. 실시예에 따라, 노 커넥션 핀들의 탭은 탭 핀에 형성되는 도금선을 이용하여 도금될 수 있다. 노 커넥션 탭 핀들에 도금선이 존재할 수 있지만, 노 커넥션 탭 핀들 간에 또는 노 커넥션 탭 핀과의 전기적 쇼트 문제는 비교적 경미할 것이다.
도 6은 본 발명의 다양한 실시예들에 따른 탭 핀에 타이바가 없는 반도체 모듈로 적용 가능한 메모리 모듈을 보여주는 제2 예의 도면이다.
도 6을 참조하면, 메모리 모듈(600)은 도 1의 메모리 모듈(100)과 비교하여, 인쇄 회로 기판(610)의 제1 면에 버퍼(630)를 포함하고, 제1 저항 파트(130)를 포함하지 않는다는 점에서 차이가 있다. 메모리 모듈(600)은R-DIMM 구조로 구성된다.
메모리 모듈(600)은 인쇄 회로 기판(610)의 표면층에 인쇄 회로 기판(610)의 길이 방향으로 서로 나란히 탑재되는 메모리 칩들(620)과 버퍼(630)를 포함한다. 버퍼(630)는 레지스터라고 칭할 수 있다. 메모리 모듈(600)은 인쇄 회로 기판(610)의 폭 방향으로 메모리 칩들(120)과는 이격적으로 배치되는 저항 파트(640)를 포함한다. 메모리 모듈(600)은 인쇄 회로 기판(610)의 길이 방향으로 기판 에지부에 탭(650)이 형성되어 있다.
버퍼(630)는 탭(650) 중에서 커맨드, 어드레스, 클럭 신호 및 제어 신호를 전달하기 위한 탭 핀 각각과 연결될 수 있다. 버퍼(630)는 탭(650)을 통하여 수신되는 커맨드, 어드레스, 제어 신호 및 클럭 신호를 버퍼링하고 재구동하는 기능을 가질 수 있다. 버퍼(630)에서 출력되는 커맨드, 어드레스, 제어 신호 및 클럭 신호는 제어 신호 라인을 통하여 메모리 칩들(620)로 제공될 수 있다. 예컨대, 버퍼(630)는 모든 메모리 칩들(620)에 대한 공통 신호 라인을 통해 제공되거나, 각각의 메모리 칩(620)에 대한 개별 신호 라인을 통해 제공되거나, 몇몇 메모리 칩(620) 각각에 대한 신호 라인 각각을 통해 제공될 수 있다.
버퍼(630)는 인쇄 회로 기판(610)의 내부 층 또는 외부 층에 형성되는 신호 라인들을 통하여 탭 핀들과 연결될 수 있다. 신호 라인들은 버퍼(630)의 입력 핀들 (또는 볼들)과 전기적으로 연결될 수 있다. 신호 라인들에는 비아 홀들(660)이 연결될 수 있다. 비아 홀들(660) 각각은 제1 도금선(670)과 대응적으로 연결될 수 있다.
제1 도금선들(670)은 인쇄 회로 기판(610)의 상부 에지로 연장 형성될 수 있다. 제1 도금선들(670)은 커맨드, 어드레스, 클럭 신호 및 제어 신호를 전달하는 탭 핀들을 도금하기 위하여 제공된다.
도 6에서는 버퍼(630)가 인쇄 회로 기판(610)의 중앙에 배치되는 경우에 설명하고 있으나, 보다 플렉서블한 레이아웃을 제공하기 위하여 중앙 이외의 다른 부분에 배치될 수 있다. 실시예에 따라, 버퍼(630)가 인쇄 회로 기판(610)의 좌측에 배치되는 경우, 제1 도금선(670)은 인쇄 회로 기판(610)의 상부 에지 또는 좌측 에지로 연장 형성될 수 있다. 실시예에 따라, 버퍼(630)가 인쇄 회로 기판(610)의 우측에 배치되는 경우, 제1 도금선(670)은 인쇄 회로 기판(610)의 상부 에지 또는 우측 에지로 연장 형성될 수 있다.
저항 파트(640)는 도 1의 제2 저항 파트(140)와 유사하게 댐핑 저항 어레이로 구성된다. 저항 파트(640)의 댐핑 저항과 데이터 탭 핀 사이를 대응적으로 연결하기 위한 데이터 라인들은 인쇄 회로 기판(610)의 내부 층에 형성될 수 있다. 데이터 라인들은 인쇄 회로 기판(610)의 비아 홀들(680)과 전기적으로 연결될 수 있다. 데이터 라인들과 연결되는 비아 홀들(680)은 내부 층을 통하여 탭(650) 중에서 데이터 탭 핀과 연결될 수 있다. 비아 홀들(680)은 제2 도금선들(690)과 연결된다. 제2 도금선(690)은 데이터 입출력 신호들을 전달하는 탭 핀들을 도금하기 위하여 제공된다. 제2 도금선들(690)은 인쇄 회로 기판(610)의 좌측으로 연장 형성될 수 있다. 실시예에 따라, 제2 도금선(690)은 인쇄 회로 기판(610)의 상부 에지 또는 우측 에지로 연장 형성될 수 있다.
도 6의 메모리 모듈(600)의 탭(650)에는 커맨드/어드레스/클럭/ 제어 신호 입력 핀들, 전원 핀들, 데이터 입출력 신호 핀들 이외에 노 커넥션 핀들이 할당될 수 있다. 커맨드/어드레스/클럭/ 제어 신호 입력 핀들, 전원 핀들 그리고 데이터 입출력 신호 핀들의 탭(650)은 인쇄 회로 기판의 비아 홀과 연결되는 도금선들을 이용하여 도금할 수 있다. 노 커넥션 핀들의 탭은 인쇄 회로 기판의 비아 홀과 연결되는 도금선들을 이용하여 도금할 수 있다. 실시예들에 따라, 노 커넥션 핀들의 탭은 탭 핀에 형성되는 도금선을 이용하여 도금될 수 있다. 노 커넥션 탭 핀들에 도금선이 존재할 수 있지만, 노 커넥션 탭 핀들 간에 또는 노 커넥션 탭 핀과의 전기적 쇼트 문제는 비교적 경미할 것이다.
도 7은 도 6의 메모리 모듈의 버퍼 영역(C)을 구체적으로 설명하는 제1 예의 도면이다. 도 7에서는 도시의 간략화를 위하여 제1 도금선들과 연결되는 3개의 비아 홀들만이 나타나 있다.
도 7을 참조하면, 메모리 모듈(600)의 버퍼(630)는 제1 신호 라인들(710a-710c)을 통하여 탭(650) 중 커맨드, 어드레스, 클럭 신호 및 제어 신호를 전달하는 탭 핀들(650a-650c)과 연결된다. 탭 핀들(650a-650c)에는 전원(VDD, VSS)을 전달하는 탭 핀들을 포함할 수 있다. 제1 신호 라인들(710a-710c)은 인쇄 회로 기판(610)의 내부 층에 형성될 수 있고, 버퍼(630)의 볼 단자들과 전기적으로 연결될 수 있다. 제1 신호 라인들(710a-710c)은 인쇄 회로 기판(610)에 형성된 비아 홀들(720a-720c)과 연결되고, 비아 홀들(720a-720c)은 버퍼(630)의 볼 단자들과 연결될 수 있다.
버퍼(630)에서 출력되는 커맨드, 어드레스, 제어 신호 및 클럭 신호는 비아 홀들(730)과 제어 신호 라인들(740)을 통하여 메모리 칩들(620)의 핀들 (또는 볼 단자들)과 전기적으로 연결될 수 있다. 제어 신호 라인들(740)은 인쇄 회로 기판(610)의 내부 층에 형성될 수 있다. 실시예에 따라, 제어 신호 라인들(740)은 인쇄 회로 기판(610)의 외부 층에 형성되고, 메모리 칩들(620)의 핀들 (또는 볼 단자들)과 전기적으로 연결될 수 있다.
제1 신호 라인들(710a-720c)은 인쇄 회로 기판(610)에 형성된 비아 홀들(660a-660c)과 연결될 수 있다. 비아 홀(660a-660c)은 제1 도금선(670a-670c)과 대응적으로 연결된다. 제1 도금선들(670a-670c)은 인쇄 회로 기판(610)의 외부 층에 형성되고, 인쇄 회로 기판(610)의 상부 에지로 연장 형성될 수 있다.
연장 형성되는 제1 도금선들(670a-670c)은 외부 전원 장치의 전원선에 연결될 수 있다. 전원선과 제1 도금선들(670a-670c)은 비아 홀들(660a-660c)과 제1 신호 라인들(710a-710c)을 통하여 탭 핀들(650a-650c)과 연결된다. 전해 도금 시, 탭 핀들(650a-650c)이 도금된다. 이 후, 라우터 공정에서 인쇄 회로 기판(610)으로부터 전원선과 제1 도금선들(670a-670c)이 절단 분리된다. 탭 핀들(650a-650c)에는 도금선이 배치되지 않기 때문에, 커맨드, 어드레스, 클럭 신호, 제어 신호 및 전원을 전달하는 탭 핀들(650a-650c)은 타이바 없이 도금된다.
도 8은 도 6의 메모리 모듈의 버퍼 영역(C)을 구체적으로 설명하는 제2 예의 도면이다.
도 8을 참조하면, 메모리 모듈(800)은 도 7의 메모리 모듈(600)과 비교하여 제1 도금선들(I670a-I670c)이 인쇄 회로 기판(810)의 내부 층에 형성된다는 점에서 차이가 있다. 제1 도금선들(I670a-I670c)은 제1 신호 라인들(710a-710c)과 연결되는 비아 홀들(720a-720c)과 연결된다. 제1 신호 라인들(710a-710c)은 탭(650) 중 커맨드, 어드레스, 클럭 신호, 제어 신호 및 전원을 전달하는 탭 핀들(650a-650c)과 연결된다. 비아 홀들(720a-720c)은 버퍼(630)의 볼 단자들과 연결될 수 있다.
제1 도금선들(I670a-I670c)은 인쇄 회로 기판(810)의 내부 층에 형성되는 전원선과 연결될 수 있다. 전원선과 제1 도금선들(I670a-I670c)은 비아 홀들(720a-720c)과 제1 신호 라인들(710a-710c)을 통하여 탭 핀들(650a-650c)과 연결된다. 전해 도금시, 탭 핀들(650a-650c)이 도금된다. 이 후, 라우터 공정에서 인쇄 회로 기판(810)으로부터 전원선과 제1 도금선들(I670a-I670c)이 절단 분리된다. 탭 핀들(650a-650c)에는 도금선이 배치되지 않기 때문에, 커맨드, 어드레스, 클럭 신호, 제어 신호 및 전원을 전달하는 탭 핀들(650a-650c)은 타이바 없이 도금된다.
도 9는 본 발명의 실시예들에 따른 탭 핀에 타이바가 없는 메모리 모듈을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 9를 참조하면, 모바일 시스템(900)은 버스(902)를 통하여 서로 연결되는 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 제1 메모리 장치(930), 제2 메모리 장치(940), 사용자 인터페이스(950) 및 파워 서플라이(960)를 포함할 수 있다. 제1 메모리 장치(930)는 휘발성 메모리 장치로 설정되고, 제2 메모리 장치(940)는 비휘발성 메모리 장치로 설정될 수 있다. 실시예에 따라, 모바일 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation)시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(910)는 듀얼 코어(Dual-Core), 퀴드 코어(Quid-Core), 헥사 코어(Hexa-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GRPS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치인 제1 메모리 장치(930)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 제1 메모리 장치(930)는 탭 핀에 타이바가 없는 메모리 모듈로 구현될 수 있다. 제1 메모리 장치(930)는 멀티 층들로 이루어진 인쇄 회로 기판의 표면층 일부에 서로 나란히 배치되는 메모리 칩들, 인쇄 회로 기판의 에지부에 배치되는 커넥팅 단자들, 메모리 칩들의 전기적 연결 패드들과 커넥팅 단자들 사이를 대응적으로 연결하는 제1 신호 라인들에 배치되는 제1 비아 홀들, 그리고 제1 비아 홀들과 연결되고 커넥팅 단자들을 도금하는 제1 도금선들을 포함할 수 있다. 제1 메모리 장치(930)는 메모리 칩을 구동하는 버퍼, 버퍼의 전기적 연결 패드들과 커넥팅 단자들 사이를 대응적으로 연결하는 제2 신호 라인들에 배치되는 제2 비아 홀들, 그리고 제2 비아 홀들과 연결되고 커넥팅 단자들을 도금하는 제2 도금선들을 더 포함할 수 있다. 제1 및 제2 도금선들은 커넥팅 단자들이 배치된 인쇄 회로 기판의 에지부 이외의 에지로 연장 형성되고, 인쇄 회로 기판의 외부 층 또는 내부 층에 형성될 수 있다.
비휘발성 메모리 장치인 제2 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플레시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(950)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(900)은 카메라 이미지 프로세서(Camera Image Processor; CIP)를더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
도 10은 본 발명의 실시예들에 따른 탭 핀에 타이바가 없는 메모리 모듈을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 10을 참조하면, 컴퓨터 시스템(1000)은 프로세서(1010), 입출력 허브(1020), 입출력 컨트롤러 허브(1030), 적어도 하나의 메모리 모듈(1040) 및 그래픽 카드(1050)를 포함한다. 실시예에 따라, 컴퓨터 시스템(1000)은 개인용 컴퓨터(Personal Computer: PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal digital assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1010)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1010)는 마이크로 프로세서 또는 중앙 처리 장치(Central Processing Uint: CPU) 일 수 있다. 실시예에 따라, 프로세서(1010)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1010)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등을 포함할 수 있다. 또한, 도 10에는 하나의 프로세서(1010)를 포함하는 컴퓨팅 시스템(1000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1000)은 복수의 프로세서들을 포함할 수 있다. 또한 실시예에 따라, 프로세서(1010)는 내부 또는 외부네 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1010)는 메모리 모듈(1040)의 동작을 제어하는 메모리 콘트로러(1011)를 포함할 수 있다. 프로세서(1010)에 포함된 메모리 콘트롤러(1011)는 집적 메모리 콘트롤러(Intergrated Memory Controller: IMC) 라 불릴 수 있다. 메모리 콘트롤러(1011)와 메모리 모듈(1040) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1040)이 연결될 수 있다. 실시예에 따라, 메모리 콘트롤러(1011)는 입출력 허브(1020) 내에 위치할 수 있다. 메모리 콘트롤러(1011)를 포함하는 입출력 허브(1020)는 메모리 콘트롤러 허브(memory Controller Hub: MCH)라 불릴 수 있다.
메모리 모듈(1040)은 탭 핀에 타이바가 없는 메모리 모듈로 구현될 수 있다. 메모리 모듈(1040)은 멀티 층들로 이루어진 인쇄 회로 기판의 표면층 일부에 서로 나란히 배치되는 메모리 칩들, 인쇄 회로 기판의 에지부에 배치되는 커넥팅 단자들, 메모리 칩들의 전기적 연결 패드들과 커넥팅 단자들 사이를 대응적으로 연결하는 제1 신호 라인들에 배치되는 제1 비아 홀들, 그리고 제1 비아 홀들과 연결되고 커넥팅 단자들을 도금하는 제1 도금선들을 포함할 수 있다. 메모리 모듈(1030)는 메모리 칩을 구동하는 버퍼, 버퍼의 전기적 연결 패드들과 커넥팅 단자들 사이를 대응적으로 연결하는 제2 신호 라인들에 배치되는 제2 비아 홀들, 그리고 제2 비아 홀들과 연결되고 커넥팅 단자들을 도금하는 제2 도금선들을 더 포함할 수 있다. 제1 및 제2 도금선들은 커넥팅 단자들이 배치된 인쇄 회로 기판의 에지부 이외의 에지로 연장 형성되고, 인쇄 회로 기판의 외부 층 또는 내부 층에 형성될 수 있다.
입출력 허브(1020)는 그래픽 카드(1050)와 같은 장치들과 프로세서(1010) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1020)는 다양한 방식의 인터페이스를 통하여 프로세서(1010)에 연결될 수 있다. 예를 들어, 입출력 허브(1020)와 프로세서(1010)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lighting Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; CSI 등의 다양한 표준의 인터페이스로 연결할 수 있다. 도 10에는 하나의 입출력 허브(1020)를 포함하는 컴퓨팅 시스템(1000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1000)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1020)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1020)는 가속 그래픽 포트(Accelerated Graphics Port;AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1050)는 AGP 또는 PCIe를 통하여 입출력 허브(1020)와 연결될 수 있다. 그래픽 카드(1050)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽카드(1050)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1020)는, 입출력 허브(1020)의 외부에 위치한 그래픽 카드(1050)와 함께, 또는 그래픽 카드(1050) 대신에 입출력 허브(1020)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1020)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1020)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1030)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1030)는 내부 버스를 통하여 입출력 허브(1020)와 연결될 수 있다. 예를 들어, 입출력 허브(1020)와 입출력 컨트롤러 허브(1030)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1030)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1030)는 범용 직렬 버스(Universal Serial Bus; USB)포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1010), 입출력 허브(1020) 또는 입출력 컨트롤러 허브(1030) 중 2 이상의 구성 요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 집적 회로 칩이 탑재되는 인쇄 회로 기판;
    상기 인쇄 회로 기판의 에지부에 배치되는 커넥팅 단자들;
    상기 집적 회로 칩의 전기적 연결 패드들과 상기 커넥팅 단자들 사이를 대응적으로 연결하는 신호 라인들에 배치되는 비아홀들; 및
    상기 비아 홀들과 연결되고, 상기 커넥팅 단자들이 배치된 상기 인쇄 회로 기판의 에지부 이외의 에지로 연장 형성되는 도금선들을 구비하는 것을 특징으로 하는 반도체 모듈.
  2. 제1항에 있어서, 상기 도금선들은
    상기 인쇄 회로 기판의 외부 층 또는 내부 층에 형성되는 것을 특징으로 하는 반도체 모듈.
  3. 제1항에 있어서, 상기 비아 홀들은
    상기 집적 회로 칩의 신호 핀들과 대응적으로 연결된 터미네이션 저항들과 연결되는 것을 특징으로 하는 반도체 모듈.
  4. 제3항에 있어서, 상기 비아 홀들 각각은
    상기 터미네이션 저항들의 일단과 인접하게 배치되는 것을 특징으로 하는 반도체 모듈.
  5. 제1항에 있어서, 상기 비아 홀들은
    상기 집적 회로 칩의 신호 핀들과 대응적으로 연결된 댐핑 저항들과 연결되는 것을 특징으로 하는 반도체 모듈.
  6. 제1항에 있어서, 상기 비아 홀들은
    상기 반도체 모듈의 전원을 전달하는 상기 커넥팅 단자들과 연결되는 것을 특징으로 하는 반도체 모듈.
  7. 집적 회로 칩과 상기 집적 회로 칩을 구동하는 버퍼가 탑재되는 인쇄 회로 기판;
    상기 인쇄 회로 기판의 에지부에 배치되는 커넥팅 단자들;
    상기 버퍼의 전기적 연결 패드들과 상기 커넥팅 단자들 사이를 대응적으로 연결하는 제1 신호 라인들에 배치되는 제1 비아 홀들; 및
    상기 제1 비아 홀들과 연결되는 제1 도금선들을 구비하는 것을 특징으로 하는 반도체 모듈.
  8. 제7항에 있어서, 상기 반도체 모듈은
    상기 집적 회로 칩의 전기적 연결 패드들과 상기 커넥팅 단자들 사이를 대응적으로 연결하는 제2 신호 라인들에 배치되는 제2 비아 홀들; 및
    상기 제2 비아 홀들과 연결되는 제2 도금선들을 더 구비하는 것을 특징으로 하는 반도체 모듈.
  9. 제8항에 있어서, 상기 제1 및 제2 도금선들은
    상기 커넥팅 단자들이 배치된 상기 인쇄 회로 기판의 에지부 이외의 에지로 연장 형성되는 것을 특징으로 하는 반도체 모듈.
  10. 제8항에 있어서, 상기 제1 및 제2 도금선들은
    상기 인쇄 회로 기판의 외부 층 또는 내부 층에 형성되는 것을 특징으로 하는 반도체 모듈.
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