JP7434114B2 - メモリシステム - Google Patents
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Description
実施形態にかかるメモリシステムは、電子部品が実装された基板を備え、この基板の一端にホスト装置へ接続されるためのエッジコネクタが配されて構成される。
D201<W52<W101・・・数式1
実施形態では、一例として、汎用的な数値である以下の値を取る。
D201=0.65mm
W52 =0.85mm
W101=解放時0.95mm、最小値0.60mm
W202≦W6・・・数式2
Claims (9)
- 第1面と前記第1面の反対面である第2面とを有すると共に、第1端部と前記第1端部の反対側の第2端部とを有する基板と、
前記第1面に配された半導体メモリ及びコントローラと、
ホスト装置と接続可能であり前記第1端部に配されたエッジコネクタ部と、
前記第2端部に配され、それぞれが前記第1面から前記第2面まで貫通し、それぞれの内側面が導電膜で覆われた複数のスルーホール部と、
前記第2端部における前記第2面に配された複数のパッド電極と、
を備え、
前記複数のスルーホール部の一部は前記コントローラに電気的に接続され、
前記複数のパッド電極の一部は前記コントローラに電気的に接続されており、
前記基板は、前記第2端部の両端に第1の角部及び第2の角部を有し、前記第1の角部及び前記第2の角部との間に切り欠き部を有し、
前記複数のスルーホール部は、前記第1の角部及び前記切り欠き部の間に配された第1スルーホール部と前記切り欠き部及び前記第2の角部の間に配された第2スルーホール部とを含む
メモリシステム。 - 第1面と前記第1面の反対面である第2面とを有すると共に、第1端部と前記第1端部の反対側の第2端部とを有する基板と、
前記第1面に配された半導体メモリ及びコントローラと、
ホスト装置と接続可能であり前記第1端部に配されたエッジコネクタ部と、
前記第2端部に配され、それぞれが前記第1面から前記第2面まで貫通し、それぞれの内側面が導電膜で覆われた複数のスルーホール部と、
前記第2端部における前記第2面に配された複数のパッド電極と、
を備え、
前記複数のスルーホール部の一部は前記コントローラに電気的に接続され、
前記複数のパッド電極の一部は前記コントローラに電気的に接続されており、
前記複数のパッド電極の数は、前記複数のスルーホール部の数より多い
メモリシステム。 - 前記複数のパッド電極は、前記複数のスルーホール部に近接して配されている
請求項1又は請求項2に記載のメモリシステム。 - 前記パッド電極それぞれは、前記複数のスルーホール部のうち対応するスルーホール部の導電膜に電気的に接続されている
請求項3に記載のメモリシステム。 - 前記パッド電極それぞれは、前記複数のスルーホール部の導電膜から電気的に絶縁されている
請求項3に記載のメモリシステム。 - 前記基板は、前記第2端部の両端に第1の角部及び第2の角部を有し、
前記複数のスルーホール部は、前記第1の角部に近接して配された第1スルーホール部と、前記第2の角部に近接して配された第2スルーホール部とを含む
請求項2に記載のメモリシステム。 - 前記基板は、前記第2端部の両端に第1の角部及び第2の角部を有し、前記第1の角部及び前記第2の角部との間に切り欠き部を有し、
前記第1の角部及び前記切り欠き部の間に配された第1スルーホール部の数と、前記切り欠き部及び前記第2の角部の間に配された第2スルーホール部の数とは、互いに異なる
請求項2に記載のメモリシステム。 - 前記複数のスルーホール部それぞれの開口径は、ばね式のテストピンの最大平面幅に対応しており、
前記複数のパッド電極それぞれの平面寸法は、ポゴピンの先端部の平面幅に対応している
請求項1又は請求項2に記載のメモリシステム。 - 前記第1スルーホール部の数と、前記第2スルーホール部の数とは、互いに異なる
請求項1に記載のメモリシステム。
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