JP5412667B2 - 積層lsiチップのシステム検査のための方法および検査システム - Google Patents
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Description
図3に上記のとおりの特徴を有する本発明の一実施形態の概略図を示す。ここでは、積層LSIチップ1は、貫通電極が中心部に配置されたシステムバス用の中心部パッドと周辺部に配置される電源や外部インターフェース用の周辺部パッドとに分かれた構成となっている。検査対象の積層体1は、周辺部パッドに対応するコンタクトを内部に有するソケット2に挿入して接続される。システムバス用の中心部パッドは、微細バンプを持つ平面プローブカード3に接続される。中心部プローブと周辺部パッドを分離する理由は、1)システムバスで用いられる信号は従来のチップ間インターフェース信号と異なり、内部回路配線の信号レベルと同等であり、信号レベルが小さい、そのため、2)ノイズ対策を考慮する必要が生じるためである。そのため、前述した低容量貫通ビアはシステムバスラインに接続される論理ゲートの負荷を軽減するのに重要となる。また、外部インターフェースのためのバッファ回路を不用とするため、積層システムの消費電力を低減することが出来る。特に本発明のように多数のバス幅を持つシステムの構成では大きな特徴となる。
貫通ビアピッチ:50μm(システムバスビア11およびチップ周辺部ビア12)
パッド寸法:直径10μm〜直径20μm
アライメント精度:3μm〜5μm
システムバス:1600個/2mm□
LSIチップ寸法:〜20mm□程度
以下に、本発明によるプローブカードおよびテスターの更なる実施形態について説明する。
[第三実施形態]
以上のプローブカードおよびテスターに対し、検査対象となる積層LSIチップ1の実施形態としては以下のようなものがある。
[第四実施形態]
以上のとおりの各実施形態を持つプローブカード/テスターならびに積層LSIチップにおいて、積層体1とプローブカード3とのアライメントは、透明なプローブカード基板を用いることで図9にも例示したようにカード上方から容易に短時間で行うことができるが、プローブカード3上に検査信号用バッファIC7を搭載させた実施形態や検査信号用バッファIC7そのものをプローブカードとさせた実施形態では、それが困難になる場合が考えられる。
[第五実施形態]
以上の各実施形態における本発明によるプローブカードおよびそれを用いたテスターによる積層LSIチップのシステムテストについては、たとえば次のようなチップエミュレーションによる試験も可能である。
11 貫通電極(貫通ビア)
12 貫通電極(貫通ビア)
13 交換チップ
14 フォトダイオード
2 ソケット(ソケット押さえ金具)
21 コンタクト
3 プローブカード
31 コンタクトプローブ(プローブピン)
32 プローブ基板
33 緩衝基材(緩衝層)
34 配線電極
4 基板ボード(プリント基板/配線基板)
5 入出力信号用増幅回路IC
6 アライメント装置
61 カメラ
62 検査信号制御部
63 X−Y位置合わせ機構
64 Z−コンタクト駆動機構
7 検査信号用バッファIC
71 貫通電極
72 IC回路
73 緩衝層
74 緩衝層ビア
75 バンプコンタクト(プローブピン)
76 樹脂コアバンプコンタクト(プローブピン)
77 I/Fバッファゲート
78 貫通電極
79 貫通孔
8 検査用IC
81 貫通電極
9 基板
10 配線チップ(インターフェースチップ)
101 コンタクト
102 貫通電極
20 面発光レーザチップ
201 面発光レーザ
Claims (25)
- 貫通電極をチップ間共通システムバスとする積層LSIチップの最上層チップ表面の貫通電極端子にプローブピンを接続させて、前記チップ間共通システムバスをシステムテスト用バスとして用いて積層LSIチップのシステム検査を行う方法。
- 前記積層LSIチップの内部信号を観測する、請求項1記載の方法。
- 前記積層LSIチップの少なくとも一つのLSIチップの動作をエミュレートする、請求項1または2記載の方法。
- 前記積層LSIチップの少なくとも一つのLSIチップを前記チップ間共通システムバスから切り離した状態にして、システムデバッグを行う、請求項1ないし3のいずれかに記載の方法。
- 前記積層LSIチップの少なくとも一つのLSIチップを前記チップ間共通システムバスから切り離した状態にして、実時間デバッグを行う、請求項1ないし4のいずれかに記載の方法。
- 貫通電極をチップ間共通システムバスとする積層LSIチップと、
前記積層LSIチップの最上層チップ表面の貫通電極端子に接続されるプローブピンを備え、前記積層LSIチップの前記チップ間共通システムバスをシステムテスト用バスとして用いて前記積層LSIチップのシステム検査を行う装置と
を備える、検査システム。 - 前記積層LSIチップの中心部に設けられている貫通電極群の各貫通電極に対して、前記プローブピンが接続されるようになっている、請求項6記載の検査システム。
- プローブカードに前記プローブピンが設けられている、請求項6または7記載の検査システム。
- 前記プローブカードがプローブ基板、緩衝基材、および前記プローブピンを備えている、請求項8記載の検査システム。
- 前記プローブカードが透明である、請求項8または9記載の検査システム。
- 前記プローブ基板および前記緩衝基板が透明である、請求項9記載の検査システム。
- 前記プローブカードが接続される配線基板上に検査信号用バッファICが搭載されている、請求項8ないし11のいずれかに記載の検査システム。
- 前記プローブカード上に検査信号用バッファICが搭載されている、請求項8ないし11のいずれかに記載の検査システム。
- 前記プローブカードとして検査信号用バッファICを備える、請求項8ないし11のいずれかに記載の検査システム。
- 前記検査信号用バッファICが、IC回路面側に設けられた緩衝層、緩衝層ビア、および前記プローブピンを備える、請求項14記載の検査システム。
- 前記検査信号用バッファICが、IC回路面側に設けられたプローブピンとしての樹脂コアバンプコンタクトを備える、請求項14記載の検査システム。
- 前記積層LSIチップ上に検査信号用バッファICが搭載されている、請求項6ないし11のいずれかに記載の検査システム。
- 前記積層LSIチップの前記貫通電極と前記プローブピンとの位置合わせを行うアライメント機構を含む、請求項6ないし17のいずれかに記載の検査システム。
- 前記アライメント機構が位置合わせカメラを有する、請求項18に記載の検査システム。
- 前記アライメント機構が位置合わせレーザを発光するレーザ光源を有する、請求項18に記載の検査システム。
- 前記積層LSIチップの内部信号を観測する、請求項6ないし20のいずれかに記載の検査システム。
- 前記積層LSIチップの少なくとも一つのLSIチップの動作をエミュレートする、請求項6ないし21のいずれかに記載の検査システム。
- 前記積層LSIチップの少なくとも一つのLSIチップを前記チップ間共通システムバスから切り離した状態にして、システムデバッグを行う、請求項6ないし22のいずれかに記載の検査システム。
- 前記積層LSIチップの少なくとも一つのLSIチップを前記チップ間共通システムバスから切り離した状態にして、実時間デバッグを行う、請求項6ないし23のいずれかに記載の検査システム
- 前記積層LSIチップの少なくとも一つのLSIチップの前記チップ間共通システムバスとの接続を見かけ上、断とする機能を持つ、請求項6ないし24のいずれかに記載の検査システム。
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JP2001144149A (ja) * | 1999-11-12 | 2001-05-25 | Sony Corp | 半導体測定冶具 |
US6718498B2 (en) * | 2001-06-04 | 2004-04-06 | Hewlett-Packard Development Company, L.P. | Method and apparatus for the real time manipulation of a test vector to access the microprocessor state machine information using the integrated debug trigger |
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