JPH02103482A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、中央処理回路および周辺回路が同一チップに
集積された集積回路装置に関し、特に周辺回路のテスト
機能に関連した改良に関する。

従来の技術 この種の大規模な集積回路装置は、開発段階から製品段
階までの各段階において中央処理回路ならびに周辺回路
のテストが必要である。

従来、一般にこの種の集積回路装置は、中央処理回路に
診断プログラムおよびテスト・データを内臓し、この診
断プログラムを中央処理回路で実行することによって中
央処理回路および周辺回路のテストを行う構成となって
いた。

発明が解決しようとする課題 しかし、かかる構成によれば、次のような問題があった
。

■）中央処理回路に異常があると、周辺回路のテストを
正常に行うことができない。

２）複雑なテストを可能にするには、内臓すべき診断プ
ログラム量およびテスト・データ量が増大し、中央処理
回路のメモリ・スペースのかなシの部分がテストのため
に占有されてしまう。

３）メモリ容量の関係で内臓可能な診断プログラムやテ
スト・データの内容は制約があり、また中央処理回路の
機能上の制約もあるため、診断しベルに限界があって周
辺回路のハードウェア・レベルの詳細な機能テストなど
は困難である。

４）テスト内容を変更するには診断プログラムおよびテ
スト・データの書き換えが必要であるためテスト内容の
自由度が小さい。

５）内臓プログラム量と診断レベルとの兼ね合いなどで
、レジスタのスキャンニングなどのだめの回路、テスト
データや期待値データの発生回路、データ比較回路など
のテストのための回路の付加が必要になる場合が多く、
これが回路規模の増大や実質的集積度の低下、信号遅延
の増加を招く原因になる。

本発明は、上述の問題点に鑑みてなされたもので、中央
処理回路の機能によらずに外部より直接的に周辺回路の
テストを可能とした集積回路装置を提供することを目的
とする。

課題を解決するための手段 本発明は上述の課題を解決するため、中央処理回路およ
び周辺回路が同一チップに集積された集積回路装置にお
いて、周辺回路が接続された内部バスに対し外部より信
号を入出力するだめの外部バスと、外部よりテストモー
ドを指定するための信号の入力端子と、この信号により
テストモードが指定された場合に内部バスを外部バスと
接続し、テストモードが指定されない場合（ノーマル・
モードの場合）に内部バスを中央処理回路のバスと接続
するバス接続切り換え回路とを有するという構成を備え
たものである。

作用 テストモードが指定されない場合、中央処理回路のバス
と内部バスが接続されるため、従来の同種の集積回路装
置と同様に、中央処理回路と周辺回路とが論理的に接続
し、中央処理回路の制御により周辺回路が動作可能とな
る。

他方、外部よりテストモードが指定された場合、内部バ
スは中央処理回路のバスから切り離されて外部バスと接
続されるため、外部から周辺回路を直接的にアクセスす
ることができる。したがって、外部よりデータや制御情
報を与えて周辺回路のテストを行うことができる。

すなわち本発明の集積回路装置においては、周辺回路の
テストを中央処理回路から独立に行うことができるため
、周辺回路のテストのだめのプログラムやデータを内臓
する必要がなくなり内臓プログラム量を減らすことがで
きるとともに、内臓プログラムおよび中央処理回路の機
能に依存しないので、周辺回路の複雑な内容のテストを
容易に行うことができるようになり、テスト内容の自由
度も向上し、またテストのための付加回路を省いたり簡
略化することができる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

図は本発明の一実施例による集積回路装置の概略構成を
示すものであって、１は演算回路、制御回路、メモリな
どからなる中央処理回路、２はこの中央処理回路ｌのバ
スであってアドレスバス２１、データバス２２および制
御バス２．よりなる。３はパラレル・インタフェース回
路、シリアル・インタフェース回路、タイマ回路、Ａ／
Ｄ変換器、Ｄ／Ａ変換器などの周辺回路である。４は各
周辺回路３が接続された内部バスであってアドレスバス
４０、データバス４□およヒ制御ハス４゜よりなってい
る。５は各周辺回路３の外部とのインタフェース用信号
線である。

なお、従来のこの種の集積回路装置においては、中央処
理回路１のバス２と内部バス４は直接的に接続され、こ
れらバスを介して相互に信号交換が行われるようになっ
ていた。

６はテストモードを指定するためのＴＥＳＴ信号の入力
端子である。７は内部バス４に対して外部より信号を入
出力するために設けられた外部バスであって、アドレス
バス７１％７−タバス７□および制御バス７、の３本よ
りなり、８は外部バスが引き出された外部端子である。

９は内部バス４を中央処理回路１のバス２または外部バ
ス７と選択的に接続するためのバス接続切り換え回路で
ある。このバス接続切り換え回路９は、アドレス、デー
タ、制御の各バスの論理的接続の切り換えのためのゲー
ト回路ｌＯと、ＴＥＳＴ信号に応答して各ゲート回路１
０に対する制御信号１１および中央処理回路１に対する
リセット（あるいはホールト）信号１２を発生する制御
信号発生回路１３よりなっている。

以上のように構成された集積回路装置について、以下そ
の動作を説明する。

まず、ＴＥＳＴ信号がオフしている場合、すなわちノー
マルモードの場合について説明する。この場合、制御信
号発生回路１３は制御信号１１およびリセット（ホール
ト）信号１２をオフする。その結果、ゲート回路ｌＯに
より内部バス４は中央処理回路１のバス２と接続され、
また中央処理回路１は通常の動作を行うため、周辺回路
３は中央処理回路１の制御により動作する。

次にＴＥＳＴ信号がオンしている場合、すなわちテスト
モードが指定された場合について説明する。この場合、
制御信号発生回路１３は制御信号１１およびリセット（
ホールト）信号１３をオンする。

その結果、ゲート回路１０により内部バス４は中央処理
回路１のバス２から論理的に切り離されて外部バス７と
接続され、また中央処理回路１は動作を停止する。した
がって、外部より外部バス７を通じて周辺回路３を直接
的にアクセスし、中央処理回路１と独立に、周辺回路３
を動作させテスト、デバッグを行うことができる。

なお、テストモード時に中央処理回路１の暴走などを防
止するために中央処理回路１の動作を停止させたが、こ
の停止の制御は必ずしも行わなくともよい。

発明の効果 以上の説明から明らかなように、本発明は、テストモー
ドを指定した場合に内部バスを中央処理回路のバスから
切り離して外部バスに接続し、外部バスを通じて外部よ
り直接的に周辺回路がアクセス可能な構成であるため、
次のような効果を有する。

１）外部よりデータおよび制御情報を与え、中央処理回
路とは独立に周辺回路のテストを行うことができる。

２）中央処理回路に異常があっても、周辺回路のテスト
を正常に行うことができる。

３）周辺回路のテストのためのプログラムを内臓する必
要がなくなるため、本来の処理あるいは中央処理回路の
診断のために利用可能なメモリ・スペースが増加する。

４）内臓した診断プログラムやテスト・データによりテ
ストを行う方法では、メモリ・スペースなどによりテス
ト内容が制約されたが、このような制約から開放される
ため、ノ・−ドウエア・レベルまでの詳細なテストが容
易になる。

５）テスト内容の変更に内臓プログラムなどの書き換え
を必要としないため、テスト内容の自由度が向上する。

６）中央処理回路の機能などによる制約がないため、周
辺回路のテストのだめの付加回路を省いたり簡略化する
ことができる。

【図面の簡単な説明】

１吋図は本発明の一実施例による集積回路装置の概略構
成図である。 １・・・中央処理回路、２・・・中央処理回路のバス、
３・・・周辺回路、４・・・内部バス、６・・・テスト
モード指定用信号の入力端子、７・・・外部バス、９・
・・バス接続切り換え回路、１０・・・ゲート回路、１
３・・・制御信号発生回路。

Claims (1)

【特許請求の範囲】
1. 周辺回路が接続された内部バスに対し外部より信号を入
   出力するための外部バスと、外部よりテストモードを指
   定するための信号の入力端子と、この入力端子の入力信
   号によりテストモードが指定された場合に前記内部バス
   を前記外部バスと接続し、テストモードが指定されない
   場合に前記内部バスを中央処理回路のバスと接続するバ
   ス接続切り換え回路とを有することを特徴とする、同一
   チップに中央処理回路および周辺回路が集積された集積
   回路装置。