JP2760067B2 - エミュレーションシステム - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエミュレーションシステムに関し、特に周辺
回路の動作クロックを制御するマイクロコンピュータの
エミュレーションシステムに関する。

〔従来の技術〕

一般的にシングルチップマイクロコンピュータのエミ
ュレーションシステムは、ターゲットチップの中央処理
装置（以下“CPU"と称す）機能のエミュレーションを行
なうCPUエミュレーションLSIと、周辺機能を内蔵した周
辺動作のエミュレーションを行なう周辺エミュレーショ
ンLSIと、エミュレーション動作を制御するエミュレー
ション制御回路で構成され、エミュレーションシステム
を用いて、モータ制御や表示制御等のユーザシステムの
デバッグを行なう。

第５図は従来のエバリエーションチップ（以下“エバ
チップ”と称す）の一例を使用したエミュレーションシ
ステムのブロック図である。

破線に示すようにエミュレーションシステムは、ター
ゲットチップのCPU機能のエミュレートを行なうCPUエバ
チップ１と、ターゲットチップの周辺機能のエミュレー
トを行なう周辺エバチップ2bと、上記両エバチップによ
るエミュレーション動作を制御するエミュレーション制
御回路３で構成されている。

CPUエバチップ１と周辺エバチップ2bとエミュレーシ
ョン制御回路３とは、図に示すようにアドレスバス4,デ
ータバス5,コントロールバス6,クロック信号線７及びス
ーパバイザモード信号線８で接続されている。

CPUエバチップ１と周辺エバチップ2bとエミュレーシ
ョン制御回路３は、エミュレーション９でモータ制御の
ユーザシステム40と接続している。

CPUエバチップ１は内部のアドレスバス，データバス
上のデータをそのままアドレスバス4,データバス５に入
出力し、アドレスバス４とデータバス５とコントロール
バス６を用いて周辺エバチップ2bに内蔵した周辺回路や
エミュレーション制御回路３にアクセスを行なう。

CPUエバチップ１はクロック信号S_CKを出力して周辺エ
バチップ2bへ供給し、周辺エバチップ2bはクロック信号
S_CKにもとづいて動作を行なう。

またCPUエバチップ１は、スーパバイザモード信号S_SM
を出力して、CPUエバチップ１の動作モードがプログラ
ムを実行するモード（以下“ユーザモード”と称す）で
あるか、またはエミュレーションのためのモニタプログ
ラムを実行するモード（以下“スーパバイザモード”と
称す）であるかをエミュレーション制御回路３に伝え
る。

エミュレーション制御回路３は、エミュレーションシ
ステム全体の動作を制御し、アドレスバス４上のアドレ
スやデータバス５上のデータやコントロールバス６上の
信号を検出することにより、エミュレーション結果のト
レース及びイベントの検出を行なう。

周辺エバチップ2bは、アドレスバス4,データバス５上
のデータを外部端子17,18を介して内部の周辺アドレス
バス，周辺データバスに入出力する。

また周辺エバチップ2bはカウンタユニット及びPWMユ
ニットの周辺機能を内蔵し、CPUエバチップ１の指令に
もとづき動作を行なう。

第６図は第５図の周辺エバチップのブロック図であ
る。

周辺エバチップ2bは、カウンタユニット10,PWMユニッ
ト11,周辺アドレスバス12,周辺データバス13,周辺コン
トロールバス14及び外部端子17,18,19,20,21とで構成し
ている。

クロック信号S_CKは外部端子20から入力し、カウンタ
ユニット10とPWMユニット11のそれぞれのクロック端CK
に供給する。

カウンタユニット10で発生した割込み要求は、コント
ロールバス６を介して周辺エバチップ2bからCPUエバチ
ップ１に伝える。

CPUエバチップ１は、スーパバイザモードでは割込み
処理の受付けを禁止するが、スーパバイザモード時に割
込み要求が発生すると、スーパバイザモードからユーザ
モードへ復帰した時に割込み処理を実行するため、ユー
ザモードへ復帰後ただちにデバッグプログラムを実行す
ることができない。

そのためクロック信号S_CKは、スーパバイザモードで
はCPUエバチップ１の制御により停止し、ユーザモード
では停止せずに動作しつづける。

カウンタユニット10はクロック信号S_CKに同期してカ
ウント動作を行ない、時間間隔やイベントの生起回数の
計測等に使用する。

カウント動作のオーバフローが発生すると、割込み要
求信号をコントロールバスに出力する。

PWMユニット11は、クロック信号S_CKに同期して所定幅
のパルスをPWM出力信号S_PWMとして外部端子21を介して
周辺エバチップ2bの外部に出力する。

外部端子21を介して出力したPWM出力信号S_PWMは、ロ
ーパスフィルタを通してアナログ信号に変換後、モータ
Ｍに供給して外部のモータを動作させる。

第７図は第６図の周辺エバチップの動作を説明するた
めの各信号のタイミング図である。

まず、ユーザモードでは、カウンタユニット10はクロ
ック信号S_CKが停止せずに動作しつづけることによりク
ロック信号S_CKに同期してカウント動作を行なう。

スーパバイザモードでは、カウンタユニット10はクロ
ック信号S_CKが停止するためカウント動作を停止する。

次に、PWMユニット11は、ユーザモードではクロック
信号S_CKが停止せずに動作しつづけることにより、クロ
ック信号S_CKに同期して所定幅のパルスのPWM出力信号S
_PWMを外部端子21を介して周辺エバチップ2b外へ出力す
る。

スーパバイザモードでは、PWMユニット11はクロック
信号S_CKが停止するため、PWM出力信号S_PWMとして“1"を
外部端子21を介して周辺エバチップ2bの外部に出力しつ
づける。

〔発明が解決しようとする課題〕

上述した従来のエミュレーションシステムでは、CPU
エバチップにおいてスーパバイザモード時にクロック出
力を停止することにより、周辺回路を内蔵した周辺エバ
チップへのクロック信号の供給を禁止している。

従って例えばモータを制御するためのPWMのような周
辺回路では、クロック信号の供給が禁止されることによ
り、PWM出力信号として“1"を外部端子21を介して出力
しつづける。

その結果PWM出力を受けて動作するユーザシステム内
のモータ及びモータの周囲が破壊されるためユーザシス
テムを接続したエミュレーション時に支障が生じるとい
う欠点があった。また、周辺ユニットがタイマシリアル
ユニットやタイマー等の論理ユニットでユーザシステム
が表示回路の場合は、表示内容が混乱するという欠点が
あった。

本発明の目的は、ユーザシステムに支障を与えないマ
イクロコンピュータのエミュレーションシステムを提供
することにある。

〔課題を解決するための手段〕

本発明のエミュレーションシステムは、シングルチッ
プマイクロコンピュータのCPUの動作をエミュレートす
るCPUエバリエーションチップと、該CPUエバリエーショ
ンチップのクロック信号を入力するクロック端を有する
複数の周辺ユニットを有し前記シングルチップマイクロ
コンピュータの内蔵する周辺機能の動作をエミュレート
する周辺エバリエーションチップと、前記CPUエバリエ
ーションチップと前記周辺エバリエーションチップによ
って前記シングルチップマイクロコンピュータに対する
エミュレーション動作を制御するスーパバイザモード信
号を入力するエミュレーション制御回路とを有するエミ
ュレーションシステムにおいて、前記周辺エバリエーシ
ョンチップに、スーパバイザモード時に前記スーパバイ
ザモード信号を入力して前記周辺ユニットへの前記クロ
ック信号の供給を選択制御する論理回路を有するクロッ
ク信号ゲート回路を設けて構成されている。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第１の実施例の周辺エバチップのブ
ロック図である。

周辺エバチップ２は、第６図の周辺エバチップ2_bのク
ロック信号線７とカウンタユニット10のCK端との間に外
部端子22から入力するスーパバイザモード信号S_SMの反
転信号とクロック信号S_CKの論理積信号S_ANDを出力する
２入力ANDゲート33を有するクロック信号ゲート25を挿
入したことが異る点以外は、従来の周辺エバチップ2_bと
同一である。

CPUエバチップ２は動作モードに関係なくクロック信
号S_CKを出力するので、クロック信号S_CKはスーパバイザ
モードであってもユーザモードと同様停止せずに動作し
つづける。

スーパバイザモード信号S_SMは外部端子22から入力
し、インバータゲート32に供給する。

インバータゲート32の出力は２入力ANDゲート33に入
力し、２入力ANDゲート33の論理出力信号をカウンタユ
ニット10のクロック端CKに供給する。

第２図は第１図の周辺エバチップの動作を説明するた
めの各信号のタイミング図である。

カウンタユニット10は、ユーザモードではクロック信
号S_CKが停止せずに動作しつづけることにより、クロッ
ク信号S_CKに同期してカウント動作を行なう。

スーパバイザモードでは、外部端子22を介して入力し
たスーパバイザモード信号S_SMが“1"であるので、イン
バータゲート32の出力は“0"になる。

インバータゲート32の出力が“0"になると２入力アン
ドゲート33の出力信号S_ANDが“0"になり、カウンタユニ
ット10へのクロック信号S_CKの供給を禁止する。

カウンタユニット10のクロック端CKへのクロック信号
S_CKの供給を禁止することにより、カウンタユニット10
はカウント動作を停止する。

他方、PWMユニット11のクロック端CKには、ユーザモ
ードにおいてもスーパバイザモードにおいてもクロック
信号S_CKが停止せずに供給されつづけることにより、ク
ロック信号S_CKに同期して所定幅のパルスを外部端子21
を介して周辺エバチップ２外部へ出力する。

第３図は本発明の第２の実施例の周辺エバチップのブ
ロック図である。

周辺エバチップ2aは、第１図のクロックゲート回路25
の代りに、周辺データバス13及び周辺コントロールバス
14に接続するモードレジスタ38と、その二つのモード信
号S_M1,S_M2とスーパバイザモード信号S_SMをそれぞれ入力
する二つのNANDゲート34,36と、それぞれのNAND出力信
号とクロック信号S_CKをそれぞれ入力して論理積信号を
カウンタユニット10及びPWMユニット11のクロック端CK
にそれぞれ供給するANDゲート33,37とを有するクロック
ゲート回路35を設けたことが異る点以外は、第１の実施
例と同一である。

モードレジスタ38は、２ビットのモードフラグ（以下
フラグ1,フラグ２と称す）で構成しており、メモリマッ
ピングされている。

第４図は第３図のエバチップの動作を説明するための
モードフラグとモード信号の状態図である。

同様にして、PWMユニット11は、ユーザモードではク
ロック信号S_CKをPWMユニット11のクロック端CKに供給す
ることにより動作しつづける。

スーパバイザモードでは、モードフラグ２を“1"に設
定することによりPWMユニット11にクロック信号S_CKの供
給を禁止して動作を停止し、またモードフラグ２に“0"
を設定することによりPWMユニット11にクロック信号S_CK
を供給して動作をしつづける。

以上説明したように、モードフラグ1,2で構成したモ
ードレジスタ38を備え、クロックゲート回路35をクロッ
ク端子CKと外部端子20間に挿入してスーパバイザモード
時にカウンタユニット10とPWMユニット11にクロック信
号S_CKの供給を禁止したりまたは禁止しなかったりする
ことによって、カウンタユニット10の場合、割込み要求
を禁止しない時にはカウンタユニット10へクロック信号
S_CK供給を行ない動作を停止させないで、また割込み要
求を禁止したい時にはカウンタユニット10へクロック信
号S_CKの供給を禁止し動作を停止させることができる。

またPWMユニット11の場合、モータを動作させたい時
にはPWMユニット11へクロック信号S_CKの供給を行ない動
作を停止させないで、一方DAコンバータとして使用時及
びDAコンバータの動作を停止させたい時は、PWMユニッ
ト11へクロック信号S_CKの供給を禁止し動作を停止させ
ることができる効果がある。

ユーザモードでは、スーパバイザモード信号S_SMが
“0"であるので、２入力NANDゲート34の出力は常に“1"
となり、２入力ANDゲート33の出力はクロック信号S_CKと
同一である。従ってカウンタユニット10は、モードフラ
グ１の値にかかわらずクロック信号S_CKに同期してカウ
ント動作を行なう。

他方スーパバイザモードでは、スーパバイザモード信
号S_SMが“1"であるので、モードフラグ１の反転値が２
入力NANDゲート34の出力信号となる。

ここでモードフラグ１を“1"に設定すると、２入力NA
NDゲート34の出力が“0"となり、２入力ANDゲート33の
出力信号S_ANDは常に“0"となる。

従ってカウンタユニット10へのクロック信号S_CKの供
給を禁止するために、カウンタユニット10は動作を停止
する。

次にモードフラグ１を“0"に設定すると、２入力NAND
ゲート34の出力が“1"になり２入力ANDゲート33は出力
信号S_ANDはクロック信号S_CKを出力する。

従ってカウンタユニット10は動作をしつづける。

第1,第２の実施例では、周辺ユニットとしてカウンタ
ユニット及びPWMユニットの場合について記述したが、
周辺ユニットが、タイマユニット，シリアルユニット及
びAD変換ユニットの場合にも適用できる。

〔発明の効果〕

以上説明したように本発明は、CPUエバチップにおい
てクロックゲート回路を設けてることにより、スーパバ
イザモード時に停止しないクロック信号を周辺エバチッ
プに供給し、周辺エバチップにおいてスーパバイザモー
ド時に動作を停止させる必要がある周辺回路には、周辺
回路に対するクロック信号の供給を禁止し、周辺回路の
動作を停止させる。

また、スーパバイザモード時に動作を停止させない周
辺回路には、クロック信号をそのまま供給し、周辺回路
の動作を停止させないことにより、そのままユーザシス
テムを用いたデバックを行ってもモータ等を破壊した
り、表示が混乱したりしない効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の周辺エバチップのブロ
ック図、第２図は第１図の周辺エバチップの動作を説明
するための各信号のタイミング図、第３図は本発明の第
２の実施例の周辺エバチップのブロック図、第４図は第
３図の周辺エバチップの動作を説明するためのモードフ
ラグとモード信号の状態図、第５図は従来のエバチップ
の一例を使用したエミュレーションシステムのブロック
図、第６図は第５図の周辺エバチップのブロック図、第
７図は第６図の周辺エバチップの動作を説明するための
各信号のタイミング図である。 １……CPUエバチップ、２……周辺エバチップ、３……
エミュレーション制御回路、10……カウンタユニット、
20,22……外部端子、25,35……クロック信号ゲート回
路、32……インバータゲート、34,36……２入力NANDゲ
ート、33,37……２入力ANDゲート、38……モードレジス
タ、40……ユーザシステム、S_CK……クロック信号、S_SM
……スーパバイザモード信号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】シングルチップマイクロコンピュータのCP
   Uの動作をエミュレートするCPUエバリエーションチップ
   と、該CPUエバリエーションチップのクロック信号を入
   力するクロック端を有する複数の周辺ユニットを有し前
   記シングルチップマイクロコンピュータの内蔵する周辺
   機能の動作をエミュレートする周辺エバリエーションチ
   ップと、前記CPUエバリエーションチップと前記周辺エ
   バリエーションチップによって前記シングルチップマイ
   クロコンピュータに対するエミュレーション動作を制御
   するスーパバイザモード信号を入力するエミュレーショ
   ン制御回路とを有するエミュレーションシステムにおい
   て、前記周辺エバリエーションチップに、スーパバイザ
   モード時に前記スーパバイザモード信号を入力して前記
   周辺ユニットへの前記クロック信号の供給を選択制御す
   る論理回路を有するクロック信号ゲート回路を設けたこ
   とを特徴とするエミュレーションシステム。