JPH0795291B2 - ウオツチドツグタイマ - Google Patents
ウオツチドツグタイマInfo
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- JPH0795291B2 JPH0795291B2 JP61004714A JP471486A JPH0795291B2 JP H0795291 B2 JPH0795291 B2 JP H0795291B2 JP 61004714 A JP61004714 A JP 61004714A JP 471486 A JP471486 A JP 471486A JP H0795291 B2 JPH0795291 B2 JP H0795291B2
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- circuit
- counter
- reset
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、中央処理装置（以下、CPUという）やマイク
ロコンピュータ（以下、マイコンという）等に内蔵され
るウォッチドッグタイマに関するものである。
ロコンピュータ（以下、マイコンという）等に内蔵され
るウォッチドッグタイマに関するものである。
［従来の技術］ 一般に、CPUやマイコンは、プログラムが正しければ常
に正常な動作をする前提で作られるが、外来ノイズや素
子の特性の経時変化等で誤動作をする場合があり、これ
に対処するためにウォッチドッグタイマが設けられる。
に正常な動作をする前提で作られるが、外来ノイズや素
子の特性の経時変化等で誤動作をする場合があり、これ
に対処するためにウォッチドッグタイマが設けられる。
従来、このような分野の技術としては、日本電機
（株）電子デバイスグループ編「新マイコン用語事典」
（1984-3-30）13版P.31、インテル社発行「マイクロ
コントローラハンドブック（MICROCONTROLLER HANDBOO
K）」（1985）P.2-21〜2-22に記載されるものがあっ
た。以下、その構成を説明する。
（株）電子デバイスグループ編「新マイコン用語事典」
（1984-3-30）13版P.31、インテル社発行「マイクロ
コントローラハンドブック（MICROCONTROLLER HANDBOO
K）」（1985）P.2-21〜2-22に記載されるものがあっ
た。以下、その構成を説明する。
前記文献に記載されているように、ウォッチドッグタ
イマは、例えばプリセット可能なオーバーフロー付きカ
ウンタで構成され、CPU内に設けられている。CPUでは前
記カウンタに対してプログラム作成時に必ず一定時間の
処理をし、該カウンタをプリセットすることで、正常に
プログラムが実行されている限り、該カウンタがオーバ
ーフローしないようにしておく。万一、CPUに異常が発
生した場合、カウンタは一定時間以上経過してもプリセ
ットされないために、オーバーフローを生じる。このオ
ーバーフローを検知することにより、例えばノンマスカ
ブル割り込み（常時、割り込み要求可）を発生させ、CP
Uの異常状態を外部に示すと共に、異常時の処理をさせ
る割り込みルーチンを予めプログラムしておき、適切な
処理をしてCPUの信頼度を向上させる。
イマは、例えばプリセット可能なオーバーフロー付きカ
ウンタで構成され、CPU内に設けられている。CPUでは前
記カウンタに対してプログラム作成時に必ず一定時間の
処理をし、該カウンタをプリセットすることで、正常に
プログラムが実行されている限り、該カウンタがオーバ
ーフローしないようにしておく。万一、CPUに異常が発
生した場合、カウンタは一定時間以上経過してもプリセ
ットされないために、オーバーフローを生じる。このオ
ーバーフローを検知することにより、例えばノンマスカ
ブル割り込み（常時、割り込み要求可）を発生させ、CP
Uの異常状態を外部に示すと共に、異常時の処理をさせ
る割り込みルーチンを予めプログラムしておき、適切な
処理をしてCPUの信頼度を向上させる。
また、上記文献では、ウォッチドッグタイマを16ビッ
トの加算カウンタで構成し、CPUの暴走を防止してい
る。
トの加算カウンタで構成し、CPUの暴走を防止してい
る。
すなわち、ウォッチドッグタイマに最初、1EHデータを
書込み、次いで1EHデータの１の補数である0E1Hデータ
を書込むと、該ウォッチドッグタイマはカウント（計
数）動作可能となり、フリーランのカウントを開始す
る。カウント開始後は、16ms（12MHz）以内に1EHデータ
及び0E1Hデータをウォッチドッグタイマに書込むと、該
ウォッチドッグタイマがリセット（解除）され、再び０
からカウントを開始する。このように、常に一定時間
（16ms）以内に、ある定まったデータをウォッチドッグ
タイマに書込むと、該ウォッチドッグタイマがリセット
されるようになっている。
書込み、次いで1EHデータの１の補数である0E1Hデータ
を書込むと、該ウォッチドッグタイマはカウント（計
数）動作可能となり、フリーランのカウントを開始す
る。カウント開始後は、16ms（12MHz）以内に1EHデータ
及び0E1Hデータをウォッチドッグタイマに書込むと、該
ウォッチドッグタイマがリセット（解除）され、再び０
からカウントを開始する。このように、常に一定時間
（16ms）以内に、ある定まったデータをウォッチドッグ
タイマに書込むと、該ウォッチドッグタイマがリセット
されるようになっている。
一定時間内にウォッチドッグタイマにリセットを行うた
めのデータが書込めなかった場合は、該ウォッチドッグ
タイマからキャリ信号（桁上げ信号）が発生する。この
キャリ信号はCPUのリセット信号となり、該CPUをリセッ
トして０番地から再びプログラムを実行させる。これに
より、CPUの暴走が防止できる。
めのデータが書込めなかった場合は、該ウォッチドッグ
タイマからキャリ信号（桁上げ信号）が発生する。この
キャリ信号はCPUのリセット信号となり、該CPUをリセッ
トして０番地から再びプログラムを実行させる。これに
より、CPUの暴走が防止できる。
［発明が解決しようとする問題点］ しかしながら、上記構成のウォッチドッグタイマでは、
そのタイマをリセットするデータが一定であるため、プ
ログラムの暴走が発生した場合、暴走したプログラムに
より該ウォッチドッグタイマがリセットされる蓋然性が
高くなり、プログラムの暴走検出とそれによるプログラ
ムの暴走を防止するための精度が低いという問題点があ
った。
そのタイマをリセットするデータが一定であるため、プ
ログラムの暴走が発生した場合、暴走したプログラムに
より該ウォッチドッグタイマがリセットされる蓋然性が
高くなり、プログラムの暴走検出とそれによるプログラ
ムの暴走を防止するための精度が低いという問題点があ
った。
本発明は、前記従来技術が持っていた問題点としてプロ
グラムの暴走検出精度が低い点について解決したウォッ
チドッグタイマを提供するものである。
グラムの暴走検出精度が低い点について解決したウォッ
チドッグタイマを提供するものである。
［問題点を解決するための手段］ 本発明は、前記問題点を解決するために、入力されるデ
ータからリセットを指示するデータを検出してリセット
信号を出力するリセット検出回路と、入力されるパルス
信号のパルス数をカウントし、前記リセット信号に応答
してカウント値がリセットする第１のカウンタ回路とを
備え、前記第１のカウンタ回路が前記リセット信号によ
るリセットの前に、所定のカウント値を越えた際に出力
信号を出力するウォッチドッグタイマにおいて、前記リ
セット検出回路を次のように構成している。
ータからリセットを指示するデータを検出してリセット
信号を出力するリセット検出回路と、入力されるパルス
信号のパルス数をカウントし、前記リセット信号に応答
してカウント値がリセットする第１のカウンタ回路とを
備え、前記第１のカウンタ回路が前記リセット信号によ
るリセットの前に、所定のカウント値を越えた際に出力
信号を出力するウォッチドッグタイマにおいて、前記リ
セット検出回路を次のように構成している。
すなわち、本発明のリセット検出回路は、入力される前
記データを記憶するラッチ回路と、前記リセット信号の
出力をカウントする第２のカウンタ回路と、前記ラッチ
回路の記憶内容と前記第２のカウンタ回路のカウント内
容とを比較して、これらの内容が一致した際に前記リセ
ット信号を出力する比較回路とで、構成している。
記データを記憶するラッチ回路と、前記リセット信号の
出力をカウントする第２のカウンタ回路と、前記ラッチ
回路の記憶内容と前記第２のカウンタ回路のカウント内
容とを比較して、これらの内容が一致した際に前記リセ
ット信号を出力する比較回路とで、構成している。
例えば、前記第１のカウンタ回路は、制御信号に応答し
て、入力される前記パルス信号のパルス数をカウント
し、前記ラッチ回路と前記第２のカウンタ回路は、前記
制御信号に応答して、該ラッチ回路の記憶内容及び該第
２のカウンタ回路のカウント内容がそれぞれ所定の値に
設定される構成にしてもよい。
て、入力される前記パルス信号のパルス数をカウント
し、前記ラッチ回路と前記第２のカウンタ回路は、前記
制御信号に応答して、該ラッチ回路の記憶内容及び該第
２のカウンタ回路のカウント内容がそれぞれ所定の値に
設定される構成にしてもよい。
［作用］ 本発明によれば、比較回路の比較結果に応じて、第１の
カウンタ回路のカウント値がリセット（初期設定）され
る。そして、比較回路の比較結果に応じた第１のカウン
タ回路のりっとが行われるごとに、第２のカウンタ回路
のカウント内容が更新されていく。この第２のカウンタ
回路のカウント内容が更新されることにより、プログラ
ムが暴走した際に、その暴走によって入力されるデータ
による第１のカウンタ回路のカウント値が、不測にリセ
ットされることが少なくなる。
カウンタ回路のカウント値がリセット（初期設定）され
る。そして、比較回路の比較結果に応じた第１のカウン
タ回路のりっとが行われるごとに、第２のカウンタ回路
のカウント内容が更新されていく。この第２のカウンタ
回路のカウント内容が更新されることにより、プログラ
ムが暴走した際に、その暴走によって入力されるデータ
による第１のカウンタ回路のカウント値が、不測にリセ
ットされることが少なくなる。
なお、例えば、ラッチ回路と第２のカウンタ回路の正常
動作時には、所定の時間内（第１のカウンタ回路が所定
のカウント値を越える前）に、第２のカウンタ回路のカ
ウント内容に一致するデータをラッチ回路に書込めばよ
い。そのため、必ずしもラッチ回路の記憶内容及び第２
のカウンタ回路のカウント内容の初期設定をする必要が
ない。
動作時には、所定の時間内（第１のカウンタ回路が所定
のカウント値を越える前）に、第２のカウンタ回路のカ
ウント内容に一致するデータをラッチ回路に書込めばよ
い。そのため、必ずしもラッチ回路の記憶内容及び第２
のカウンタ回路のカウント内容の初期設定をする必要が
ない。
また、制御信号によってラッチ回路及び第２のカウンタ
回路を初期設定する構成にすれば、ウォッチドッグタイ
マの制御の容易化が図れる。
回路を初期設定する構成にすれば、ウォッチドッグタイ
マの制御の容易化が図れる。
［実施例］ 第１図は本発明の実施例を示すウォッチドッグタイマの
構成ブロック図、第２図はそのウォッチドッグタイマを
内蔵したCPU全体の構成ブロック図である。
構成ブロック図、第２図はそのウォッチドッグタイマを
内蔵したCPU全体の構成ブロック図である。
第２図におけるCPUは、クロック信号発生回路１、タイ
ミング・制御回路２、CPU本体３、ウォッチドッグタイ
マ４、リセット信号取込み回路５、及び複数個の入出力
ポート（I/O）6-1〜6-nを備え、タイミング・制御回路
２がその出力信号線７によってCPU本体３、ウォッチド
ッグタイマ４及びリセット信号取込み回路５と接続され
ると共に、CPU本体３、ウォッチドッグタイマ４及び入
出力ポート6-1〜6-nの相互間がデータバス８により相互
に接続されている。
ミング・制御回路２、CPU本体３、ウォッチドッグタイ
マ４、リセット信号取込み回路５、及び複数個の入出力
ポート（I/O）6-1〜6-nを備え、タイミング・制御回路
２がその出力信号線７によってCPU本体３、ウォッチド
ッグタイマ４及びリセット信号取込み回路５と接続され
ると共に、CPU本体３、ウォッチドッグタイマ４及び入
出力ポート6-1〜6-nの相互間がデータバス８により相互
に接続されている。
クロック信号発生回路１は、端子XTAL1,XTAL2とタイミ
ング・制御回路２との間に接続されており、抵抗10及び
インバータ11で構成され、該インバータ11からクロック
信号CPU・CLOCKを出力してタイミング・制御回路２に供
給する回路である。
ング・制御回路２との間に接続されており、抵抗10及び
インバータ11で構成され、該インバータ11からクロック
信号CPU・CLOCKを出力してタイミング・制御回路２に供
給する回路である。
タイミング・制御回路２は、タイミング信号及び制御信
号を発生する回路で、プログラマブル・ロジック・アレ
イ（PLA）等で構成され、プログラマブル・ロジック・
アレイ入力信号PLA・IN、クロック信号CPU・CLOCK、及
びリセット信号CPU・RESETをそれぞれ入力する入力端子
と、出力信号OUT、信号▲▼、クロック
信号CLOCK、及び信号M1・S1をそれぞれ出力する出力端
子とを有し、それらの各出力端子から出力されるタイミ
ング信号及び制御信号が出力信号線７を介してCPU本体
３、ウォッチドッグタイマ４及びリセット信号取込み回
路５に与えられる。
号を発生する回路で、プログラマブル・ロジック・アレ
イ（PLA）等で構成され、プログラマブル・ロジック・
アレイ入力信号PLA・IN、クロック信号CPU・CLOCK、及
びリセット信号CPU・RESETをそれぞれ入力する入力端子
と、出力信号OUT、信号▲▼、クロック
信号CLOCK、及び信号M1・S1をそれぞれ出力する出力端
子とを有し、それらの各出力端子から出力されるタイミ
ング信号及び制御信号が出力信号線７を介してCPU本体
３、ウォッチドッグタイマ４及びリセット信号取込み回
路５に与えられる。
CPU本体３は、命令レジスタ、算術論理演算ユニット、
アキュムレータ、レジスタ類、データメモリ（RAM）等
で構成され、出力信号線７に接続された入力信号IN用端
子と、プログラマブル・ロジック・アレイ出力信号PLA
・OUT、読出し信号READ、出力信号OUT、タイマライト信
号TIMER・WRITE停止信号STOP、及びタイマ開始信号TIME
R・CONTROLをそれぞれ出力する出力端子と、データバス
８に接続されたデータ信号用入出力端子BUSとを有して
いる。それらの出力端子において、信号PLA・OUTはタイ
ミング・制御回路２に、信号READ,OUTは入出力ポート6-
1〜6-nに、信号TIMER・WRITE,STOP,TIMER・CONTROLはウ
ォッチドッグタイマ４にそれぞれ与えられる。
アキュムレータ、レジスタ類、データメモリ（RAM）等
で構成され、出力信号線７に接続された入力信号IN用端
子と、プログラマブル・ロジック・アレイ出力信号PLA
・OUT、読出し信号READ、出力信号OUT、タイマライト信
号TIMER・WRITE停止信号STOP、及びタイマ開始信号TIME
R・CONTROLをそれぞれ出力する出力端子と、データバス
８に接続されたデータ信号用入出力端子BUSとを有して
いる。それらの出力端子において、信号PLA・OUTはタイ
ミング・制御回路２に、信号READ,OUTは入出力ポート6-
1〜6-nに、信号TIMER・WRITE,STOP,TIMER・CONTROLはウ
ォッチドッグタイマ４にそれぞれ与えられる。
ウォッチドッグタイマ４は、タイミング・制御回路２の
信号CLOCK,▲▼、CPU本体３の信号TIMER
・CONTROL,STOP,TIMER・WRITE、及びデータバス８のデ
ータ信号BUS0〜３をそれぞれ入力する入力端子と、キャ
リ信号CARRYを出力する出力端子とを有し、CPUの暴走時
にキャリ信号CARRYを出力してリセット信号取込み回路
５に与える回路である。
信号CLOCK,▲▼、CPU本体３の信号TIMER
・CONTROL,STOP,TIMER・WRITE、及びデータバス８のデ
ータ信号BUS0〜３をそれぞれ入力する入力端子と、キャ
リ信号CARRYを出力する出力端子とを有し、CPUの暴走時
にキャリ信号CARRYを出力してリセット信号取込み回路
５に与える回路である。
リセット信号取込み回路５は、リセット端子RESETに接
続されたシュミット回路12、そのシュミット回路12の出
力とキャリ信号CARRYの論理和をとるオア（OR）ゲート1
3、及びそのORゲートの出力に接続されたフリップフロ
ップ14,15とで構成されている。フリップフロップ14,15
はORゲート13の出力でリセットされ、タイミング・制御
回路２からの信号M1・S1により電源電圧Vccを入力し、
所定のタイミングでフリップフロップ15からCPUのリセ
ット信号CPU・RESETを出力し、それをタイミング・制御
回路２に与える。
続されたシュミット回路12、そのシュミット回路12の出
力とキャリ信号CARRYの論理和をとるオア（OR）ゲート1
3、及びそのORゲートの出力に接続されたフリップフロ
ップ14,15とで構成されている。フリップフロップ14,15
はORゲート13の出力でリセットされ、タイミング・制御
回路２からの信号M1・S1により電源電圧Vccを入力し、
所定のタイミングでフリップフロップ15からCPUのリセ
ット信号CPU・RESETを出力し、それをタイミング・制御
回路２に与える。
入出力ポート（I/O）6-1〜6-nは、CPU本体３により制御
され、外部の入出力端子I/O PORT1〜ｎとデータバス８
との間でデータの入出力を行う回路である。
され、外部の入出力端子I/O PORT1〜ｎとデータバス８
との間でデータの入出力を行う回路である。
以上の構成において、CPU本体３はタイミング・制御回
路２からの制御信号に基づき所定のプログラムに従って
種々の演算を行い、その演算結果により該プログラムを
実行していく。この際、CPUが暴走すると、ウォッチド
ッグタイマ４がそれを検出してキャリ信号CARRYを出力
するので、該キャリ信号CARRYがリセット信号取込み回
路５によりリセット信号CPU・RESETに変換れ、そのリセ
ット信号CPU・RESETでタイミング・制御回路２の動作が
停止し、CPUの暴走が防止される。
路２からの制御信号に基づき所定のプログラムに従って
種々の演算を行い、その演算結果により該プログラムを
実行していく。この際、CPUが暴走すると、ウォッチド
ッグタイマ４がそれを検出してキャリ信号CARRYを出力
するので、該キャリ信号CARRYがリセット信号取込み回
路５によりリセット信号CPU・RESETに変換れ、そのリセ
ット信号CPU・RESETでタイミング・制御回路２の動作が
停止し、CPUの暴走が防止される。
ウォッチドッグタイマ４は、第１図に示されるように、
制御回路20、リセット信号検出回路30、この回路30から
出力されるリセット信号を波形成形する微分回路40、及
びカウンタ回路（第１のカウンタ回路）50を備えてい
る。
制御回路20、リセット信号検出回路30、この回路30から
出力されるリセット信号を波形成形する微分回路40、及
びカウンタ回路（第１のカウンタ回路）50を備えてい
る。
制御回路20は、フリップフロップで構成され、CPU本体
３から出力される書込み制御用のタイマ制御信号TIMER
・CONTROLにより、第２図におけるデータバス８上の信
号BUS0をデータ入力信号Ｄとして取込み、ウォッチドッ
グタイマの開始と停止を制御する出力信号Ｑを制御信号
Ａとして出力し、リセット検出回路30及びカウンタ回路
50を制御する。信号Ａが“1"レベルの時は動作を停止さ
せ、“0"レベルの時は動作を行わせる。
３から出力される書込み制御用のタイマ制御信号TIMER
・CONTROLにより、第２図におけるデータバス８上の信
号BUS0をデータ入力信号Ｄとして取込み、ウォッチドッ
グタイマの開始と停止を制御する出力信号Ｑを制御信号
Ａとして出力し、リセット検出回路30及びカウンタ回路
50を制御する。信号Ａが“1"レベルの時は動作を停止さ
せ、“0"レベルの時は動作を行わせる。
リセット検出回路30は、ウォッチドッグタイマのリセッ
トデータを記憶するラッチ回路31と、ウォッチドッグタ
イマのリセット回数をカウントするカウンタ（第２のカ
ウンタ回路）32と、ラッチ回路31及びカウンタ32の出力
データを比較する比較回路33とで構成されている。
トデータを記憶するラッチ回路31と、ウォッチドッグタ
イマのリセット回数をカウントするカウンタ（第２のカ
ウンタ回路）32と、ラッチ回路31及びカウンタ32の出力
データを比較する比較回路33とで構成されている。
ラッチ回路31は、制御回路20の信号Ａをセット信号Ｓと
して、第２図のデータバス８上のデータ信号BUS0〜３を
入力信号I0〜I3として、さらにCPU本体３からの書込み
信号TIMER・WRITEを入力信号Ｌとしてそれぞれ取込む入
力端子と、ラッチ出力信号Q0〜Q3を送出して比較回路33
に与える出力端子とを有している。このラッチ回路31で
は、タイマ書込み信号TIMER・WRITE（“1"レベル）が入
力されると、データバス８上のデータ信号BUS0〜３を入
力し、それを信号TIMER・WRITE（“1"レベル）で記憶
し、制御回路20からのタイマ停止信号Ａ（“1"レベル）
を入力すると、初期化されて“1"レベルの出力信号Q0〜
Q3を出力して比較回路33へ与える。
して、第２図のデータバス８上のデータ信号BUS0〜３を
入力信号I0〜I3として、さらにCPU本体３からの書込み
信号TIMER・WRITEを入力信号Ｌとしてそれぞれ取込む入
力端子と、ラッチ出力信号Q0〜Q3を送出して比較回路33
に与える出力端子とを有している。このラッチ回路31で
は、タイマ書込み信号TIMER・WRITE（“1"レベル）が入
力されると、データバス８上のデータ信号BUS0〜３を入
力し、それを信号TIMER・WRITE（“1"レベル）で記憶
し、制御回路20からのタイマ停止信号Ａ（“1"レベル）
を入力すると、初期化されて“1"レベルの出力信号Q0〜
Q3を出力して比較回路33へ与える。
カウンタ32は、微分回路40から送出されるリセット信号
Ｃをクロック信号とする回路で、リセット信号Ｃをクロ
ック信号として入力する入力端子、制御回路20の信号Ａ
をリセット信号Ｒとして入力する入力端子、及びカウン
タ出力信号Q0〜Q3を送出して比較回路33に与える出力端
子を有し、リセット信号Ｃが入力される毎に＋１カウン
トを行なう。タイマ停止信号Ａ（“1"レベル）がリセッ
ト信号として入力されると、初期化されて“0"データの
出力信号Q0〜Q3を出力し、それを比較回路33へ与える。
Ｃをクロック信号とする回路で、リセット信号Ｃをクロ
ック信号として入力する入力端子、制御回路20の信号Ａ
をリセット信号Ｒとして入力する入力端子、及びカウン
タ出力信号Q0〜Q3を送出して比較回路33に与える出力端
子を有し、リセット信号Ｃが入力される毎に＋１カウン
トを行なう。タイマ停止信号Ａ（“1"レベル）がリセッ
ト信号として入力されると、初期化されて“0"データの
出力信号Q0〜Q3を出力し、それを比較回路33へ与える。
比較回路33は、ラッチ回路出力信号Q0〜Q3を入力信号A0
〜A3として、さらにカウンタ出力信号Q0〜Q3を入力信号
B0〜B3としてそれぞれ入力する入力端子と、比較信号OU
T（すなわちＢ）を出力して微分回路40に与える出力端
子とを有し、ラッチ回路31とカウンタ32から送出される
データを比較し、等しい時（A0,1,A,A3＝B0,B1,B2,B3）
には比較信号Ｂ（“1"レベル）を出力してそれを微分回
路40へ与える回路である。
〜A3として、さらにカウンタ出力信号Q0〜Q3を入力信号
B0〜B3としてそれぞれ入力する入力端子と、比較信号OU
T（すなわちＢ）を出力して微分回路40に与える出力端
子とを有し、ラッチ回路31とカウンタ32から送出される
データを比較し、等しい時（A0,1,A,A3＝B0,B1,B2,B3）
には比較信号Ｂ（“1"レベル）を出力してそれを微分回
路40へ与える回路である。
微分回路40は、エッジフリップフロップ41,42と２入力
アンド（AND）ゲート43とで構成され、第２図のタイミ
ング・制御回路２から与えられるクロック信号CLOCKで
動作し、比較回路33から出力される比較信号Ｂをディジ
タル微分し、ANDゲート43からリセット信号Ｃを出力
し、それをカウンタ32及びカウンタ回路50へ与える。
アンド（AND）ゲート43とで構成され、第２図のタイミ
ング・制御回路２から与えられるクロック信号CLOCKで
動作し、比較回路33から出力される比較信号Ｂをディジ
タル微分し、ANDゲート43からリセット信号Ｃを出力
し、それをカウンタ32及びカウンタ回路50へ与える。
カウンタ回路50は、カウント入力制御用の２入力ノア
（NOR）ゲート51、リセット入力制御用の２入力ORゲー
ト52、及びカウンタ53を備えている。２入力NORゲート5
1は、第２図のタイミング・制御回路２から出力される
信号▲▼と制御回路20の信号Ａとの反転
論理積をとり、その出力信号Ｄをクロック信号としてカ
ウンタ53に与える。出力信号Ｄは信号Ａが“0"レベルの
時に出力される。２入力ORゲート52は信号Ａとリセット
信号Ｃの論理和をとり、その出力信号Ｅをカウンタリセ
ット信号としてカウンタ53のリセット端子Ｒに与える。
カウンタ53は、タイマ動作時（信号Ｅが“0"レベルの
時）、信号Ｄが入力される毎に＋１カウントし、信号Ｅ
が入力されるまでカウント数を増加するが、リセット信
号ＣがORゲート52を介して入力されると、そのORゲート
52の出力信号Ｅによりリセットされ、０からカウントを
開始する。カウンタ53は、それがカウントオーバーする
までに出力信号Ｅが入力されない場合、キャリ信号CARR
Y（すなわち、Ｆ）を出力し、それを第２図のリセット
信号取込み回路５に与える。
（NOR）ゲート51、リセット入力制御用の２入力ORゲー
ト52、及びカウンタ53を備えている。２入力NORゲート5
1は、第２図のタイミング・制御回路２から出力される
信号▲▼と制御回路20の信号Ａとの反転
論理積をとり、その出力信号Ｄをクロック信号としてカ
ウンタ53に与える。出力信号Ｄは信号Ａが“0"レベルの
時に出力される。２入力ORゲート52は信号Ａとリセット
信号Ｃの論理和をとり、その出力信号Ｅをカウンタリセ
ット信号としてカウンタ53のリセット端子Ｒに与える。
カウンタ53は、タイマ動作時（信号Ｅが“0"レベルの
時）、信号Ｄが入力される毎に＋１カウントし、信号Ｅ
が入力されるまでカウント数を増加するが、リセット信
号ＣがORゲート52を介して入力されると、そのORゲート
52の出力信号Ｅによりリセットされ、０からカウントを
開始する。カウンタ53は、それがカウントオーバーする
までに出力信号Ｅが入力されない場合、キャリ信号CARR
Y（すなわち、Ｆ）を出力し、それを第２図のリセット
信号取込み回路５に与える。
次にウォッチドッグタイマ４の動作を第３図及び第４図
のタイミング図を参照しつつ説明する。
のタイミング図を参照しつつ説明する。
なお、第３図及び第４図において、M1はCPUの命令実行
マシンサイクルを表わし、S1,S2,S3はマシンサイクル内
のステートで、それぞれ３個のクロックパルスで構成さ
れている。また、TIMER Q0〜Qnは、カウンタ53のカウン
ト内容を示している。
マシンサイクルを表わし、S1,S2,S3はマシンサイクル内
のステートで、それぞれ３個のクロックパルスで構成さ
れている。また、TIMER Q0〜Qnは、カウンタ53のカウン
ト内容を示している。
（１）第３図におけるウォッチドッグタイマのスタート
命令実行サイクル区間X1 第１命令実行マシンサイクルM1のステートS1〜S3まで
は、ウォッチドッグタイマ停止モードであり、制御回路
20の信号Ａは“1"レベルとなっている。この信号Ａは、
リセット検出回路30のラッチ回路31及びカウンタ32と、
カウンタ回路50のORゲート52を通してカウンタ53とに、
それぞれ入力されている。信号Ａは、ラッチ回路31では
セット信号Ｓとして、カウンタ32ではリセット信号Ｒと
して、さらにカウンタ53ではリセット信号Ｒとしてそれ
ぞれ機能する。そのため、ラッチ回路出力信号Q0〜Q3は
“1"、カウンタ出力信号Q0〜Q3は“0"、およびカウンタ
53のカウント内容TIMER Q0〜Qnは“0"となっている。
命令実行サイクル区間X1 第１命令実行マシンサイクルM1のステートS1〜S3まで
は、ウォッチドッグタイマ停止モードであり、制御回路
20の信号Ａは“1"レベルとなっている。この信号Ａは、
リセット検出回路30のラッチ回路31及びカウンタ32と、
カウンタ回路50のORゲート52を通してカウンタ53とに、
それぞれ入力されている。信号Ａは、ラッチ回路31では
セット信号Ｓとして、カウンタ32ではリセット信号Ｒと
して、さらにカウンタ53ではリセット信号Ｒとしてそれ
ぞれ機能する。そのため、ラッチ回路出力信号Q0〜Q3は
“1"、カウンタ出力信号Q0〜Q3は“0"、およびカウンタ
53のカウント内容TIMER Q0〜Qnは“0"となっている。
第１命令実行マシンサンクルM1のステートS3の後半で、
制御回路20に与えられるタイマ制御信号TIMER・CONTROL
は“0"から“1"となり、さらにそれが“1"から“0"に変
化する時にデータ信号BUS0の“1"が制御回路20に入り、
その出力信号Ａが“1"から“0"になる。
制御回路20に与えられるタイマ制御信号TIMER・CONTROL
は“0"から“1"となり、さらにそれが“1"から“0"に変
化する時にデータ信号BUS0の“1"が制御回路20に入り、
その出力信号Ａが“1"から“0"になる。
（２）第３図におけるウォッチドッグタイマのカウント
・リセット命令実行サイクル区間X2 信号Ａが“1"から“0"になると、ウォッチドッグタイマ
が動作可能状態になり、第２命令実行マシンサイクルM1
のステートS1から、カウンタ53は各ステートS1〜S3毎に
＋１カウントを行ない、ウォッチドッグタイマモードに
入る。
・リセット命令実行サイクル区間X2 信号Ａが“1"から“0"になると、ウォッチドッグタイマ
が動作可能状態になり、第２命令実行マシンサイクルM1
のステートS1から、カウンタ53は各ステートS1〜S3毎に
＋１カウントを行ない、ウォッチドッグタイマモードに
入る。
第２命令実行マシンサイクルM1のステートS3時に、ラッ
チ回路31に与えられる書込み信号TIMER・WRITEが“0"か
ら“1"になると、第２図のデータバス８に出力されてい
るデータ信号BUS0〜３の“0,0,0,0"がラッチ回路31に入
り、信号TIMER・WRITEが“1"から“0"になるとそのラッ
チ回路31に取込まれ、ラッチ回路出力信号Q0〜Q3が“1,
1,1,1"から“0,0,0,0"になる。
チ回路31に与えられる書込み信号TIMER・WRITEが“0"か
ら“1"になると、第２図のデータバス８に出力されてい
るデータ信号BUS0〜３の“0,0,0,0"がラッチ回路31に入
り、信号TIMER・WRITEが“1"から“0"になるとそのラッ
チ回路31に取込まれ、ラッチ回路出力信号Q0〜Q3が“1,
1,1,1"から“0,0,0,0"になる。
ラッチ回路出力信号Q0〜Q3がすべて“0"になると、これ
がカウンタ出力信号Q0〜Q3の“0,0,0,0"と一致するた
め、比較回路33の出力信号OUT（Ｂ）が“0"から“1"と
なる。その信号Ｂは微分回路40により基本クロック信号
CLOCKの立上りで取込まれ、該微分回路40がリセット信
号Ｃ“1"を基本クロック信号CLOCKの１パルス期間出力
する。
がカウンタ出力信号Q0〜Q3の“0,0,0,0"と一致するた
め、比較回路33の出力信号OUT（Ｂ）が“0"から“1"と
なる。その信号Ｂは微分回路40により基本クロック信号
CLOCKの立上りで取込まれ、該微分回路40がリセット信
号Ｃ“1"を基本クロック信号CLOCKの１パルス期間出力
する。
リセット信号Ｃはカウンタ回路50のORゲート52に入力さ
れ、カウンタ53をリセットする。カウンタ53はリセット
信号Ｃが“1"から“0"になると、再び０からカウントを
始める。一方、リセット信号Ｃはカウンタ32のクロック
信号入力となっているので、リセット信号Ｃが“1"から
“0"に変化すると、カウンタ32は＋１カウントし、その
カウンタ出力信号Q0〜Q3が“0,0,0,0"から“1,0,0,0"と
なる。
れ、カウンタ53をリセットする。カウンタ53はリセット
信号Ｃが“1"から“0"になると、再び０からカウントを
始める。一方、リセット信号Ｃはカウンタ32のクロック
信号入力となっているので、リセット信号Ｃが“1"から
“0"に変化すると、カウンタ32は＋１カウントし、その
カウンタ出力信号Q0〜Q3が“0,0,0,0"から“1,0,0,0"と
なる。
カウンタ32が＋１した後、比較回路33の入力信号はA0〜
A3が“0,0,0,0"で、B0〜B3が“1,0,0,0"となり、両入力
が不一致になるため、比較回路出力信号OUTは“1"から
“0"となる。以上の動作で、ウォッチドッグタイマのリ
セット動作を終了する。
A3が“0,0,0,0"で、B0〜B3が“1,0,0,0"となり、両入力
が不一致になるため、比較回路出力信号OUTは“1"から
“0"となる。以上の動作で、ウォッチドッグタイマのリ
セット動作を終了する。
その後、カウンタ53は次のリセット信号Ｃが“1"となる
まで、各ステートＳ……毎に＋１カウントを行なう。も
し、カウンタ53がオーバーフローするまでの期間に、リ
セット信号Ｃが発生しなければ、該カウンタ53からキャ
リ信号CARRYが発生してCPUがリセットされ、０番地から
再び命令が実行される。
まで、各ステートＳ……毎に＋１カウントを行なう。も
し、カウンタ53がオーバーフローするまでの期間に、リ
セット信号Ｃが発生しなければ、該カウンタ53からキャ
リ信号CARRYが発生してCPUがリセットされ、０番地から
再び命令が実行される。
（３）第４図における非リセット区間X3 カウンタ53をリセットする場合、カウンタ32の内容と異
なるデータをラッチ回路31に書いた例を説明する。
なるデータをラッチ回路31に書いた例を説明する。
第１命令実行マシンサイクルM1のステートS3時に、書込
み信号TIMER・WRITEが“0"から“1"になると、ラッチ回
路31にはデータ信号BUS0〜３“1,1,1,1"が入り、書込み
信号TIMER・WRITEが“1"から“0"になった時に該ラッチ
回路31に取込まれる。すると、比較回路33の一方の入力
信号A0〜A3は“0,0,0,0"から“1,1,1,1"となる。他方の
入力信号B0〜B3は変化なく、“1,0,0,0"のままである。
入力信号A0〜A3の変化前と変化後も、比較回路33の両入
力は不一致であるため、その出力信号OUT（Ｂ）が“0"
のままである。従って比較回路40からリセット信号Ｃが
出力されないので、カウンタ53はカウント動作を継続す
る。
み信号TIMER・WRITEが“0"から“1"になると、ラッチ回
路31にはデータ信号BUS0〜３“1,1,1,1"が入り、書込み
信号TIMER・WRITEが“1"から“0"になった時に該ラッチ
回路31に取込まれる。すると、比較回路33の一方の入力
信号A0〜A3は“0,0,0,0"から“1,1,1,1"となる。他方の
入力信号B0〜B3は変化なく、“1,0,0,0"のままである。
入力信号A0〜A3の変化前と変化後も、比較回路33の両入
力は不一致であるため、その出力信号OUT（Ｂ）が“0"
のままである。従って比較回路40からリセット信号Ｃが
出力されないので、カウンタ53はカウント動作を継続す
る。
以上のように、カウンタ32の内容と不一致なデータをラ
ッチ回路31に書いた場合、カウンタ53はリセットされな
い。
ッチ回路31に書いた場合、カウンタ53はリセットされな
い。
（４）第４図におけるリセット区間X4 カウンタ32の内容と一致するデータをラッチ回路31に書
いた例を説明する。
いた例を説明する。
第２命令実行マシンサイクルM1のステートS3時に、書込
み信号TIMER・WRITEが“0"から“1"になると、ラッチ回
路31にはデータ信号BUS0〜３の内容“1,0,0,0"が入り、
それが書込み信号TIMER・WRITEの“1"から“0"の変化に
より該ラッチ回路31に取込まれる。比較回路33の一方の
入力信号A0〜A3は“1,1,1,1"から“1,0,0,0"となり、こ
れが他方の入力信号B0〜B3の“1,0,0,0"と一致し、該比
較回路33の出力信号OUT（Ｂ）が“0"から“1"となる。
すると、微分回路40からリセット信号Ｃ“1"が出力さ
れ、カウンタ53がリセットされて０となる。リセット信
号Ｃが“1"から“0"になると、カウンタ53は再び０から
カウントを始める。
み信号TIMER・WRITEが“0"から“1"になると、ラッチ回
路31にはデータ信号BUS0〜３の内容“1,0,0,0"が入り、
それが書込み信号TIMER・WRITEの“1"から“0"の変化に
より該ラッチ回路31に取込まれる。比較回路33の一方の
入力信号A0〜A3は“1,1,1,1"から“1,0,0,0"となり、こ
れが他方の入力信号B0〜B3の“1,0,0,0"と一致し、該比
較回路33の出力信号OUT（Ｂ）が“0"から“1"となる。
すると、微分回路40からリセット信号Ｃ“1"が出力さ
れ、カウンタ53がリセットされて０となる。リセット信
号Ｃが“1"から“0"になると、カウンタ53は再び０から
カウントを始める。
一方、リセット信号Ｃはカウンタ32のクロック信号とな
っているので、リセット信号Ｃが“1"から“0"になる
と、カウンタ32は＋１され、そのカウンタ出力信号Q0〜
Q3が“1,0,0,0"から“0,1,0,0"となる。カウンタ32の内
容が変化すると、比較回路33の入力信号A0〜A3とB0〜B3
とが不一致となり、出力信号OUT（Ｂ）が“1"から“0"
になってカウンタ53のリセットを終了する。
っているので、リセット信号Ｃが“1"から“0"になる
と、カウンタ32は＋１され、そのカウンタ出力信号Q0〜
Q3が“1,0,0,0"から“0,1,0,0"となる。カウンタ32の内
容が変化すると、比較回路33の入力信号A0〜A3とB0〜B3
とが不一致となり、出力信号OUT（Ｂ）が“1"から“0"
になってカウンタ53のリセットを終了する。
以上のように、ウォッチドッグタイマをリセットするに
は、カウンタ32の内容と一致するデータをラッチ回路31
に書かないと、該ウォッチドッグタイマをリセットでき
ない。特に、従来方式と異なり、ウォッチドッグタイマ
のリセット信号Ｃの内容が更新されていくため、プログ
ラムの暴走が発生した場合、暴走したプログラムによ
り、ウォッチドッグタイマがリセットされる可能性が少
なくなり、プログラムの暴走検出の精度が高くなる。
は、カウンタ32の内容と一致するデータをラッチ回路31
に書かないと、該ウォッチドッグタイマをリセットでき
ない。特に、従来方式と異なり、ウォッチドッグタイマ
のリセット信号Ｃの内容が更新されていくため、プログ
ラムの暴走が発生した場合、暴走したプログラムによ
り、ウォッチドッグタイマがリセットされる可能性が少
なくなり、プログラムの暴走検出の精度が高くなる。
なお、上記実施例では、ラッチ回路31及びカウンタ32を
４ビットで構成したが、これらのビット数を増加させる
ことにより、検出精度がさらに良くなる。また、カウン
タ32は＋１加算カウンタで構成したが、これ以外の加算
カウンタ、あるいは減算カウンタ等で構成すると共に、
それに応じて比較回路33の回路構成を変形することも可
能である。さらに、制御回路20、微分回路40及びカウン
タ回路50も図示の実施例に限定されず、種々の変形が可
能である。しかも、これらのウォッチドッグタイマを搭
載する装置は、第２図のCPUに限らず、マイコン等、種
々の装置に内蔵できる。
４ビットで構成したが、これらのビット数を増加させる
ことにより、検出精度がさらに良くなる。また、カウン
タ32は＋１加算カウンタで構成したが、これ以外の加算
カウンタ、あるいは減算カウンタ等で構成すると共に、
それに応じて比較回路33の回路構成を変形することも可
能である。さらに、制御回路20、微分回路40及びカウン
タ回路50も図示の実施例に限定されず、種々の変形が可
能である。しかも、これらのウォッチドッグタイマを搭
載する装置は、第２図のCPUに限らず、マイコン等、種
々の装置に内蔵できる。
［発明の効果］ 以上詳細に説明したように、本発明によれば、リセット
検出回路を、ラッチ回路、第２のカウンタ回路、及び比
較回路で構成したので、ウォッチドッグタイマリセット
用データが第２のカウンタ回路で生成され、その第２の
カウンタ回路の段数により、複数のリセット用データが
使用可能となる。しかも、リセット用データがリセット
の毎に第２のカウンタ回路で更新されていくため、従来
のようにリセット用データが一定の場合と比較して、プ
ログラム暴走時においてその暴走したプログラムによっ
て第１のカウンタ回路がリセットされる可能性が低くな
る。従って、プログラムの暴走検出精度が向上する。
検出回路を、ラッチ回路、第２のカウンタ回路、及び比
較回路で構成したので、ウォッチドッグタイマリセット
用データが第２のカウンタ回路で生成され、その第２の
カウンタ回路の段数により、複数のリセット用データが
使用可能となる。しかも、リセット用データがリセット
の毎に第２のカウンタ回路で更新されていくため、従来
のようにリセット用データが一定の場合と比較して、プ
ログラム暴走時においてその暴走したプログラムによっ
て第１のカウンタ回路がリセットされる可能性が低くな
る。従って、プログラムの暴走検出精度が向上する。
また、制御信号によってラッチ回路及び第２のカウンタ
回路を初期設定する構成にすれば、ウォッチドッグタイ
マを正常動作させるように制御し易いという効果が期待
できる。
回路を初期設定する構成にすれば、ウォッチドッグタイ
マを正常動作させるように制御し易いという効果が期待
できる。
第１図は本発明の実施例を示すウォッチドッグタイマの
構成ブロック図、第２図は第１図のウォッチドッグタイ
マを内蔵したCPUの構成ブロック図、第３図及び第４図
は第１図における各信号のタイミング図である。 ４…ウォッチドッグタイマ、20…制御回路、30…リセッ
ト検出回路、31…ラッチ回路、32…カウンタ、33…比較
回路、40…微分回路、50…カウンタ回路。
構成ブロック図、第２図は第１図のウォッチドッグタイ
マを内蔵したCPUの構成ブロック図、第３図及び第４図
は第１図における各信号のタイミング図である。 ４…ウォッチドッグタイマ、20…制御回路、30…リセッ
ト検出回路、31…ラッチ回路、32…カウンタ、33…比較
回路、40…微分回路、50…カウンタ回路。
Claims (2)
- 【請求項１】入力されるデータからリセットを指示する
データを検出してリセット信号を出力するリセット検出
回路と、 入力されるパルス信号のパルス数をカウントし、前記リ
セット信号に応答してカウント値がリセットする第１の
カウンタ回路とを備え、 前記第１のカウンタ回路が前記リセット信号によるリセ
ットの前に、所定のカウント値を越えた際に出力信号を
出力するウォッチドッグタイマにおいて、 前記リセット検出回路は、 入力される前記データを記憶するラッチ回路と、 前記リセット信号の出力をカウントする第２のカウンタ
回路と、 前記ラッチ回路の記憶内容と前記第２のカウンタ回路の
カウント内容とを比較して、これらの内容が一致した際
に前記リセット信号を出力する比較回路とで、 構成したことを特徴とするウォッチドッグタイマ。 - 【請求項２】前記第１のカウンタ回路は、制御信号に応
答して、入力される前記パルス信号のパルス数をカウン
トし、 前記ラッチ回路と前記第２のカウンタ回路は、前記制御
信号に応答して、該ラッチ回路の記憶内容及び該第２の
カウンタ回路のカウント内容がそれぞれ所定の値に設定
されることを特徴とする特許請求の範囲第１項記載のウ
ォッチドッグタイマ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61004714A JPH0795291B2 (ja) | 1986-01-13 | 1986-01-13 | ウオツチドツグタイマ |
| US06/947,681 US4796211A (en) | 1986-01-13 | 1986-12-30 | Watchdog timer having a reset detection circuit |
| GB8700374A GB2185339B (en) | 1986-01-13 | 1987-01-08 | Watchdog timer |
| DE3700426A DE3700426C2 (de) | 1986-01-13 | 1987-01-08 | Überwachungszeitgeber |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61004714A JPH0795291B2 (ja) | 1986-01-13 | 1986-01-13 | ウオツチドツグタイマ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62163152A JPS62163152A (ja) | 1987-07-18 |
| JPH0795291B2 true JPH0795291B2 (ja) | 1995-10-11 |
Family
ID=11591551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61004714A Expired - Lifetime JPH0795291B2 (ja) | 1986-01-13 | 1986-01-13 | ウオツチドツグタイマ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4796211A (ja) |
| JP (1) | JPH0795291B2 (ja) |
| DE (1) | DE3700426C2 (ja) |
| GB (1) | GB2185339B (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2197507A (en) * | 1986-11-03 | 1988-05-18 | Philips Electronic Associated | Data processing system |
| GB2197508A (en) * | 1986-11-03 | 1988-05-18 | Philips Electronic Associated | Data processing system with watchdog |
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