JPH0793056A - リセット信号検知方法及び装置 - Google Patents
リセット信号検知方法及び装置Info
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- JPH0793056A JPH0793056A JP5237731A JP23773193A JPH0793056A JP H0793056 A JPH0793056 A JP H0793056A JP 5237731 A JP5237731 A JP 5237731A JP 23773193 A JP23773193 A JP 23773193A JP H0793056 A JPH0793056 A JP H0793056A
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- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
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Abstract
(57)【要約】
【目的】リセット信号検知方法及び装置に関し、ノイズ
等をリセット信号と誤認識することがなく、リセット信
号を正確に認識することができるようにすることを目的
とする。 【構成】ホスト装置に接続された周辺装置に、ホスト装
置がリセット信号ＲＳＴを発生した時に、このリセット
信号ＲＳＴを検知して、他の処理に優先して周辺装置の
リセット処理を行うために、ホスト装置からリセット信
号ＲＳＴが発生されたとき、当該リセット信号ＲＳＴの
持続時間をカウンタ１２で検出して、所定の時間以上に
わたってリセット信号ＲＳＴが発生しているとき、リセ
ット信号ＲＳＴが真正であるとして、周辺装置のリセッ
ト処理を行うように構成した。
等をリセット信号と誤認識することがなく、リセット信
号を正確に認識することができるようにすることを目的
とする。 【構成】ホスト装置に接続された周辺装置に、ホスト装
置がリセット信号ＲＳＴを発生した時に、このリセット
信号ＲＳＴを検知して、他の処理に優先して周辺装置の
リセット処理を行うために、ホスト装置からリセット信
号ＲＳＴが発生されたとき、当該リセット信号ＲＳＴの
持続時間をカウンタ１２で検出して、所定の時間以上に
わたってリセット信号ＲＳＴが発生しているとき、リセ
ット信号ＲＳＴが真正であるとして、周辺装置のリセッ
ト処理を行うように構成した。
Description
【０００１】
【産業上の利用分野】本発明は、リセット信号検知方法
及び装置に係り、特に、ホスト装置に接続された周辺装
置を正確にリセット状態とするため、ホスト装置が発生
したリセット信号が真正のものであるか否かを検知する
リセット信号の検知方法及び装置に関する。
及び装置に係り、特に、ホスト装置に接続された周辺装
置を正確にリセット状態とするため、ホスト装置が発生
したリセット信号が真正のものであるか否かを検知する
リセット信号の検知方法及び装置に関する。
【０００２】
【従来の技術】一般に、図６に示すように、光ディスク
装置３４等の周辺記憶装置とホスト装置３１を接続する
インタフェースとしてＳＣＳＩ（Small Computer Syste
m Interface ）が一般的である。このＳＣＳＩは図示し
たようにＬＳＩ３２として形成され、ＳＣＳＩバス３５
を介してホスト装置３１から光ディスク装置３４のイン
ターフェース部（Ｉ／Ｆ部）３４ａに、光ディスク装置
をリセット状態とするためにリセット信号が送出され
る。Ｉ／Ｆ部３２はこの信号をうけドライブメカコン部
３４ｂをリセット状態とする。
装置３４等の周辺記憶装置とホスト装置３１を接続する
インタフェースとしてＳＣＳＩ（Small Computer Syste
m Interface ）が一般的である。このＳＣＳＩは図示し
たようにＬＳＩ３２として形成され、ＳＣＳＩバス３５
を介してホスト装置３１から光ディスク装置３４のイン
ターフェース部（Ｉ／Ｆ部）３４ａに、光ディスク装置
をリセット状態とするためにリセット信号が送出され
る。Ｉ／Ｆ部３２はこの信号をうけドライブメカコン部
３４ｂをリセット状態とする。
【０００３】この場合、リセット信号はバス３５から汎
用ＳＣＳＩ−ＬＳＩ３２に入力され、ＬＳＩ３２はリセ
ット信号を受信し、割り込み信号ＩＮＴをＩ／Ｆ部３４
ａの処理装置（ＣＰＵ）３３に入力する。ＣＰＵ３３は
他の処理に優先して、割り込み処理部３６と割り込み要
求信号、割り込み許可信号をやり取りする事により、リ
セット処理を行う。
用ＳＣＳＩ−ＬＳＩ３２に入力され、ＬＳＩ３２はリセ
ット信号を受信し、割り込み信号ＩＮＴをＩ／Ｆ部３４
ａの処理装置（ＣＰＵ）３３に入力する。ＣＰＵ３３は
他の処理に優先して、割り込み処理部３６と割り込み要
求信号、割り込み許可信号をやり取りする事により、リ
セット処理を行う。
【０００４】
【発明が解決しようとする課題】ところで、従来のリセ
ット信号の検知方式、即ち、現状の汎用ＳＣＳＩ−ＬＳ
ＩＩでのリセット信号の検知にあっては、リセット信号
が真“Ｔｒｕｅ”になった段階でリセット信号検知を出
力しているため、ＳＣＳＩバス３５上の信号の切換の際
のノイズであるグリッチ等をリセット信号と誤って検知
してしまう場合があり、不必要に周辺機器がリセット動
作をしてしまうことがあった。このリセット動作は極め
て重要な動作であるため、不用意にリセットが行われる
と重大な結果を招くことになる。
ット信号の検知方式、即ち、現状の汎用ＳＣＳＩ−ＬＳ
ＩＩでのリセット信号の検知にあっては、リセット信号
が真“Ｔｒｕｅ”になった段階でリセット信号検知を出
力しているため、ＳＣＳＩバス３５上の信号の切換の際
のノイズであるグリッチ等をリセット信号と誤って検知
してしまう場合があり、不必要に周辺機器がリセット動
作をしてしまうことがあった。このリセット動作は極め
て重要な動作であるため、不用意にリセットが行われる
と重大な結果を招くことになる。
【０００５】そこで、本発明は、ノイズ等をリセット信
号と誤認識することがなく、リセット信号を正確に認識
することができるリセット信号の検知方法及び装置を提
供することを目的とする。
号と誤認識することがなく、リセット信号を正確に認識
することができるリセット信号の検知方法及び装置を提
供することを目的とする。
【０００６】
【課題を解決するための手段】この発明の一態様によれ
ば、ホスト装置に接続された周辺装置にホスト装置がリ
セット信号を発生した時に、このリセット信号を検知し
て他の処理に優先して周辺装置のリセット処理を行うリ
セット信号の検知方法において、ホスト装置からリセッ
ト信号が発生されたときに当該リセット信号の持続時間
を検出し、所定の時間以上にわたってリセット信号が続
いて発生しているときにリセット信号が真正であると決
定し、この決定に応じて周辺装置のリセット処理が行わ
れる。
ば、ホスト装置に接続された周辺装置にホスト装置がリ
セット信号を発生した時に、このリセット信号を検知し
て他の処理に優先して周辺装置のリセット処理を行うリ
セット信号の検知方法において、ホスト装置からリセッ
ト信号が発生されたときに当該リセット信号の持続時間
を検出し、所定の時間以上にわたってリセット信号が続
いて発生しているときにリセット信号が真正であると決
定し、この決定に応じて周辺装置のリセット処理が行わ
れる。
【０００７】この発明の他の態様によれば、リセット信
号の発生時とリセット信号の終了時とを検出し、リセッ
ト信号の発生時から予め定められた時間を計測し、リセ
ット信号の終了検出時が上記所定時間より後である場合
に、リセット信号が真正であるとして周辺装置のリセッ
ト処理が行われる。
号の発生時とリセット信号の終了時とを検出し、リセッ
ト信号の発生時から予め定められた時間を計測し、リセ
ット信号の終了検出時が上記所定時間より後である場合
に、リセット信号が真正であるとして周辺装置のリセッ
ト処理が行われる。
【０００８】この発明の更に他の態様によれば、ホスト
装置に接続されホスト装置がリセット信号を発生した時
にこのリセット信号を検知して、他の処理に優先して周
辺装置のリセット処理を行うリセット信号の検知装置に
おいて、リセット信号の発生時間を検出するリセット信
号発生時間検出手段と、検出した信号発生時間と予め定
めた設定時間とを比較して信号発生時間が設定時間より
長いとき、周辺装置のリセットを行うリセット処理手段
とを備える。
装置に接続されホスト装置がリセット信号を発生した時
にこのリセット信号を検知して、他の処理に優先して周
辺装置のリセット処理を行うリセット信号の検知装置に
おいて、リセット信号の発生時間を検出するリセット信
号発生時間検出手段と、検出した信号発生時間と予め定
めた設定時間とを比較して信号発生時間が設定時間より
長いとき、周辺装置のリセットを行うリセット処理手段
とを備える。
【０００９】この発明の更に他の態様によれば、上記リ
セット信号発生検出手段は、リセット信号発生時から予
め定められた時間経過後発生する第１の信号とリセット
信号発生停止時に発生する第２の信号とを発生するリセ
ット検知回路を含み、リセット処理手段は上記第１の信
号と第２の信号とを受け、第２の信号を受信する前に第
１の信号を受信したときに割り込み要求を出力する割込
み処理制御部と、割込み要求を受けリセット処理を行う
中央処理部とを含む。
セット信号発生検出手段は、リセット信号発生時から予
め定められた時間経過後発生する第１の信号とリセット
信号発生停止時に発生する第２の信号とを発生するリセ
ット検知回路を含み、リセット処理手段は上記第１の信
号と第２の信号とを受け、第２の信号を受信する前に第
１の信号を受信したときに割り込み要求を出力する割込
み処理制御部と、割込み要求を受けリセット処理を行う
中央処理部とを含む。
【００１０】この発明の更に他の態様によれば、リセッ
ト信号と上記第１及び第２の信号をうけて、リセット信
号が真性のリセット指示を指定しているものであるか否
かを判定するチェックポートを含む。
ト信号と上記第１及び第２の信号をうけて、リセット信
号が真性のリセット指示を指定しているものであるか否
かを判定するチェックポートを含む。
【００１１】
【作用】本発明に係るリセット信号検知方法及び装置に
よれば、リセット信号は、信号が立ち上がってから、予
め定めた時間に亘って発生し続けられたとき真正の信号
と判定されて、周辺装置のリセット処理がなされる。
よれば、リセット信号は、信号が立ち上がってから、予
め定めた時間に亘って発生し続けられたとき真正の信号
と判定されて、周辺装置のリセット処理がなされる。
【００１２】従って、所定時間持続しない雑音をリセッ
ト信号として検出することはなく、誤って周辺装置のリ
セット処理を行うことはなくなる。
ト信号として検出することはなく、誤って周辺装置のリ
セット処理を行うことはなくなる。
【００１３】また、ハードウエアによるリセット信号の
検知後、リセット信号が本当にリセット指示をしている
かをチェックポートで検知でき、ハードウエアの誤動作
がないかをも監視することができ、周辺装置において正
しくリセット信号によるリセット動作を実行できる。
検知後、リセット信号が本当にリセット指示をしている
かをチェックポートで検知でき、ハードウエアの誤動作
がないかをも監視することができ、周辺装置において正
しくリセット信号によるリセット動作を実行できる。
【００１４】
【実施例】以下、本発明に係るリセット信号検出方法お
よびこの検出方法を実施するためのリセット信号検知装
置の実施例を図面に基づいて詳細に説明する。
よびこの検出方法を実施するためのリセット信号検知装
置の実施例を図面に基づいて詳細に説明する。
【００１５】図２乃至図５は本発明に係るリセット信号
検知装置の実施例を夫々示すものである。
検知装置の実施例を夫々示すものである。
【００１６】本実施例は、ＳＣＳＩ規格通り正しくリセ
ット信号を検知するために、ハードウエアによってリセ
ット信号（ＲＳＴ）が予め定めた一定時間にわたり真
“Ｔｒｕｅ”（オン状態）になったこと、またリセット
信号が偽“Ｆａｌｓｅ”（オフ状態）になった時点を、
ＣＰＵへ割込みにより知らせるとともに、ファームウエ
アによってハードウエアによるリセット信号の検知後、
リセット信号が本当に“Ｔｒｕｅ”かチェックできるよ
うにすることにより、ハードウエアの誤動作がないかを
も監視して、周辺装置をして正しくリセット信号による
リセット動作を実行できるようにしている。
ット信号を検知するために、ハードウエアによってリセ
ット信号（ＲＳＴ）が予め定めた一定時間にわたり真
“Ｔｒｕｅ”（オン状態）になったこと、またリセット
信号が偽“Ｆａｌｓｅ”（オフ状態）になった時点を、
ＣＰＵへ割込みにより知らせるとともに、ファームウエ
アによってハードウエアによるリセット信号の検知後、
リセット信号が本当に“Ｔｒｕｅ”かチェックできるよ
うにすることにより、ハードウエアの誤動作がないかを
も監視して、周辺装置をして正しくリセット信号による
リセット動作を実行できるようにしている。
【００１７】本実施例において、周辺機器である光ディ
スクドライブ装置４は、ＳＣＳＩバス７により、ホスト
装置１に接続されている。
スクドライブ装置４は、ＳＣＳＩバス７により、ホスト
装置１に接続されている。
【００１８】そして、光ディスクドライブ装置４は、ホ
スト装置１からの指示を受けるインターフェース部（Ｉ
／Ｆ部）４ａと、このＩ／Ｆ部４ａの制御により駆動さ
れるドライブメカコントロール部（ドライブメカコン
部）４ｂとから構成される。
スト装置１からの指示を受けるインターフェース部（Ｉ
／Ｆ部）４ａと、このＩ／Ｆ部４ａの制御により駆動さ
れるドライブメカコントロール部（ドライブメカコン
部）４ｂとから構成される。
【００１９】そして、本実施例では、リセット信号検知
装置は、図２に示すように、光ディスクドライブ装置４
のＩ／Ｆ部４ａに設けられる、ＳＣＳＩ−ＬＳＩ２と、
中央処理装置（ＣＰＵ）３と、リセット検知回路５と、
割込制御部６とから構成される。そしてこれらのＳＣＳ
Ｉ−ＬＳＩ２と中央処理処理装置（ＣＰＵ）３とリセッ
ト検知回路５とはＣＰＵデータバスで接続されるほか、
信号線で制御信号をやり取りする。
装置は、図２に示すように、光ディスクドライブ装置４
のＩ／Ｆ部４ａに設けられる、ＳＣＳＩ−ＬＳＩ２と、
中央処理装置（ＣＰＵ）３と、リセット検知回路５と、
割込制御部６とから構成される。そしてこれらのＳＣＳ
Ｉ−ＬＳＩ２と中央処理処理装置（ＣＰＵ）３とリセッ
ト検知回路５とはＣＰＵデータバスで接続されるほか、
信号線で制御信号をやり取りする。
【００２０】本実施例では、ＳＣＳＩ−ＬＳＩ２は、図
４に示すように、リセット信号検知の場合とそれ以外の
割り込み要求があったときに、信号ＩＮＴ３を割込制御
部６に出力する。
４に示すように、リセット信号検知の場合とそれ以外の
割り込み要求があったときに、信号ＩＮＴ３を割込制御
部６に出力する。
【００２１】またリセット検知回路５は、図４に示すよ
うに、リセット信号を受けると、最小値２５μＳを考慮
して予め定められた検知設定時間経過後、第１の信号に
相当するＩＮＴ１を発生し、この信号はＣＰＵ３からの
ＩＮＴ１クリア信号で立ち下がる。ここで、リセット信
号の最少の時間幅が２５μＳに設定されることもあるこ
とを考慮に入れて、検知設定時間は、例えば２０μＳに
ＣＰＵ３から設定される。
うに、リセット信号を受けると、最小値２５μＳを考慮
して予め定められた検知設定時間経過後、第１の信号に
相当するＩＮＴ１を発生し、この信号はＣＰＵ３からの
ＩＮＴ１クリア信号で立ち下がる。ここで、リセット信
号の最少の時間幅が２５μＳに設定されることもあるこ
とを考慮に入れて、検知設定時間は、例えば２０μＳに
ＣＰＵ３から設定される。
【００２２】また、リセット検知回路５は、図４に示す
ようにリセット信号が終了したときに第２の信号に相当
するＩＮＴ２を発生し、この信号はＣＰＵ３からのＩＮ
Ｔ２クリア信号で立ち下がる。
ようにリセット信号が終了したときに第２の信号に相当
するＩＮＴ２を発生し、この信号はＣＰＵ３からのＩＮ
Ｔ２クリア信号で立ち下がる。
【００２３】本実施例では、リセット検知回路５は、図
５に示すように図２のデータバス７に相当するデータバ
ス１５に接続され、上記検知時間をＣＰＵ３から指定す
るカウンタ設定ポート１２と、リセット信号、上記ＩＮ
Ｔ１及びＩＮＴ２を受けて、ファームウエアによる処理
により、リセット信号がリセット指示を指定しているも
のであるかを判定するチェックポート１３と、ＣＰＵ３
からのＩＮＴ１クリア信号及びＩＮＴ２クリア信号を受
ける割込クリアポート１４とを有している（図４では以
上の３つのポートを単にポートとして示している）。
５に示すように図２のデータバス７に相当するデータバ
ス１５に接続され、上記検知時間をＣＰＵ３から指定す
るカウンタ設定ポート１２と、リセット信号、上記ＩＮ
Ｔ１及びＩＮＴ２を受けて、ファームウエアによる処理
により、リセット信号がリセット指示を指定しているも
のであるかを判定するチェックポート１３と、ＣＰＵ３
からのＩＮＴ１クリア信号及びＩＮＴ２クリア信号を受
ける割込クリアポート１４とを有している（図４では以
上の３つのポートを単にポートとして示している）。
【００２４】また、リセット検知回路５は、リセット信
号が入力され、リセット信号の波形を修正するバッファ
１１と、バッファ１１からの信号がＤ入力に、クロック
信号がクロック端子に入力される第１のフリップフロッ
プ１６と、このフリップフロップ１６のＱ出力がＤ端子
に入力される第２のフリップフロップ１７と、第１のフ
リップフロップ１６のＱ出力と、第２のフリップフロッ
プのＱ反転出力が入力され、反転して出力するナンドゲ
ート１８と、上記２つのフリップフロップ１６，１７か
らの信号が反転されて入力されるアンドゲート１９を有
する。
号が入力され、リセット信号の波形を修正するバッファ
１１と、バッファ１１からの信号がＤ入力に、クロック
信号がクロック端子に入力される第１のフリップフロッ
プ１６と、このフリップフロップ１６のＱ出力がＤ端子
に入力される第２のフリップフロップ１７と、第１のフ
リップフロップ１６のＱ出力と、第２のフリップフロッ
プのＱ反転出力が入力され、反転して出力するナンドゲ
ート１８と、上記２つのフリップフロップ１６，１７か
らの信号が反転されて入力されるアンドゲート１９を有
する。
【００２５】またリセット検知回路５は、上記ナンドゲ
ート１８の出力と、クロック信号とを受けてＣＰＵ３の
設定したカウンタ値までカウントしてキャリー出力を立
ち上げるカウンタ２０を有する。
ート１８の出力と、クロック信号とを受けてＣＰＵ３の
設定したカウンタ値までカウントしてキャリー出力を立
ち上げるカウンタ２０を有する。
【００２６】さらに、この例では、上記アンドゲート１
９の出力が入力される第１のオアゲート２１と、このオ
アゲート２１の出力をＤ入力としＱ出力から上述したＩ
ＮＴ２信号を立ち上げ、割込クリアポート１４からの信
号によりリセットされる第３のフリップフロップ２３を
有し、このＩＮＴ２信号は上記第１のオアゲート２１の
ほか、チェックポート１３に入力される。
９の出力が入力される第１のオアゲート２１と、このオ
アゲート２１の出力をＤ入力としＱ出力から上述したＩ
ＮＴ２信号を立ち上げ、割込クリアポート１４からの信
号によりリセットされる第３のフリップフロップ２３を
有し、このＩＮＴ２信号は上記第１のオアゲート２１の
ほか、チェックポート１３に入力される。
【００２７】そして、上記カウンタ２０の出力が入力さ
れる第２のオアゲート２２とこのオアゲート２２の出力
をＤ入力とし、Ｑ出力から上述したＩＮＴ１信号を立ち
上げ、割込クリアポート１４からの指示によりこれをリ
セットする第４のフリップフロップ２４を有し、このＩ
ＮＴ１信号は上記第２のオアゲート２２のほか、チェッ
クポート１３に入力される。
れる第２のオアゲート２２とこのオアゲート２２の出力
をＤ入力とし、Ｑ出力から上述したＩＮＴ１信号を立ち
上げ、割込クリアポート１４からの指示によりこれをリ
セットする第４のフリップフロップ２４を有し、このＩ
ＮＴ１信号は上記第２のオアゲート２２のほか、チェッ
クポート１３に入力される。
【００２８】次に本実施例に係るリセット信号検知装置
の作動を説明する。
の作動を説明する。
【００２９】図３は本実施例に係るリセット信号検知装
置の作動を示すフローチャートである。
置の作動を示すフローチャートである。
【００３０】本実施例では、先ず装置が割込み待ち状態
にあるとき（ＳＴ１）、ステップＳＴ２でリセット信号
がオン状態になると、まずＩＮＴ３がオンとなる。これ
と同時にＳＣＳＩ各信号がリリースの状態となる。この
場合、リセット信号による割込みなので、動作はステッ
プＳＴ３に移行し、ＣＰＵ３は割込み制御部６からの信
号によりリセット信号オンであることを検知し、次のス
テップＳＴ４へ進む。この状態で、制御部６ではＲＳＴ
検知回路５からのＩＮＴ２信号がオフ状態であること
（ＳＴ４）とＩＮＴ１信号がオン状態となったこと（Ｓ
Ｔ５）を判定する。 ＩＮＴ２信号がオン状態となる前
にＩＮＴ１信号がオン状態となった時には、リセット信
号が所定時間以上発生されたとしてリセット処理を行う
べく、ＣＰＵ３に割込み要求信号（ＩＮＴＲ）を発生し
てＣＰＵ３はデータバス７の状態により、リセット処理
を行う（ＳＴ６）。
にあるとき（ＳＴ１）、ステップＳＴ２でリセット信号
がオン状態になると、まずＩＮＴ３がオンとなる。これ
と同時にＳＣＳＩ各信号がリリースの状態となる。この
場合、リセット信号による割込みなので、動作はステッ
プＳＴ３に移行し、ＣＰＵ３は割込み制御部６からの信
号によりリセット信号オンであることを検知し、次のス
テップＳＴ４へ進む。この状態で、制御部６ではＲＳＴ
検知回路５からのＩＮＴ２信号がオフ状態であること
（ＳＴ４）とＩＮＴ１信号がオン状態となったこと（Ｓ
Ｔ５）を判定する。 ＩＮＴ２信号がオン状態となる前
にＩＮＴ１信号がオン状態となった時には、リセット信
号が所定時間以上発生されたとしてリセット処理を行う
べく、ＣＰＵ３に割込み要求信号（ＩＮＴＲ）を発生し
てＣＰＵ３はデータバス７の状態により、リセット処理
を行う（ＳＴ６）。
【００３１】この状態でＩＮＴ２信号がオン状態となっ
たことがステップＳＴ７で検出されると、次にリセット
信号がオフ状態であることを確認して（ＳＴ８）終了す
る。一方、ＩＮＴ３信号がＳＴ２でオン状態とならない
場合はリセット信号による割込みではないので、ステッ
プＳＴ９で他の割込み処理を行い、終了となる。
たことがステップＳＴ７で検出されると、次にリセット
信号がオフ状態であることを確認して（ＳＴ８）終了す
る。一方、ＩＮＴ３信号がＳＴ２でオン状態とならない
場合はリセット信号による割込みではないので、ステッ
プＳＴ９で他の割込み処理を行い、終了となる。
【００３２】また、ステップＳＴ３でリセット信号がオ
ンとならないときは、リセット誤検知であるとして、や
はり終了となる。
ンとならないときは、リセット誤検知であるとして、や
はり終了となる。
【００３３】なお、ＩＮＴ１信号がオン状態となる前に
ＩＮＴ２信号がオン状態となった時には、リセット信号
が所定時間以上発生されなかったとして、当該信号が真
正のリセット信号ではないとして、リセット処理を行わ
ずに終了する。
ＩＮＴ２信号がオン状態となった時には、リセット信号
が所定時間以上発生されなかったとして、当該信号が真
正のリセット信号ではないとして、リセット処理を行わ
ずに終了する。
【００３４】そして、本実施例では、チェックポート１
３を設け、リセット信号、ＩＮＴ１信号及びイント２信
号を入力しており、このチェックポート１３では、ファ
ームウエアによる処理により、リセット信号がリセット
指示を指定しているものであり、ＩＮＴ１及びＩＮＴ２
信号とが正しく発生されたかどうかを、判定する。上記
リセット検知回路のハードウエアに異常が発生して、信
号に異常があると判定したときには、その旨の信号をＣ
ＰＵデータバス１５を介してＣＰＵ３に伝達する。
３を設け、リセット信号、ＩＮＴ１信号及びイント２信
号を入力しており、このチェックポート１３では、ファ
ームウエアによる処理により、リセット信号がリセット
指示を指定しているものであり、ＩＮＴ１及びＩＮＴ２
信号とが正しく発生されたかどうかを、判定する。上記
リセット検知回路のハードウエアに異常が発生して、信
号に異常があると判定したときには、その旨の信号をＣ
ＰＵデータバス１５を介してＣＰＵ３に伝達する。
【００３５】従って本実施例によれば、リセット検知回
路で、ＩＮＴ１及びＩＮＴ２を発生して、リセット信号
が立ち上がってから、予め定めた時間に亘って発生し続
けられるかどうかを判定し、これによりリセット信号を
真正の信号と判定し、周辺装置のリセット処理がなされ
るから、所定時間持続しない雑音をリセット信号として
認知して、誤って周辺装置のリセット処理を行うことは
なくなる。
路で、ＩＮＴ１及びＩＮＴ２を発生して、リセット信号
が立ち上がってから、予め定めた時間に亘って発生し続
けられるかどうかを判定し、これによりリセット信号を
真正の信号と判定し、周辺装置のリセット処理がなされ
るから、所定時間持続しない雑音をリセット信号として
認知して、誤って周辺装置のリセット処理を行うことは
なくなる。
【００３６】また、本実施例によれば、ハードウエアに
よるリセット信号の検知後、リセット信号が本当にリセ
ット指示をしているかをチェックポートで検知でき、ハ
ードウエアの誤動作がないかをも監視することができ、
周辺装置をして正しくリセット信号によるリセット動作
を実行できる。
よるリセット信号の検知後、リセット信号が本当にリセ
ット指示をしているかをチェックポートで検知でき、ハ
ードウエアの誤動作がないかをも監視することができ、
周辺装置をして正しくリセット信号によるリセット動作
を実行できる。
【００３７】
【発明の効果】以上説明したように、本発明に係るリセ
ット信号検知方法及び装置によれば、リセット信号が立
ち上がってから、予め定めた時間に渡って発生し続けら
れるかどうかを判定し、これによりリセット信号を真正
の信号と判定し、周辺装置のリセット処理がなされるか
ら、所定時間持続しない雑音をリセット信号として、誤
って周辺装置のリセット処理を行うことはなくなる他、
ハードウエアによるリセット信号の検知後、リセット信
号が本当にリセット指示をしているかをチェックポート
で検知でき、ハードウエアの誤動作がないかをも監視す
ることができ、周辺装置をして正しくリセット信号によ
るリセット動作を実行できるという効果を奏する。
ット信号検知方法及び装置によれば、リセット信号が立
ち上がってから、予め定めた時間に渡って発生し続けら
れるかどうかを判定し、これによりリセット信号を真正
の信号と判定し、周辺装置のリセット処理がなされるか
ら、所定時間持続しない雑音をリセット信号として、誤
って周辺装置のリセット処理を行うことはなくなる他、
ハードウエアによるリセット信号の検知後、リセット信
号が本当にリセット指示をしているかをチェックポート
で検知でき、ハードウエアの誤動作がないかをも監視す
ることができ、周辺装置をして正しくリセット信号によ
るリセット動作を実行できるという効果を奏する。
【図１】本発明に係るリセット信号検知方法の動作原理
を示すフローチャート。
を示すフローチャート。
【図２】本発明に係るリセット信号検知装置の一実施例
の構成を示すブロック図。
の構成を示すブロック図。
【図３】前記一実施例に係るリセット信号検知装置の作
動を示すフローチャート。
動を示すフローチャート。
【図４】前記一実施例に係るリセット信号検知装置の各
信号の状態を示すタイミングチャート。
信号の状態を示すタイミングチャート。
【図５】図３の一実施例に係るリセット信号検知装置の
リセット検知回路の構成を示すブロック図。
リセット検知回路の構成を示すブロック図。
【図６】従来のリセット信号検知装置の構成を示すブロ
ック図。
ック図。
１…ホスト装置、２…ＳＣＳＩ−ＬＳＩ、３…ＣＰＵ、
４…光ディスクドライブ装置、５…リセット検知回路、
６…割込制御部、７…ＳＣＳＩバス。
４…光ディスクドライブ装置、５…リセット検知回路、
６…割込制御部、７…ＳＣＳＩバス。
Claims (5)
- 【請求項１】 ホスト装置に接続された周辺装置にホス
ト装置がリセット信号を発生した時に、このリセット信
号を検知して他の処理に優先して周辺装置のリセット処
理を行うリセット信号の検知方法において、 ホスト装置からリセット信号が発生されたときに当該リ
セット信号の持続時間を検出し、 所定の時間以上にわたってリセット信号が続いて発生し
ているときにリセット信号が真正であると決定し、 この決定に応じて周辺装置のリセット処理を行うことを
特徴とするリセット信号検知方法。 - 【請求項２】 リセット信号の発生時とリセット信号の
終了時とを検出し、 リセット信号の発生時から予め定められた時間を計測
し、 リセット信号の終了検出時が上記所定時間より後である
場合に、リセット信号が真正であるとして周辺装置のリ
セット処理を行う請求項１記載のリセット信号検知方
法。 - 【請求項３】 ホスト装置に接続され、ホスト装置がリ
セット信号を発生した時にこのリセット信号を検知し
て、他の処理に優先して周辺装置のリセット処理を行う
リセット信号の検知装置において、 リセット信号の発生時間を検出するリセット信号発生時
間検出手段と、 検出した信号発生時間と予め定めた設定時間とを比較し
て信号発生時間が設定時間より長いとき、周辺装置のリ
セットを行うリセット処理手段とを備えることを特徴と
するリセット信号検知装置。 - 【請求項４】 前記リセット信号発生時間検出手段は、
リセット信号発生時から予め定められた時間経過後に第
１の信号を発生し、リセット信号発生停止時に第２の信
号を発生するリセット検知回路を含み、 前記リセット処理手段は、上記第１の信号と第２の信号
とを受け、第２の信号を受信する前に第１の信号を受信
したときに割り込み要求を出力する割込み処理制御部
と、割込み要求を受けリセット処理を行う中央処理部部
とを含むことを特徴とする請求項３記載のリセット信号
検知装置。 - 【請求項５】 上記リセット検知回路は、リセット信号
と上記第１及び第２の信号をうけて、リセット信号が真
性のリセット指示を指定しているものであるか否かを判
定するチェックポートを含むことを特徴とする請求項４
記載のリセット信号検知装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237731A JPH0793056A (ja) | 1993-09-24 | 1993-09-24 | リセット信号検知方法及び装置 |
| US08/306,950 US5590280A (en) | 1993-09-24 | 1994-09-16 | Method and an apparatus for resetting an information recording apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237731A JPH0793056A (ja) | 1993-09-24 | 1993-09-24 | リセット信号検知方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793056A true JPH0793056A (ja) | 1995-04-07 |
Family
ID=17019652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5237731A Pending JPH0793056A (ja) | 1993-09-24 | 1993-09-24 | リセット信号検知方法及び装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5590280A (ja) |
| JP (1) | JPH0793056A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006209533A (ja) * | 2005-01-28 | 2006-08-10 | Fujitsu Ltd | 装置の復旧方法 |
| JP2009205377A (ja) * | 2008-02-27 | 2009-09-10 | Fujitsu Microelectronics Ltd | リセット制御を有する集積回路装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100252250B1 (ko) * | 1996-06-28 | 2000-04-15 | 윤종용 | 시스템복구장치 |
| KR100267953B1 (ko) * | 1997-02-11 | 2000-10-16 | 윤종용 | Cd-rom리세트장치및방법 |
| US6112309A (en) * | 1997-04-23 | 2000-08-29 | International Business Machines Corp. | Computer system, device and operation frequency control method |
| TW201525668A (zh) * | 2013-12-24 | 2015-07-01 | Alpha Networks Inc | 能自動重置之電子裝置及其自動重置之方法 |
| US9928143B2 (en) | 2016-04-20 | 2018-03-27 | Hamilton Sundstrand Corporation | System and method for managing single event latched (SEL) conditions |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3524164A (en) * | 1968-01-15 | 1970-08-11 | Ibm | Detection and error checking system for binary data |
| US4496002A (en) * | 1983-07-21 | 1985-01-29 | Jones Joseph W | Horseshoe |
| US4627060A (en) * | 1984-11-29 | 1986-12-02 | Baxter Travenol Laboratories, Inc. | Watchdog timer |
| JPS62157953A (ja) * | 1985-12-28 | 1987-07-13 | Honda Motor Co Ltd | 異常検知機能を備えたマイクロコンピユ−タ |
| JPH0795291B2 (ja) * | 1986-01-13 | 1995-10-11 | 沖電気工業株式会社 | ウオツチドツグタイマ |
| US4982404A (en) * | 1988-10-12 | 1991-01-01 | American Standard Inc. | Method and apparatus for insuring operation of a multiple part system controller |
| US5390324A (en) * | 1992-10-02 | 1995-02-14 | Compaq Computer Corporation | Computer failure recovery and alert system |
-
1993
- 1993-09-24 JP JP5237731A patent/JPH0793056A/ja active Pending
-
1994
- 1994-09-16 US US08/306,950 patent/US5590280A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006209533A (ja) * | 2005-01-28 | 2006-08-10 | Fujitsu Ltd | 装置の復旧方法 |
| JP4728655B2 (ja) * | 2005-01-28 | 2011-07-20 | 富士通株式会社 | 装置の復旧方法 |
| JP2009205377A (ja) * | 2008-02-27 | 2009-09-10 | Fujitsu Microelectronics Ltd | リセット制御を有する集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5590280A (en) | 1996-12-31 |
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