JPH0713883A - バスアダプタ装置 - Google Patents
バスアダプタ装置Info
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- JPH0713883A JPH0713883A JP5156578A JP15657893A JPH0713883A JP H0713883 A JPH0713883 A JP H0713883A JP 5156578 A JP5156578 A JP 5156578A JP 15657893 A JP15657893 A JP 15657893A JP H0713883 A JPH0713883 A JP H0713883A
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- memory
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Abstract
(57)【要約】
【目的】 メモリを含む高速バスと入出力制御装置を含
む低速バスとを接続するバスアダプタ装置において、バ
ッファを用いたメモリへの書逃げの際のエラーのリトラ
イ処理で、特定のエラーバッファレジスタを検出し、Ｃ
ＰＵへのエラー報告を行うようにする。 【構成】 入出力制御装置１０，１１からのメモリライ
ト情報をバッファレジスタ1050〜1052の１つに格納す
る。このレジスタの選択はカウンタ109 ，デコーダ108
により行う。このときメモリライトがエラーであれば、
エラー報告ｊによりカウンタ112 を更新しリトライを行
う。このリトライ回数が規定値オーバとなれば、オーバ
信号ｋにより、そのときの選択バッファレジスタを特定
する特定情報ｅをレジスタ106 にセットして、ＣＰＵ２
０へ報告する。同時に、この選択バッファレジスタを特
定情報ｈに基づきインヒビットゲート111 にて切離し、
縮退運転を続ける。
む低速バスとを接続するバスアダプタ装置において、バ
ッファを用いたメモリへの書逃げの際のエラーのリトラ
イ処理で、特定のエラーバッファレジスタを検出し、Ｃ
ＰＵへのエラー報告を行うようにする。 【構成】 入出力制御装置１０，１１からのメモリライ
ト情報をバッファレジスタ1050〜1052の１つに格納す
る。このレジスタの選択はカウンタ109 ，デコーダ108
により行う。このときメモリライトがエラーであれば、
エラー報告ｊによりカウンタ112 を更新しリトライを行
う。このリトライ回数が規定値オーバとなれば、オーバ
信号ｋにより、そのときの選択バッファレジスタを特定
する特定情報ｅをレジスタ106 にセットして、ＣＰＵ２
０へ報告する。同時に、この選択バッファレジスタを特
定情報ｈに基づきインヒビットゲート111 にて切離し、
縮退運転を続ける。
Description
【０００１】
【産業上の利用分野】本発明はバスアダプタ装置に関
し、特にメモリ及び中央処理装置が接続された高速バス
と複数の入出力装置が接続された低速バスとの間を論理
接続するためのバスアダプタ装置に関するものである。
し、特にメモリ及び中央処理装置が接続された高速バス
と複数の入出力装置が接続された低速バスとの間を論理
接続するためのバスアダプタ装置に関するものである。
【０００２】
【従来の技術】従来の技術では、入出力制御装置からの
メモリライト動作は、低速バスと高速メモリバスをバス
アダプタ装置が論理的に直結し、入出力制御装置がメモ
リに書込む時、メモリからの応答があるまでバスをロッ
クする場合が多い。しかしこの方法では、低速バスと高
速バスの両方を同時に一定時間使用するためにバス効率
が悪い。
メモリライト動作は、低速バスと高速メモリバスをバス
アダプタ装置が論理的に直結し、入出力制御装置がメモ
リに書込む時、メモリからの応答があるまでバスをロッ
クする場合が多い。しかしこの方法では、低速バスと高
速バスの両方を同時に一定時間使用するためにバス効率
が悪い。
【０００３】そこで、いわゆる“データの書逃げ”方式
が採用されている。このデータの書逃げ方式は入出力制
御装置がメモリへのライト動作を実行する時、バスアダ
プタ装置はアドレス及びデータを受けたらバッファにロ
ードした時点でバスサイクルを終了し、メモリライトを
見かけ上高速に終了させる。
が採用されている。このデータの書逃げ方式は入出力制
御装置がメモリへのライト動作を実行する時、バスアダ
プタ装置はアドレス及びデータを受けたらバッファにロ
ードした時点でバスサイクルを終了し、メモリライトを
見かけ上高速に終了させる。
【０００４】バスアダプタ装置はバッファ内にメモリラ
イト情報があれば独自に高速バス上のメモリにその情報
を送りメモリライトを実行する。
イト情報があれば独自に高速バス上のメモリにその情報
を送りメモリライトを実行する。
【０００５】しかし、従来のこの種のデータ書逃げ方式
では、バスアダプタ装置がメモリライト時に異常報告を
受けても、実際にデータを出力した入出力制御装置はバ
スサイクルを終了しているので、先のメモリライト異常
通知をどの入出力制御装置に報告するか判定できない。
では、バスアダプタ装置がメモリライト時に異常報告を
受けても、実際にデータを出力した入出力制御装置はバ
スサイクルを終了しているので、先のメモリライト異常
通知をどの入出力制御装置に報告するか判定できない。
【０００６】そのため、以後のメモリライトサービスを
停止するか、バスアダプタ装置自身がバス調停をすべて
禁止するといった方法で対応し、異常処理はソフトウェ
アによるタイムアウト処理に委ねる方法を採用してい
る。
停止するか、バスアダプタ装置自身がバス調停をすべて
禁止するといった方法で対応し、異常処理はソフトウェ
アによるタイムアウト処理に委ねる方法を採用してい
る。
【０００７】
【発明が解決しようとする課題】上述した従来の書逃げ
方式では、異常報告を受けた際に書逃げを行った入出力
制御装置が特定できないので、低速バスの装置全てが切
離されることになる。これは書逃げデータは正常でも、
バスアダプタ装置が実際に行ったメモリライトが異常に
もかかわらず、ソフトウェアからは見かけ上、低速バス
配下の入出力制御装置の異常として判定される結果とな
る。
方式では、異常報告を受けた際に書逃げを行った入出力
制御装置が特定できないので、低速バスの装置全てが切
離されることになる。これは書逃げデータは正常でも、
バスアダプタ装置が実際に行ったメモリライトが異常に
もかかわらず、ソフトウェアからは見かけ上、低速バス
配下の入出力制御装置の異常として判定される結果とな
る。
【０００８】また、メモリライトの異常の原因はバスア
ダプタ装置自身でない場合も有り得る。バスアダプタ装
置から異常通知として割込んでもソフトウェアとしても
特定の入出力装置を判定することは困難であるという欠
点もある。
ダプタ装置自身でない場合も有り得る。バスアダプタ装
置から異常通知として割込んでもソフトウェアとしても
特定の入出力装置を判定することは困難であるという欠
点もある。
【０００９】本発明の目的は、書逃げ方式の際における
ライト処理異常時のバッファレジスタを切離して縮退運
転を行うと共にＣＰＵの異常報告をも行うようにして、
異常時にも運転続行可能としたバスアダプタ装置を提供
することである。
ライト処理異常時のバッファレジスタを切離して縮退運
転を行うと共にＣＰＵの異常報告をも行うようにして、
異常時にも運転続行可能としたバスアダプタ装置を提供
することである。
【００１０】
【課題を解決するための手段】本発明によれば、メモリ
及び中央処理装置が接続された高速バスと複数の入出力
装置が接続された低速バスとの間を論理接続するための
バスアダプタ装置であって、前記入出力装置からの前記
低速バスを介して送出されてくるアドレス情報及びメモ
リ書込みデータを格納する複数のバッファレジスタと、
前記バッファレジスタの１つを選択するバッファレジス
タ選択手段と、この選択されたバッファレジスタに格納
されたアドレス情報及び書込みデータに従って前記メモ
リへの書込み処理を行う手段と、この書込み処理の異常
に応答して前記選択されたバッファレジスタの切離しを
行うと同時に前記中央処理装置へ異常報告をなす報告手
段とを含むことを特徴とするバスアダプタ装置が得られ
る。
及び中央処理装置が接続された高速バスと複数の入出力
装置が接続された低速バスとの間を論理接続するための
バスアダプタ装置であって、前記入出力装置からの前記
低速バスを介して送出されてくるアドレス情報及びメモ
リ書込みデータを格納する複数のバッファレジスタと、
前記バッファレジスタの１つを選択するバッファレジス
タ選択手段と、この選択されたバッファレジスタに格納
されたアドレス情報及び書込みデータに従って前記メモ
リへの書込み処理を行う手段と、この書込み処理の異常
に応答して前記選択されたバッファレジスタの切離しを
行うと同時に前記中央処理装置へ異常報告をなす報告手
段とを含むことを特徴とするバスアダプタ装置が得られ
る。
【００１１】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【００１２】図１は本発明の実施例のシステムブロック
図である。図において、複数の入出力制御装置１０，１
１は低速バス５０に接続されており、バスアダプタ装置
１００を介して高速バス４０に論理的に接続されてい
る。この高速バス４０には、ＣＰＵ（中央処理装置）２
０及びメインメモリ３０が接続されている。
図である。図において、複数の入出力制御装置１０，１
１は低速バス５０に接続されており、バスアダプタ装置
１００を介して高速バス４０に論理的に接続されてい
る。この高速バス４０には、ＣＰＵ（中央処理装置）２
０及びメインメモリ３０が接続されている。
【００１３】バス接続装置１００に設けられている複数
段のバッファ１０５を介して入出力制御装置１０，１１
からのメインメモリ３０への書込み要求処理を行ういわ
ゆる“書逃げ方式”が採用されている。
段のバッファ１０５を介して入出力制御装置１０，１１
からのメインメモリ３０への書込み要求処理を行ういわ
ゆる“書逃げ方式”が採用されている。
【００１４】尚、１０１はバスドライバであり、１０２
はバスレシーバである。１０３はパリティ検出回路であ
り、１０４，１０６はレジスタ、１０７，１０８はデコ
ーダ、１０９，１１２はカウンタ、１１０，１１１，１
１３，１１４はゲートを夫々示す。
はバスレシーバである。１０３はパリティ検出回路であ
り、１０４，１０６はレジスタ、１０７，１０８はデコ
ーダ、１０９，１１２はカウンタ、１１０，１１１，１
１３，１１４はゲートを夫々示す。
【００１５】入出力制御装置１０からのメモリ３０に対
する書込みアドレス及び書込みデータａはパリティチェ
ック回路１０３にてエラーチェックされ、異常であれば
ステータスラインｂにより入出力装置１０へ異常報告
を、その低速バスサイクル内に行う。異常がなければ入
出力制御装置１０は次のメモリライトサイクルの実行を
ＤＭＡ（ダイレクトメモリアクセス）動作として繰返す
ことになる。
する書込みアドレス及び書込みデータａはパリティチェ
ック回路１０３にてエラーチェックされ、異常であれば
ステータスラインｂにより入出力装置１０へ異常報告
を、その低速バスサイクル内に行う。異常がなければ入
出力制御装置１０は次のメモリライトサイクルの実行を
ＤＭＡ（ダイレクトメモリアクセス）動作として繰返す
ことになる。
【００１６】バスアダプタ装置１００では、受け取った
正常なメモリライト情報ｃが複数のバッファレジスタ１
０５０〜１０５２の１つに一時格納される。この格納す
べきバッファレジスタの選択は、カウンタ１０９，デコ
ーダ１０８，アンドゲート１１１，オアゲート１１０の
回路により行われる。すなわち、カウンタ１０９の内容
をデコーダ１０８にてデコードし、このデコード出力ｌ
により特定されたバッファレジスタ１０５０〜１０５２
の１つのみに選択情報“１”（ｆ）が書込まれ、この
“１”が書込まれたバッファレジスタに入出力制御装置
からの正常なライト情報ｃが格納されるようになってい
る。
正常なメモリライト情報ｃが複数のバッファレジスタ１
０５０〜１０５２の１つに一時格納される。この格納す
べきバッファレジスタの選択は、カウンタ１０９，デコ
ーダ１０８，アンドゲート１１１，オアゲート１１０の
回路により行われる。すなわち、カウンタ１０９の内容
をデコーダ１０８にてデコードし、このデコード出力ｌ
により特定されたバッファレジスタ１０５０〜１０５２
の１つのみに選択情報“１”（ｆ）が書込まれ、この
“１”が書込まれたバッファレジスタに入出力制御装置
からの正常なライト情報ｃが格納されるようになってい
る。
【００１７】このバッファレジスタの選択回路の詳細回
路が図２に示されおり、この例ではバッファレジスタの
数を４個として示している。図２において、カウンタ１
０９は本例では２ビットカウンタであり、このカウント
の更新（インクリメント）は低速バス５０からのメモリ
ライト要求で行うか、カウントアップ後いずれかのレジ
スタを選択したにもかかわらず先のメモリライト処理で
エラー（異常）となり、そのレジスタに対応するインヒ
ビット用ゲート１１１０〜１１１３の１つの出力（ｆ０
〜ｆ３）が“１”にならず、ゲート１１０の出力が
“０”（いずれのレジスタも選択されなかったことを示
す）の場合に、次の新たなレジスタを選択するために出
力ｇによりインクリメントされる。
路が図２に示されおり、この例ではバッファレジスタの
数を４個として示している。図２において、カウンタ１
０９は本例では２ビットカウンタであり、このカウント
の更新（インクリメント）は低速バス５０からのメモリ
ライト要求で行うか、カウントアップ後いずれかのレジ
スタを選択したにもかかわらず先のメモリライト処理で
エラー（異常）となり、そのレジスタに対応するインヒ
ビット用ゲート１１１０〜１１１３の１つの出力（ｆ０
〜ｆ３）が“１”にならず、ゲート１１０の出力が
“０”（いずれのレジスタも選択されなかったことを示
す）の場合に、次の新たなレジスタを選択するために出
力ｇによりインクリメントされる。
【００１８】再び図１に戻ると、選択されたレジスタに
格納されメモリライト情報については、高速バス４０に
接続されたメインメモリ３０に対してメモリライト処理
が行われる。このとき、メモリライト処理に異常があれ
ば、異常報告ｊがバスアダプタ装置１００へ送出され
る。デコーダ１０７によりこれが検出されると、再び同
一のバッファレジスタのライト情報に基づいてメモリラ
イトサイクルのリトライが実行される。
格納されメモリライト情報については、高速バス４０に
接続されたメインメモリ３０に対してメモリライト処理
が行われる。このとき、メモリライト処理に異常があれ
ば、異常報告ｊがバスアダプタ装置１００へ送出され
る。デコーダ１０７によりこれが検出されると、再び同
一のバッファレジスタのライト情報に基づいてメモリラ
イトサイクルのリトライが実行される。
【００１９】このリトライサイクルでも異常が検出され
ると、エラーカウンタ１１２はカウントアップされ、規
定回数以内に正常応答があれば、エラーカウンタ１１２
はリセットされるが、カウントオーバとなれば、ゲート
１１３を介してオーバした旨の信号ｋが出力される。こ
の信号ｋに応答してレジスタ１０６にそのとき選択され
ているバッファレジスタの選択情報ｅが取込まれる。
ると、エラーカウンタ１１２はカウントアップされ、規
定回数以内に正常応答があれば、エラーカウンタ１１２
はリセットされるが、カウントオーバとなれば、ゲート
１１３を介してオーバした旨の信号ｋが出力される。こ
の信号ｋに応答してレジスタ１０６にそのとき選択され
ているバッファレジスタの選択情報ｅが取込まれる。
【００２０】この選択情報ｅに基づいて異常報告及びレ
ジスタ縮退処理が行われるが、その詳細を図２の回路に
より説明する。バッファレジスタの選択情報ｅ０〜ｅ３
を取込むレジスタ１０６０〜１０６３はバッファレジス
タ１０５０〜１０５３に夫々対応して設けられており、
ゲート１１３からのリトライ回数オーバ信号ｋに応答し
て、現在選択中のバッファレジスタに対応したレジスタ
１０６０〜１０６３のうちの１つに選択情報である
“１”が取込まれる。
ジスタ縮退処理が行われるが、その詳細を図２の回路に
より説明する。バッファレジスタの選択情報ｅ０〜ｅ３
を取込むレジスタ１０６０〜１０６３はバッファレジス
タ１０５０〜１０５３に夫々対応して設けられており、
ゲート１１３からのリトライ回数オーバ信号ｋに応答し
て、現在選択中のバッファレジスタに対応したレジスタ
１０６０〜１０６３のうちの１つに選択情報である
“１”が取込まれる。
【００２１】この“１”の情報はオアゲート１１４を介
して高速バス４０へ送出されＣＰＵ２０へ異常報告され
ることになる。同時に、バッファレジスタ縮退のための
インヒビット信号ｈ０〜ｈ３としてインヒビット用ゲー
ト１１１０〜１１１３へ供給される。
して高速バス４０へ送出されＣＰＵ２０へ異常報告され
ることになる。同時に、バッファレジスタ縮退のための
インヒビット信号ｈ０〜ｈ３としてインヒビット用ゲー
ト１１１０〜１１１３へ供給される。
【００２２】すなわち、“１”が立っているインヒビッ
ト信号に対応したゲート１１１０〜１１１３の１つがオ
フとなり、よってカウンタ１０９の出力をデコードした
デコード出力ｌ０〜ｌ３はインヒビットされることにな
り、選択情報として“１”が立っているバッファレジス
タ（規定リトライ回数をオーバしたもの）は以降選択さ
れることはないのである。
ト信号に対応したゲート１１１０〜１１１３の１つがオ
フとなり、よってカウンタ１０９の出力をデコードした
デコード出力ｌ０〜ｌ３はインヒビットされることにな
り、選択情報として“１”が立っているバッファレジス
タ（規定リトライ回数をオーバしたもの）は以降選択さ
れることはないのである。
【００２３】カウンタ１０９がこのインヒビット中のバ
ッファレジスタを選択するとオアゲート１１０の入力は
全て“０”となるので、このゲート１１０の“０”出力
ｇによりカウンタ１０９はインクリメントされて、次の
新たなバッファレジスタを選択する様動作する。
ッファレジスタを選択するとオアゲート１１０の入力は
全て“０”となるので、このゲート１１０の“０”出力
ｇによりカウンタ１０９はインクリメントされて、次の
新たなバッファレジスタを選択する様動作する。
【００２４】尚、レジスタ１０６０〜１０６３はハード
ウェアがリセットされない限りリセットされず、よって
メモリライト異常時のバッファレジスタはインヒビット
されたままであり、以降縮退運転状態となる。
ウェアがリセットされない限りリセットされず、よって
メモリライト異常時のバッファレジスタはインヒビット
されたままであり、以降縮退運転状態となる。
【００２５】一方、図１のＣＰＵ２０へのエラー報告ｉ
はレジスタ１０６の出力ｈの“１”の立上りエッジを用
いてパルス信号にて行われる。ＤＭＡメモリライト動作
を終了した入出力制御装置は、高速バス４０での異常を
認識することなくＣＰＵ２０に対して割込み要求を行い
一連の正常処理を終えようとする。
はレジスタ１０６の出力ｈの“１”の立上りエッジを用
いてパルス信号にて行われる。ＤＭＡメモリライト動作
を終了した入出力制御装置は、高速バス４０での異常を
認識することなくＣＰＵ２０に対して割込み要求を行い
一連の正常処理を終えようとする。
【００２６】しかし、先の高速バス４０でのエラーで既
にバスアダプタ装置１００自身がエラー報告を行ってい
るので、ソフトウェアによりリトライまたは異常処理が
実行されることになる。
にバスアダプタ装置１００自身がエラー報告を行ってい
るので、ソフトウェアによりリトライまたは異常処理が
実行されることになる。
【００２７】
【発明の効果】以上説明した如く、本発明によれば、バ
ッファレジスタに格納されているメモリライト情報をメ
インメモリへ書込む際に異常が生じたら、異常報告をＣ
ＰＵに対して行うと共に、そのときのバッファレジスタ
を切離して縮退運転を行うようにしたので、早急な異常
処理と運転続行が可能になるという効果がある。
ッファレジスタに格納されているメモリライト情報をメ
インメモリへ書込む際に異常が生じたら、異常報告をＣ
ＰＵに対して行うと共に、そのときのバッファレジスタ
を切離して縮退運転を行うようにしたので、早急な異常
処理と運転続行が可能になるという効果がある。
【００２８】従って、バスアダプタ装置により入出力制
御装置を切離すことなく、低速バスと高速バスとの間の
メモリライトを、バッファレジスタを用いて高速に、書
逃げ方式にて実現することができることになる。
御装置を切離すことなく、低速バスと高速バスとの間の
メモリライトを、バッファレジスタを用いて高速に、書
逃げ方式にて実現することができることになる。
【図１】本発明の実施例のブロック図である。
【図２】図１のブロックの一部詳細を示す回路図であ
る。
る。
１０，１１ 入出力制御装置 ２０ ＣＰＵ ３０ メインメモリ ４０ 高速バス ５０ 低速バス １００ バスアダプタ装置 １０３ パリティ検出回路 １０７，１０８ デコーダ １０９ レジスタ選択用カウンタ １１１ インヒビットゲート １１２ リトライカウンタ １０５０〜１０５２ バッファレジスタ
Claims (3)
- 【請求項１】 メモリ及び中央処理装置が接続された高
速バスと複数の入出力装置が接続された低速バスとの間
を論理接続するためのバスアダプタ装置であって、前記
入出力装置からの前記低速バスを介して送出されてくる
アドレス情報及びメモリ書込みデータを格納する複数の
バッファレジスタと、前記バッファレジスタの１つを選
択するバッファレジスタ選択手段と、この選択されたバ
ッファレジスタに格納されたアドレス情報及び書込みデ
ータに従って前記メモリへの書込み処理を行う手段と、
この書込み処理の異常に応答して前記選択されたバッフ
ァレジスタの切離しを行うと同時に前記中央処理装置へ
異常報告をなす報告手段とを含むことを特徴とするバス
アダプタ装置。 - 【請求項２】 前記報告手段は、前記書込み処理が異常
の場合に予め定められた規定回数だけリトライ制御を行
い、リトライ回数が前記規定回数に達したときに前記選
択されたバッファレジスタの切離しを行うと同時に前記
異常報告をなすよう構成されていることを特徴とする請
求項１記載のバスアダプタ装置。 - 【請求項３】 前記バッファレジスタ選択手段は、前記
選択されたバッファレジスタを特定する特定情報を記憶
する記憶手段を有し、前記報告手段は、前記書込み処理
の異常に応答して前記記憶手段に記憶されている特定情
報に基づき前記選択されたバッファレジスタの切離しを
行うよう構成されていることを特徴とする請求項２記載
のバスアダプタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5156578A JPH0713883A (ja) | 1993-06-28 | 1993-06-28 | バスアダプタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5156578A JPH0713883A (ja) | 1993-06-28 | 1993-06-28 | バスアダプタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713883A true JPH0713883A (ja) | 1995-01-17 |
Family
ID=15630831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5156578A Pending JPH0713883A (ja) | 1993-06-28 | 1993-06-28 | バスアダプタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713883A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7415555B2 (en) | 2003-03-31 | 2008-08-19 | Fujitsu Limited | Bus bridge device |
| JP2008269335A (ja) * | 2007-04-20 | 2008-11-06 | Ricoh Co Ltd | データ転送集積回路およびデータ転送装置 |
-
1993
- 1993-06-28 JP JP5156578A patent/JPH0713883A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7415555B2 (en) | 2003-03-31 | 2008-08-19 | Fujitsu Limited | Bus bridge device |
| JP2008269335A (ja) * | 2007-04-20 | 2008-11-06 | Ricoh Co Ltd | データ転送集積回路およびデータ転送装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040120 |