JPH02191043A - ディジタル入力回路のチェック方法 - Google Patents
ディジタル入力回路のチェック方法Info
- Publication number
- JPH02191043A JPH02191043A JP1012448A JP1244889A JPH02191043A JP H02191043 A JPH02191043 A JP H02191043A JP 1012448 A JP1012448 A JP 1012448A JP 1244889 A JP1244889 A JP 1244889A JP H02191043 A JPH02191043 A JP H02191043A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- cpu
- data
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title description 7
- 230000010355 oscillation Effects 0.000 claims description 17
- 230000002159 abnormal effect Effects 0.000 abstract description 5
- 230000000593 degrading effect Effects 0.000 abstract 1
- 230000005856 abnormality Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 235000011950 custard Nutrition 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＣＰＵのバスに接続するＩｌｏのディジタル入力回路の
チエツク方法に関し、 センサ機器等の並列監視データ情報を判定し、ＣＰＵの
処理能力を低下させずに誤データを認識することを目的
とし、 中央処理装置のデータバスに接続する人出ノコユニット
部において、内部に基本パルスを発生するパルス発振回
路と、該パルス発振回路からのパルスをカウントするカ
ウンタ回路と、該カウンタ回路からの出力信号とディジ
タル入力データを切り替える入力切替回路と、該入力切
替回路からの入力信号を中央処理装置側に送出するバッ
ファレジスタと、該バッファレジスタの出力信号と前記
カウンタ回路からの出力信号を比較する比較回路と、該
比較回路からの信号を判定する判定回路とを設け、 該判定回路からの信号によりディジタル入力データが前
記バッファレジスタに正常に読込まれているかどうかを
判定するように構成する。
チエツク方法に関し、 センサ機器等の並列監視データ情報を判定し、ＣＰＵの
処理能力を低下させずに誤データを認識することを目的
とし、 中央処理装置のデータバスに接続する人出ノコユニット
部において、内部に基本パルスを発生するパルス発振回
路と、該パルス発振回路からのパルスをカウントするカ
ウンタ回路と、該カウンタ回路からの出力信号とディジ
タル入力データを切り替える入力切替回路と、該入力切
替回路からの入力信号を中央処理装置側に送出するバッ
ファレジスタと、該バッファレジスタの出力信号と前記
カウンタ回路からの出力信号を比較する比較回路と、該
比較回路からの信号を判定する判定回路とを設け、 該判定回路からの信号によりディジタル入力データが前
記バッファレジスタに正常に読込まれているかどうかを
判定するように構成する。
本発明は、ＣＰＵのバスに接続するＩｌｏのディジクル
入力回路のチエツク方法に関する。
入力回路のチエツク方法に関する。
近年、コンピュータ等で取り扱う入力データについては
データの信頼度の要求が強く、特にパラレルにデータを
入力するディジタルデータをＣＰＵが読み込むＩ１０ユ
ニットが広く使用されるに伴い、データがパラレルであ
り且つ取り扱うデータがセンサ情報等のビット情報を判
別する場合、読み込んｔｌデータがＣＰＵ側で判断出来
ず誤データを処理して重大なトラブルを生ずる事がある
。
データの信頼度の要求が強く、特にパラレルにデータを
入力するディジタルデータをＣＰＵが読み込むＩ１０ユ
ニットが広く使用されるに伴い、データがパラレルであ
り且つ取り扱うデータがセンサ情報等のビット情報を判
別する場合、読み込んｔｌデータがＣＰＵ側で判断出来
ず誤データを処理して重大なトラブルを生ずる事がある
。
これを防ぐため、入力データのチエツク機蛯を付加した
ディジタル入力回路が必要になってきている。
ディジタル入力回路が必要になってきている。
従来のディジタル入力回路の回路構成図を第４図に示す
。図において、１１は入力インタフェース、１２はバッ
ファレジスタ、１３はアドレスコンパレータ、１４はタ
イミング回路を示す。
。図において、１１は入力インタフェース、１２はバッ
ファレジスタ、１３はアドレスコンパレータ、１４はタ
イミング回路を示す。
外部から入力インタフェース１１を通って入力されたパ
ラレルのディジタル入力データはバッファレジスタ１２
に入力され、ＣＰＵ側からのアドレス、セット信号によ
りアドレスコンパレータ１３で選択され、タイミング回
路１４の出力信号によりセットされてＣＰＵ側にデータ
を送出する。
ラレルのディジタル入力データはバッファレジスタ１２
に入力され、ＣＰＵ側からのアドレス、セット信号によ
りアドレスコンパレータ１３で選択され、タイミング回
路１４の出力信号によりセットされてＣＰＵ側にデータ
を送出する。
上記ディジタル入力回路は、扱うデータが特定のコード
（例えばＢＣＤコード）になっている場合はパリティチ
エツク及び不定コードチエツクを行っている。即ちパリ
ティビットを付加して奇数か偶数かをＣＰＵ側で判定し
てその結果を受は取るか、０〜９或いはＡ−Ｆ以外のコ
ート′があるかどうかをＣＰＵ側でチエツクしてその結
果を受は取る方法である。しかしこの方法はセンサ情報
等の“０゛か１”かのビット情報で判定して、特定コー
ドを持たないＳ■情報データの場合はチエツクが不可能
である。
（例えばＢＣＤコード）になっている場合はパリティチ
エツク及び不定コードチエツクを行っている。即ちパリ
ティビットを付加して奇数か偶数かをＣＰＵ側で判定し
てその結果を受は取るか、０〜９或いはＡ−Ｆ以外のコ
ート′があるかどうかをＣＰＵ側でチエツクしてその結
果を受は取る方法である。しかしこの方法はセンサ情報
等の“０゛か１”かのビット情報で判定して、特定コー
ドを持たないＳ■情報データの場合はチエツクが不可能
である。
また、ＣＰＵ側から定期的に入力データの代わりに入力
を切り替えであるデータを書き込んで、このデータをＣ
ＰＵで読み込みループチエツクを行う方法がある。しか
しこの方法の場合はＣＰＵ側の負荷が重くなり、ＣＰＵ
の処理能力が低下することになる。
を切り替えであるデータを書き込んで、このデータをＣ
ＰＵで読み込みループチエツクを行う方法がある。しか
しこの方法の場合はＣＰＵ側の負荷が重くなり、ＣＰＵ
の処理能力が低下することになる。
以上のように従来のディジタル入力回路のチエツク方法
では、特定コードを持たないセンサ情報データ（Ｓ■情
報データ）のチエツクが出来なかった。
では、特定コードを持たないセンサ情報データ（Ｓ■情
報データ）のチエツクが出来なかった。
本発明ではＳ■情報データの場合でも判定ができ、しか
もＣＰＵの処理能力を低下させずに誤データを認識でき
るようにすることを目的とする。
もＣＰＵの処理能力を低下させずに誤データを認識でき
るようにすることを目的とする。
本発明のディジタル入力回路の原理構成図を第１図に示
す。図において、１は基本パルスを発生するパルス発振
回路、２は該パルス発振回路からのパルスによりカウン
トを行うカウンタ回路、３はカウンタ回路からの出力信
号とディジタル入力データとを切り替える入力切替回路
、４は入力切替回路からの入力信号をＣＰＵ側に送出す
るバッファレジスタ、５はバッファレジスタの出力信号
とカウンタ回路２からの出力信号を比較する比較回路、
６は比較回路からのデータで良否を判定する判定回路、
７はアドレスを設定するアクセス回路、８はバッファレ
ジスタ４のセット信号のタイミングを指定するタイミン
グ回路を示す。
す。図において、１は基本パルスを発生するパルス発振
回路、２は該パルス発振回路からのパルスによりカウン
トを行うカウンタ回路、３はカウンタ回路からの出力信
号とディジタル入力データとを切り替える入力切替回路
、４は入力切替回路からの入力信号をＣＰＵ側に送出す
るバッファレジスタ、５はバッファレジスタの出力信号
とカウンタ回路２からの出力信号を比較する比較回路、
６は比較回路からのデータで良否を判定する判定回路、
７はアドレスを設定するアクセス回路、８はバッファレ
ジスタ４のセット信号のタイミングを指定するタイミン
グ回路を示す。
バッファレジスタ４はディジタル入力を記憶して、ＣＰ
Ｕからのアドレス、セット信号によりアクセス回路７で
選択されて、タイミング回路８の出力信号によりセット
されて、ＣＰＵへ入力データを送出する。
Ｕからのアドレス、セット信号によりアクセス回路７で
選択されて、タイミング回路８の出力信号によりセット
されて、ＣＰＵへ入力データを送出する。
バッファレジスタ４がＣＰＵからアクセスされていない
時は、パルス発振回路１とカウンタ回路２が動作し、入
力切替回路３により入力データを切り替えて、このカウ
ンタ回路２の出力をバッファレジスタ４に逐次記憶する
。
時は、パルス発振回路１とカウンタ回路２が動作し、入
力切替回路３により入力データを切り替えて、このカウ
ンタ回路２の出力をバッファレジスタ４に逐次記憶する
。
この間、カウンタ出力Ａとバッファレジスタ出力Ｂとを
比較回路５で判定し、Ａ＝Ｂ以外、即ちＡ＞Ｂ、Ａ＜Ｂ
の場合エラーメツセージ（異常）として判定回路６に記
憶してＣＰＵに送出する。
比較回路５で判定し、Ａ＝Ｂ以外、即ちＡ＞Ｂ、Ａ＜Ｂ
の場合エラーメツセージ（異常）として判定回路６に記
憶してＣＰＵに送出する。
ＣＰＵがアクセスしている場合はパルス発振回路１を停
止し、入力データを入力切替回路３を通してバッファレ
ジスタ４に記憶するようにし、この間は比較判定を行わ
ないようにしている。
止し、入力データを入力切替回路３を通してバッファレ
ジスタ４に記憶するようにし、この間は比較判定を行わ
ないようにしている。
本発明の実施例のディジタル入力回路の回路構成図を第
２図に示す。図において、１はパルス発振回路、２はカ
ウンタ回路、３は入力切替回路、４はバッファレジスタ
、５は比較回路、６は判定回路、７はアクセス回路、８
はタイミング回路を示す。
２図に示す。図において、１はパルス発振回路、２はカ
ウンタ回路、３は入力切替回路、４はバッファレジスタ
、５は比較回路、６は判定回路、７はアクセス回路、８
はタイミング回路を示す。
入力切替回路３はパラレル入力（１６ビツト）毎にアン
ドとオアによる組合わせ回路により、ディジタル入力デ
ータかカウンタ回路からの出力データかを切り替え選択
ができる。判定回路６はフリップフロップ（Ｆ Ｆ）と
モノマルチ（ＭＭ）とからなり、比較回路５からの判定
信号がＡ＝Ｂ以外即ちＡ＞Ｂ、Ａ＜１３の場合にモノマ
ルチＭＭよりのセットによりフリップフロップＦＦがセ
ットされて異常信号をＣＰＵ側に送出する。アクセス回
路７はアドレスコンパレータＡＤＣとタイミング回路Ｔ
ＭＩとからなり、ＣＰＵ側からのアドレス、セット信号
によりアドレスコンパレータＡＤＣで選択されて、タイ
ミング回路８の出力信号でバッファレジスタ４をセット
する。なおアクセス回路７のタイミング回路ＴＭＩはＣ
ＰＵにデータ読み込みをアクセスするイネーブル信号の
送出タイミングを取る回路である。
ドとオアによる組合わせ回路により、ディジタル入力デ
ータかカウンタ回路からの出力データかを切り替え選択
ができる。判定回路６はフリップフロップ（Ｆ Ｆ）と
モノマルチ（ＭＭ）とからなり、比較回路５からの判定
信号がＡ＝Ｂ以外即ちＡ＞Ｂ、Ａ＜１３の場合にモノマ
ルチＭＭよりのセットによりフリップフロップＦＦがセ
ットされて異常信号をＣＰＵ側に送出する。アクセス回
路７はアドレスコンパレータＡＤＣとタイミング回路Ｔ
ＭＩとからなり、ＣＰＵ側からのアドレス、セット信号
によりアドレスコンパレータＡＤＣで選択されて、タイ
ミング回路８の出力信号でバッファレジスタ４をセット
する。なおアクセス回路７のタイミング回路ＴＭＩはＣ
ＰＵにデータ読み込みをアクセスするイネーブル信号の
送出タイミングを取る回路である。
ＣＰＵからのアクセス信号によりパルス発振回路１の出
カスタードが停止され、カウンタ回路２及び判定回路６
への出力が制御される。これによリバッファレジスタ４
へのカウンタ回路２からの出力信号が停止され、判定回
路５による異常信号の判定検出は行われない。ＣＰＵか
らのアクセス信号が停止すれば、再びパルス発振回路１
がスタートし、カウンタ回路２はカウントを続行し、比
較回路５と判定回路６により、ディジタル入力回路の異
常チエツクを行う。即ちＣＰＵからのアクセスがない時
は常時ディジタル入力回路のチエツクをすることができ
、アクセスがあれば良否の判定は休止するが、その間判
定回路６のフリップフロップＦＦＴ：ｃＰＵに対する異
常検出信号は蓄えておくことができる。
カスタードが停止され、カウンタ回路２及び判定回路６
への出力が制御される。これによリバッファレジスタ４
へのカウンタ回路２からの出力信号が停止され、判定回
路５による異常信号の判定検出は行われない。ＣＰＵか
らのアクセス信号が停止すれば、再びパルス発振回路１
がスタートし、カウンタ回路２はカウントを続行し、比
較回路５と判定回路６により、ディジタル入力回路の異
常チエツクを行う。即ちＣＰＵからのアクセスがない時
は常時ディジタル入力回路のチエツクをすることができ
、アクセスがあれば良否の判定は休止するが、その間判
定回路６のフリップフロップＦＦＴ：ｃＰＵに対する異
常検出信号は蓄えておくことができる。
本実施例のタイミングチャーＦを第３図に示す。
図において、■は入力データ、Ａはカウンタ回路２の出
力信号、Ｅはバッファレジスタ４の入力信号、Ｂはバッ
ファレジスタ４の出力信号、ＪはＣＰＵのアクセス信号
、Ｇはタイミング回路８の出力信号、Ｈはアクセス回路
７のイネーブル信号、Ｃはパルス発振回路１の出力信号
、Ｓは判定回路６のフリップフロップＦＦのセット信号
、Ｄは判定回路６のフリップフロップＦＦの入力信号、
Ｑは判定回路６のフリップフロップＦＦの出力信号とす
る。
力信号、Ｅはバッファレジスタ４の入力信号、Ｂはバッ
ファレジスタ４の出力信号、ＪはＣＰＵのアクセス信号
、Ｇはタイミング回路８の出力信号、Ｈはアクセス回路
７のイネーブル信号、Ｃはパルス発振回路１の出力信号
、Ｓは判定回路６のフリップフロップＦＦのセット信号
、Ｄは判定回路６のフリップフロップＦＦの入力信号、
Ｑは判定回路６のフリップフロップＦＦの出力信号とす
る。
入力データＩはｘ、ｙ、ｚのビットデータからなり、カ
ウンタ回路２の出力信号Ａはパルス発振回路１の出力信
号Ｃに同期したカウント信号で、Ｎ、 Ｎ＋１． Ｎ＋
２． Ｎ＋３． Ｎ＋４． Ｎ＋５ ・ ・ ・、Ｎ
＋９とカウント信号を送出する。カウント信号はＯから
９９９までのビット信号を繰り返して送出する。
ウンタ回路２の出力信号Ａはパルス発振回路１の出力信
号Ｃに同期したカウント信号で、Ｎ、 Ｎ＋１． Ｎ＋
２． Ｎ＋３． Ｎ＋４． Ｎ＋５ ・ ・ ・、Ｎ
＋９とカウント信号を送出する。カウント信号はＯから
９９９までのビット信号を繰り返して送出する。
バッファレジスタ４の入力信号Ｅは入力切替回路３によ
り入力データｌかカウンタ出力信号Ａかを選定入力する
。バッファレジスタ４の出力信号Ｂはタイミング回路８
からの出力パルス信号ＧによりセットされてＣＰＵ側に
送出されると共に、比較回路５に入力される。比較回路
５でカウンタ出力信号Ａとバッファレジスタの出力信号
Ｂとを比較し、Ａ＞Ｂ、Ａ＜Ｂであれば判定回路６の入
力信号りにより出力信号Ｑが異常信号としてＣＰＵに送
出される。Ａ＝Ｂの場合はデータは正常であるので異常
信号Ｑは送出されない。
り入力データｌかカウンタ出力信号Ａかを選定入力する
。バッファレジスタ４の出力信号Ｂはタイミング回路８
からの出力パルス信号ＧによりセットされてＣＰＵ側に
送出されると共に、比較回路５に入力される。比較回路
５でカウンタ出力信号Ａとバッファレジスタの出力信号
Ｂとを比較し、Ａ＞Ｂ、Ａ＜Ｂであれば判定回路６の入
力信号りにより出力信号Ｑが異常信号としてＣＰＵに送
出される。Ａ＝Ｂの場合はデータは正常であるので異常
信号Ｑは送出されない。
次にＣＰＵからのアクセス信号Ｊが挿入されると、この
アクセス信号によりバッファレジスタ４の入力データＥ
は入力切替回路３によりカウンタ回路２からの出力信号
Ａから入力データＩ （Ｙ）に切り替えられ、バッファ
レジスタ４からの出力信号Ｂ（Ｎ＋５）は入力データＩ
（Ｙ）に切り替わる。
アクセス信号によりバッファレジスタ４の入力データＥ
は入力切替回路３によりカウンタ回路２からの出力信号
Ａから入力データＩ （Ｙ）に切り替えられ、バッファ
レジスタ４からの出力信号Ｂ（Ｎ＋５）は入力データＩ
（Ｙ）に切り替わる。
同時にＣＰＵアクセス信号信号上りパルス発振回路１へ
のスタート信号を停止して、カウンタ回路２の出力信号
Ａを停止しくＮ ＋ ５）の状態のままにしておく。ま
た判定回路６へのセット信号Ｓが停止されるので判定回
路の入力信号りも不定になり出力信号Ｑも送出されない
。なおタイミング回路８の送出信号Ｇはパルス信号から
直流信号に切り替えられ、セット信号としバッファレジ
スタ４の出力信号Ｂを読み込むためのイネーブル信号を
タイミング回路ＴＭＩを通してＣＰＵに送出する。
のスタート信号を停止して、カウンタ回路２の出力信号
Ａを停止しくＮ ＋ ５）の状態のままにしておく。ま
た判定回路６へのセット信号Ｓが停止されるので判定回
路の入力信号りも不定になり出力信号Ｑも送出されない
。なおタイミング回路８の送出信号Ｇはパルス信号から
直流信号に切り替えられ、セット信号としバッファレジ
スタ４の出力信号Ｂを読み込むためのイネーブル信号を
タイミング回路ＴＭＩを通してＣＰＵに送出する。
更にＣＰＵからのアクセス信号Ｊが停止すると再びパル
ス発振信号Ｃが起動し、カウンタ出力信号Ａは（Ｎ＋６
．Ｎ＋７．Ｎ＋８．Ｎ＋９とカウントを再開し、異常信
号の判定回路が形成される。即ちカウンタ出力信号Ａが
（Ｎ＋９）になった時バッファレジスフ出力信号Ｂが（
Ｎ ＋８）のままであれば、比較回路で（Ｎ＋９）＞（
Ｎ＋８＞を判定しＡ＞Ｂであるので異常と判定して異常
信号Ｑを送出する。
ス発振信号Ｃが起動し、カウンタ出力信号Ａは（Ｎ＋６
．Ｎ＋７．Ｎ＋８．Ｎ＋９とカウントを再開し、異常信
号の判定回路が形成される。即ちカウンタ出力信号Ａが
（Ｎ＋９）になった時バッファレジスフ出力信号Ｂが（
Ｎ ＋８）のままであれば、比較回路で（Ｎ＋９）＞（
Ｎ＋８＞を判定しＡ＞Ｂであるので異常と判定して異常
信号Ｑを送出する。
以上説明したように本発明によれば、ＣＰＵに負担させ
ることなしに内部回路で逐次判定を行い、かつ入力デー
タの形式に関係なく全入力ピントに対しチエツクを行う
ことができる。これによりデータの信頼度が向上し且っ
ＣＰＵの負担も軽減できるので、データ処理装置等の信
転性向上に寄与するところが大きい。
ることなしに内部回路で逐次判定を行い、かつ入力デー
タの形式に関係なく全入力ピントに対しチエツクを行う
ことができる。これによりデータの信頼度が向上し且っ
ＣＰＵの負担も軽減できるので、データ処理装置等の信
転性向上に寄与するところが大きい。
第１図は本発明のディジタル入力回路の原理構成図、第
２図は実施例のディジタル入力回路の回路構成図、第３
図は実施例のタイミングチ中−ト、第４図は従来例のデ
ィジタル入力回路の回路構成図を示す。 図において、１はパルス発振回路、２はカウンタ回路、
３は入力切替回路、４，１２はバッファレジスタ、５は
比較回路、６は判定回路、７はアクセス回路、８．Ｉ４
はタイミング回路、ＩＩは入力インタフェース、１３は
アドレスコンパレータを示す。 →
２図は実施例のディジタル入力回路の回路構成図、第３
図は実施例のタイミングチ中−ト、第４図は従来例のデ
ィジタル入力回路の回路構成図を示す。 図において、１はパルス発振回路、２はカウンタ回路、
３は入力切替回路、４，１２はバッファレジスタ、５は
比較回路、６は判定回路、７はアクセス回路、８．Ｉ４
はタイミング回路、ＩＩは入力インタフェース、１３は
アドレスコンパレータを示す。 →
Claims (1)
- 【特許請求の範囲】 中央処理装置（ＣＰＵ）のデータバスに接続する入出力
ユニット部において、 内部に基本パルスを発生するパルス発振回路（１）と、
該パルス発振回路（１）からのパルスをカウントするカ
ウンタ回路（２）と、該カウンタ回路（２）からの出力
信号とディジタル入力データを切り替える入力切替回路
（３）と、該入力切替回路（３）からの入力信号を中央
処理装置（ＣＰＵ）側に送出するバッファレジスタ（４
）と、該バッファレジスタ（４）の出力信号Ｂと前記カ
ウンタ回路（２）からの出力信号Ａを比較する比較回路
（５）と、該比較回路からの信号を判定する判定回路（
６）とを設け、該判定回路（６）からの信号によりディ
ジタル入力データが前記バッファレジスタ（４）に正常
に読込まれているかどうかを判定することを特徴とする
ディジタル入力回路のチェック方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012448A JPH02191043A (ja) | 1989-01-20 | 1989-01-20 | ディジタル入力回路のチェック方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012448A JPH02191043A (ja) | 1989-01-20 | 1989-01-20 | ディジタル入力回路のチェック方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02191043A true JPH02191043A (ja) | 1990-07-26 |
Family
ID=11805618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1012448A Pending JPH02191043A (ja) | 1989-01-20 | 1989-01-20 | ディジタル入力回路のチェック方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02191043A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6239734B1 (en) | 1997-12-30 | 2001-05-29 | Hyundai Electronics Industries Co., Ltd. | Apparatus and a method for analog to digital conversion using plural reference signals and comparators |
-
1989
- 1989-01-20 JP JP1012448A patent/JPH02191043A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6239734B1 (en) | 1997-12-30 | 2001-05-29 | Hyundai Electronics Industries Co., Ltd. | Apparatus and a method for analog to digital conversion using plural reference signals and comparators |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5177747A (en) | Personal computer memory bank parity error indicator | |
| JPH02191043A (ja) | ディジタル入力回路のチェック方法 | |
| KR940002273B1 (ko) | 퍼스널 컴퓨터 패리티 체크 시스템 | |
| JPH0535616A (ja) | データ転送システム | |
| JPS619735A (ja) | Ｃｐｕのリセツト方式 | |
| JPS62226353A (ja) | Ｒａｓ回路付記憶装置 | |
| JPH0234071B2 (ja) | ||
| JPH02297650A (ja) | 受信装置 | |
| JPH0713883A (ja) | バスアダプタ装置 | |
| JPH05274228A (ja) | データ処理装置 | |
| JPH07152497A (ja) | ディスク制御装置 | |
| JPH0488452A (ja) | データ抜け検出回路 | |
| JPH01116747A (ja) | キャッシュｌｓｉ | |
| JPH0981465A (ja) | 主記憶制御装置 | |
| JPS61255441A (ja) | 情報処理装置 | |
| JPH01277951A (ja) | データ転送装置 | |
| JPH0571950U (ja) | 定周期メモリ検査装置 | |
| JPH01102651A (ja) | 診断方式 | |
| JPH05224968A (ja) | データチェック方式 | |
| JPH01219923A (ja) | セクタバッファ制御方式 | |
| JPH029251A (ja) | フレーミングエラー・ステータス回路 | |
| JPH01201735A (ja) | マイクロプロセッサ装置 | |
| JPS60239851A (ja) | 記憶装置 | |
| JPH0540583A (ja) | 情報処理システム | |
| JPH01137474A (ja) | データ記憶制御装置 |