JPH01116747A - キャッシュｌｓｉ - Google Patents
キャッシュｌｓｉInfo
- Publication number
- JPH01116747A JPH01116747A JP62275162A JP27516287A JPH01116747A JP H01116747 A JPH01116747 A JP H01116747A JP 62275162 A JP62275162 A JP 62275162A JP 27516287 A JP27516287 A JP 27516287A JP H01116747 A JPH01116747 A JP H01116747A
- Authority
- JP
- Japan
- Prior art keywords
- data
- erroneous
- error
- output
- correct
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 abstract description 3
- 230000006870 function Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000013481 data capture Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュＬＳＩに関し、特に情報処理装置等
に使用されるキャッシュＬＳＩに関する。
に使用されるキャッシュＬＳＩに関する。
従来、この種のキャッシュＬＳＩは、データの信頼性を
確保する為に、データ・メモリからのデータのエラー・
チェックを行ない、その結果、エラーが発生すれば上位
装置に報告を行って上位装置からのりトライ動作指示が
来るのを待機し、リトライ動作指示が来てがらりトライ
動作を行う構成となっていた。
確保する為に、データ・メモリからのデータのエラー・
チェックを行ない、その結果、エラーが発生すれば上位
装置に報告を行って上位装置からのりトライ動作指示が
来るのを待機し、リトライ動作指示が来てがらりトライ
動作を行う構成となっていた。
上述した従来のキャッシュＬＳＩは、エラー発生を上位
装置へ報告し、上位装置からのりトライ動作指示が来て
からりトライ動作を行う構成となっているので、待機時
間およびリトライ動作時間が必要となり、システムの性
能が低下するという欠点がある。
装置へ報告し、上位装置からのりトライ動作指示が来て
からりトライ動作を行う構成となっているので、待機時
間およびリトライ動作時間が必要となり、システムの性
能が低下するという欠点がある。
本発明の目的は、エラー検出から正しいデー）を出力す
るまでの時間を短縮することができ、システム性能の向
上をはかることができるキャッシュＬＳＩを提供するこ
とにある。
るまでの時間を短縮することができ、システム性能の向
上をはかることができるキャッシュＬＳＩを提供するこ
とにある。
本発明のキャッシュＬＳＩは、所定のデータを記憶し出
力するデータ・メモリと、このデータ・メモリからのデ
ータが誤りか否かを判定するエラー・チェック回路と、
このエラー・チェック回路により前記データが誤りであ
ると判定されたときこの誤りデータに対応する正しいデ
ータを出力する正データ出力手段と、前記エラー・チェ
ック回路により前記データが誤りであると判定されたと
き前記正データ出力手段の出力信号を伝達し、否と判定
されたとき前記データ・メモリからのデータを伝達する
マルチプレクサとを有している。
力するデータ・メモリと、このデータ・メモリからのデ
ータが誤りか否かを判定するエラー・チェック回路と、
このエラー・チェック回路により前記データが誤りであ
ると判定されたときこの誤りデータに対応する正しいデ
ータを出力する正データ出力手段と、前記エラー・チェ
ック回路により前記データが誤りであると判定されたと
き前記正データ出力手段の出力信号を伝達し、否と判定
されたとき前記データ・メモリからのデータを伝達する
マルチプレクサとを有している。
次に、本発明の実施例について図面を参照して説明する
。′ 第１図は本発明の第１の実施例を示すブロック図である
。
。′ 第１図は本発明の第１の実施例を示すブロック図である
。
この実施例は、メイン・メモリ１０からの所定のデータ
を記憶しておき出力するデータ・メモリ１と、このデー
タ・メモリ１からのデータが誤りか否かをパリティチエ
ツクにより判定しエラー判定信号ｖｉを出力するエラー
・チェック回路２と、エラー判定信号Ｖｔが「誤り」の
レベルにあるとき、メイン・メモリ１０から、誤りと判
定されたデータに対応する正しいデータを取込み出力す
る正データ取込み回路３と、エラー判定信号■Ｅが「誤
り」のレベルにあるとき、正データ取込み回路３からの
正しいデータをＣＰＵ２０に対して伝達し、エラー判定
信号ＶＢが「否」のレベルにあるとき、データ・メモリ
１からのデータをＣＰＵ２０に伝達するマルチプレクサ
４とを備えた構成となっている。
を記憶しておき出力するデータ・メモリ１と、このデー
タ・メモリ１からのデータが誤りか否かをパリティチエ
ツクにより判定しエラー判定信号ｖｉを出力するエラー
・チェック回路２と、エラー判定信号Ｖｔが「誤り」の
レベルにあるとき、メイン・メモリ１０から、誤りと判
定されたデータに対応する正しいデータを取込み出力す
る正データ取込み回路３と、エラー判定信号■Ｅが「誤
り」のレベルにあるとき、正データ取込み回路３からの
正しいデータをＣＰＵ２０に対して伝達し、エラー判定
信号ＶＢが「否」のレベルにあるとき、データ・メモリ
１からのデータをＣＰＵ２０に伝達するマルチプレクサ
４とを備えた構成となっている。
従って、エラーが発生しても、従来例のようにエラー発
生の報告、待機及びリトライ動作等のステップを経由し
ないて、正しいデータを短時間にＣＰＵ２０に伝達する
ことができる。
生の報告、待機及びリトライ動作等のステップを経由し
ないて、正しいデータを短時間にＣＰＵ２０に伝達する
ことができる。
第２図は本発明の第２の実施例を示すブロック図である
。
。
この実施例は、データが誤りであるか否かを判定する手
段と、誤りデータに対応する正しいデータを出力する手
段とを１つのＥＣＣ回路（ＥｒｒｏｒＣｏｒｒｅｃｔｉ
ｎｇ Ｃｏｄｅ回路）５により構成したものである。こ
のＥＣＣ回路５は自動訂正機能があるので、メイン・メ
モリ１０から正しいデータを読み、 取る必要がなく
、正しいデータを出力するまでの時間を更に短縮するこ
とができる利点がある。
段と、誤りデータに対応する正しいデータを出力する手
段とを１つのＥＣＣ回路（ＥｒｒｏｒＣｏｒｒｅｃｔｉ
ｎｇ Ｃｏｄｅ回路）５により構成したものである。こ
のＥＣＣ回路５は自動訂正機能があるので、メイン・メ
モリ１０から正しいデータを読み、 取る必要がなく
、正しいデータを出力するまでの時間を更に短縮するこ
とができる利点がある。
以上説明したように本発明は、エラーが発生したとき直
ちに正しいデータが出力できる手段を設けることにより
、従来のようにエラー発生の報告、待機及びリトライ動
作のステップを経由しなくてもよいので、エラー検出か
ら正しいデータを出力するまでの時間を短縮することが
でき、システム性能の向上をはかることができる効果が
ある。
ちに正しいデータが出力できる手段を設けることにより
、従来のようにエラー発生の報告、待機及びリトライ動
作のステップを経由しなくてもよいので、エラー検出か
ら正しいデータを出力するまでの時間を短縮することが
でき、システム性能の向上をはかることができる効果が
ある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示すブロック図である。 １・・・データ・メモリ、２・・・エラー・チェック、
３・・・正データ取込み回路、４・・・マルチプレクサ
、５・・・ＥＣＣ回路、１０・・・メイン・メモリ、２
０・・・ＣＰＵ。
施例を示すブロック図である。 １・・・データ・メモリ、２・・・エラー・チェック、
３・・・正データ取込み回路、４・・・マルチプレクサ
、５・・・ＥＣＣ回路、１０・・・メイン・メモリ、２
０・・・ＣＰＵ。
Claims (1)
- 所定のデータを記憶し出力するデータ・メモリと、この
データ・メモリからのデータが誤りか否かを判定するエ
ラー・チェック回路と、このエラー・チェック回路によ
り前記データが誤りであると判定されたときこの誤りデ
ータに対応する正しいデータを出力する正データ出力手
段と、前記エラー・チェック回路により前記データが誤
りであると判定されたとき前記正データ出力手段の出力
信号を伝達し、否と判定されたとき前記データ・メモリ
からのデータを伝達するマルチプレクサとを有すること
を特徴とするキャッシュＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275162A JPH01116747A (ja) | 1987-10-29 | 1987-10-29 | キャッシュｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275162A JPH01116747A (ja) | 1987-10-29 | 1987-10-29 | キャッシュｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01116747A true JPH01116747A (ja) | 1989-05-09 |
Family
ID=17551538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275162A Pending JPH01116747A (ja) | 1987-10-29 | 1987-10-29 | キャッシュｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01116747A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02304458A (ja) * | 1989-05-19 | 1990-12-18 | Hitachi Ltd | 電子写真装置 |
| JPH06324943A (ja) * | 1993-05-17 | 1994-11-25 | Hitachi Ltd | 主記憶制御方法 |
-
1987
- 1987-10-29 JP JP62275162A patent/JPH01116747A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02304458A (ja) * | 1989-05-19 | 1990-12-18 | Hitachi Ltd | 電子写真装置 |
| JPH06324943A (ja) * | 1993-05-17 | 1994-11-25 | Hitachi Ltd | 主記憶制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0691513B2 (ja) | データ伝送誤り検出方式 | |
| JPH01116747A (ja) | キャッシュｌｓｉ | |
| KR100249171B1 (ko) | 비동기식 데이터 송수신 장치의 에러 검출 방법 | |
| JPH0535616A (ja) | データ転送システム | |
| JPS6023379B2 (ja) | デ−タ処理システム | |
| JP2888654B2 (ja) | データ入力制御方式 | |
| JPH02297650A (ja) | 受信装置 | |
| JP3341738B2 (ja) | メモリのエラー検出方式 | |
| KR840000246B1 (ko) | 에러(error) 처리장치를 갖춘 데이타 처리 시스템 | |
| JPS61208134A (ja) | 情報処理装置におけるエラ−検出方式 | |
| JPH0638239B2 (ja) | 誤り訂正機構 | |
| JPH033043A (ja) | 半導体装置 | |
| JPS6373437A (ja) | パリテイ回路検査方式 | |
| JPH05224968A (ja) | データチェック方式 | |
| JPH0192857A (ja) | 記憶装置 | |
| JPH038040A (ja) | １ビット誤リ情報記憶装置 | |
| JPS60101649A (ja) | 電子計算機の診断装置 | |
| JPS61255441A (ja) | 情報処理装置 | |
| JPS581235A (ja) | 通信バスデ−タ転送方式 | |
| JPS5965357A (ja) | パリテイビツト作成制御方式 | |
| JPH0760391B2 (ja) | 誤り訂正機構 | |
| JPS61237148A (ja) | 記憶装置 | |
| JPH0540583A (ja) | 情報処理システム | |
| JPS63244945A (ja) | デ−タ伝送方式 | |
| JPH03166626A (ja) | 情報処理装置 |