JPH0638239B2 - 誤り訂正機構 - Google Patents
誤り訂正機構Info
- Publication number
- JPH0638239B2 JPH0638239B2 JP61137005A JP13700586A JPH0638239B2 JP H0638239 B2 JPH0638239 B2 JP H0638239B2 JP 61137005 A JP61137005 A JP 61137005A JP 13700586 A JP13700586 A JP 13700586A JP H0638239 B2 JPH0638239 B2 JP H0638239B2
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- Expired - Lifetime
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Description
【発明の詳細な説明】 技術分野 本発明は誤り訂正機構に関し、特に格納手段を二重に持
ち、誤り訂正回路を有する誤り訂正機構に関する。
ち、誤り訂正回路を有する誤り訂正機構に関する。
従来技術 現在、情報処理装置の多くはＬＳＩ（大規模集積回路）
で実現されており、ＬＳＩの大きさにより格納手段の出
力ピンの数が限定されていて十分な個数の出力ピンを出
せないため、または、遅延時間のために格納手段を二重
に持つ場合がある。このような場合には第１の格納手段
から読出したデータに単一誤りがあると、ハミング符号
を用いた単一誤り訂正回路によって訂正するが、第２の
格納手段で単一誤りがあっても両方の格納手段から読出
したデータを比較して誤りの検出はするが訂正はしてい
なかった。
で実現されており、ＬＳＩの大きさにより格納手段の出
力ピンの数が限定されていて十分な個数の出力ピンを出
せないため、または、遅延時間のために格納手段を二重
に持つ場合がある。このような場合には第１の格納手段
から読出したデータに単一誤りがあると、ハミング符号
を用いた単一誤り訂正回路によって訂正するが、第２の
格納手段で単一誤りがあっても両方の格納手段から読出
したデータを比較して誤りの検出はするが訂正はしてい
なかった。
このような従来の誤り訂正機構では、第２の格納手段に
関して単一誤りの訂正をしていなかったので、その原因
が第２の格納手段の間欠障害で、もう一度格納しなおせ
ば正常に動作する場合でも情報処理装置の仕事の流れが
しばらく中断したり、あるいは、システムダウンするこ
とになり、情報処理装置の信頼度を下げてしまうという
欠点がある。
関して単一誤りの訂正をしていなかったので、その原因
が第２の格納手段の間欠障害で、もう一度格納しなおせ
ば正常に動作する場合でも情報処理装置の仕事の流れが
しばらく中断したり、あるいは、システムダウンするこ
とになり、情報処理装置の信頼度を下げてしまうという
欠点がある。
発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、情報処理装置の信頼性を向上させること
ができる誤り訂正機構の提供を目的とする。
されたもので、情報処理装置の信頼性を向上させること
ができる誤り訂正機構の提供を目的とする。
発明の構成 本発明による誤り訂正機構は、入力データを格納する第
１及び第２の格納手段と、第１の格納手段から読出した
データの誤りを検出したときにその誤りを訂正して出力
しかつその誤りが未検出のときに第１の格納手段から読
出したデータをそのまま出力する誤り訂正回路とを有す
る誤り訂正機構であって、第１及び第２の格納手段各々
のデータを比較する比較手段と、第１の格納手段から読
出したデータの誤り及び第１及び第２の格納手段各々の
データの不一致のうち少なくとも一方が検出されたとき
に誤り訂正回路の出力を第１及び第２の格納手段に格納
する手段とを含むことを特徴とする。
１及び第２の格納手段と、第１の格納手段から読出した
データの誤りを検出したときにその誤りを訂正して出力
しかつその誤りが未検出のときに第１の格納手段から読
出したデータをそのまま出力する誤り訂正回路とを有す
る誤り訂正機構であって、第１及び第２の格納手段各々
のデータを比較する比較手段と、第１の格納手段から読
出したデータの誤り及び第１及び第２の格納手段各々の
データの不一致のうち少なくとも一方が検出されたとき
に誤り訂正回路の出力を第１及び第２の格納手段に格納
する手段とを含むことを特徴とする。
実施例 次に本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。図
において、セレクタ１はデータエラー指示信号線１６が
「１」の時に、単一誤り訂正回路（以下ＥＤＡＣとす
る）３から訂正データ信号線１３で送られてくるデータ
を選択し、データエラー指示信号線１６が「０」の時
に、データ信号線１１で送られてくるデータを選択して
出力する。
において、セレクタ１はデータエラー指示信号線１６が
「１」の時に、単一誤り訂正回路（以下ＥＤＡＣとす
る）３から訂正データ信号線１３で送られてくるデータ
を選択し、データエラー指示信号線１６が「０」の時
に、データ信号線１１で送られてくるデータを選択して
出力する。
レジスタ２（第１の格納手段）はオア回路７の出力が
「１」の時にセレクタ１の出力データを格納する。ＥＤ
ＡＣ３はレジスタ２から読出したデータが１ビット誤っ
ている場合に１ビットエラー指示信号線１４を「１」に
し、かつ１ビット誤りを訂正して訂正データ信号線１３
で出力する。また、レジスタ２から読出したデータに１
ビット誤りがない場合にはレジスタ２から読出したデー
タをそのまま出力する。
「１」の時にセレクタ１の出力データを格納する。ＥＤ
ＡＣ３はレジスタ２から読出したデータが１ビット誤っ
ている場合に１ビットエラー指示信号線１４を「１」に
し、かつ１ビット誤りを訂正して訂正データ信号線１３
で出力する。また、レジスタ２から読出したデータに１
ビット誤りがない場合にはレジスタ２から読出したデー
タをそのまま出力する。
オア回路４は１ビットエラー指示信号線１４と不一致指
示信号線１５の論理和をデータエラー指示信号線１６に
出力する。レジスタ５（第２の格納手段）はオア回路７
の出力が「１」の時にセレクタ１の出力データを格納す
る。
示信号線１５の論理和をデータエラー指示信号線１６に
出力する。レジスタ５（第２の格納手段）はオア回路７
の出力が「１」の時にセレクタ１の出力データを格納す
る。
比較器６はレジスタ２から読出したデータとレジスタ５
から読出したデータとを比較して、これらのデータが異
なる時には不一致指示信号線１５を「１」にし、これら
のデータが同じ時には不一致指示信号線１５を「０」に
する。オア回路７はデータ送信指示信号線１２とデータ
エラー指示信号線１６との論理和を出力する。データ送
信指示信号線１２は、データ信号線１１で送られてくる
データが更新された時に「１」となり、更新されなかっ
た時には「０」となる。
から読出したデータとを比較して、これらのデータが異
なる時には不一致指示信号線１５を「１」にし、これら
のデータが同じ時には不一致指示信号線１５を「０」に
する。オア回路７はデータ送信指示信号線１２とデータ
エラー指示信号線１６との論理和を出力する。データ送
信指示信号線１２は、データ信号線１１で送られてくる
データが更新された時に「１」となり、更新されなかっ
た時には「０」となる。
レジスタ２とレジスタ５とにデータの誤りがない状態に
おいて、データ信号線１１でデータが送られてきて、デ
ータ送信指示信号線１２が「１」になると、オア回路７
の出力は「１」となり、セレクタ１はデータ信号線１１
を選択するのでレジスタ２，５には夫々データ信号線１
１のデータが格納される。
おいて、データ信号線１１でデータが送られてきて、デ
ータ送信指示信号線１２が「１」になると、オア回路７
の出力は「１」となり、セレクタ１はデータ信号線１１
を選択するのでレジスタ２，５には夫々データ信号線１
１のデータが格納される。
次にレジスタ２から読出したデータが１ビット誤ってい
た場合を考える。この時、ＥＤＡＣ３はレジスタ２から
読出したデータの１ビットエラーを訂正したデータを訂
正データ信号線１３に出力する。レジスタ２から読出し
たデータとレジスタ５から読出したデータとの比較結果
の一致不一致にかかわらず、オア回路４，７の出力は
「１」となり、セレクタ１は訂正データ信号線１３を選
択するのでレジスタ２，５には夫々レジスタ２から読出
したデータの１ビット誤りを訂正したデータが格納され
る。
た場合を考える。この時、ＥＤＡＣ３はレジスタ２から
読出したデータの１ビットエラーを訂正したデータを訂
正データ信号線１３に出力する。レジスタ２から読出し
たデータとレジスタ５から読出したデータとの比較結果
の一致不一致にかかわらず、オア回路４，７の出力は
「１」となり、セレクタ１は訂正データ信号線１３を選
択するのでレジスタ２，５には夫々レジスタ２から読出
したデータの１ビット誤りを訂正したデータが格納され
る。
レジスタ２から読出したデータは正常であるが、レジス
タ５から読出したデータと異なる場合には、ＥＤＡＣ３
はレジスタ２から読出したデータをそのまま出力する。
オア回路４，７の出力は「１」となり、セレクタ１は訂
正データ信号線１３を選択するので、レジスタ２，５に
は１ビット誤りのないレジスタ２のデータが格納され
る。
タ５から読出したデータと異なる場合には、ＥＤＡＣ３
はレジスタ２から読出したデータをそのまま出力する。
オア回路４，７の出力は「１」となり、セレクタ１は訂
正データ信号線１３を選択するので、レジスタ２，５に
は１ビット誤りのないレジスタ２のデータが格納され
る。
このように、レジスタ２から読出したデータとレジスタ
５から読出したデータとの比較結果と、ＥＤＡＣ３から
の検出結果とに応じてデータ信号線１１で送られてくる
データとＥＤＡＣ３で訂正したデータとのうち一方がレ
ジスタ２，５に夫々格納されるようにすることによっ
て、レジスタ２に格納されたデータとレジスタ５に格納
されたデータとの１ビット誤りが訂正される。
５から読出したデータとの比較結果と、ＥＤＡＣ３から
の検出結果とに応じてデータ信号線１１で送られてくる
データとＥＤＡＣ３で訂正したデータとのうち一方がレ
ジスタ２，５に夫々格納されるようにすることによっ
て、レジスタ２に格納されたデータとレジスタ５に格納
されたデータとの１ビット誤りが訂正される。
発明の効果 以上説明したように本発明によれば、二重の格納手段か
ら夫々読出されたデータの比較結果と、誤り訂正回路か
らの検出結果とに応じて入力データと誤り訂正回路で訂
正したデータとのうち一方が格納手段に夫々格納される
ようにすることによって、格納手段に格納されたデータ
の誤りが訂正され、情報処理装置の信頼性を向上させる
ことができるという効果がある。
ら夫々読出されたデータの比較結果と、誤り訂正回路か
らの検出結果とに応じて入力データと誤り訂正回路で訂
正したデータとのうち一方が格納手段に夫々格納される
ようにすることによって、格納手段に格納されたデータ
の誤りが訂正され、情報処理装置の信頼性を向上させる
ことができるという効果がある。
第１図は本発明の一実施例を示すブロック図である。 主要部分の符号の説明 １……セレクタ ２，５……レジスタ ３……単一誤り訂正回路（ＥＤＡＣ） ４，７……オア回路 ６……比較器
Claims (1)
- 【請求項１】人力データを格納する第１及び第２の格納
手段と、前記第１の格納手段から読出したデータの誤り
を検出したときにその誤りを訂正して出力しかつその誤
りが未検出のときに前記第１の格納手段から読出したデ
ータをそのまま出力する誤り訂正回路とを有する誤り訂
正機構であって、前記第１及び第２の格納手段各々のデ
ータを比較する比較手段と、前記第１の格納手段から読
出したデータの誤り及び前記第１及び第２の格納手段各
々のデータの不一致のうち少なくとも一方が検出された
ときに前記誤り訂正回路の出力を前記第１及び第２の格
納手段に格納する手段とを含むことを特徴とする誤り訂
正機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137005A JPH0638239B2 (ja) | 1986-06-12 | 1986-06-12 | 誤り訂正機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137005A JPH0638239B2 (ja) | 1986-06-12 | 1986-06-12 | 誤り訂正機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293439A JPS62293439A (ja) | 1987-12-21 |
| JPH0638239B2 true JPH0638239B2 (ja) | 1994-05-18 |
Family
ID=15188577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61137005A Expired - Lifetime JPH0638239B2 (ja) | 1986-06-12 | 1986-06-12 | 誤り訂正機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638239B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268633A (ja) * | 1988-09-02 | 1990-03-08 | Nec Corp | マイクロプログラムのチェック回路 |
| JPH0797324B2 (ja) * | 1988-10-12 | 1995-10-18 | 日本電気株式会社 | マイクロプログラムのエラー訂正回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1488375A (en) * | 1974-06-25 | 1977-10-12 | Bp Chem Int Ltd | Chemical composition |
| JPS5933294B2 (ja) * | 1979-04-30 | 1984-08-15 | 豊田合成株式会社 | 成形金型 |
| JPS5767300U (ja) * | 1980-10-09 | 1982-04-22 |
-
1986
- 1986-06-12 JP JP61137005A patent/JPH0638239B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62293439A (ja) | 1987-12-21 |
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