JPH0797324B2 - マイクロプログラムのエラー訂正回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置におけるマイクロプログラムのエ
ラー訂正回路に関し、特に、マイクロプログラム読出し
レジスタが複数個所に存在している場合のエラー検出、
訂正方式に関するものである。

〔従来の技術〕

従来、この種のエラー訂正回路は、制御記憶装置から読
み出したマイクロプログラムデータとエラー検出データ
の全てを保持する第１のレジスタと、一部のビットのみ
保持する第２のレジスタとがある場合、第２のレジスタ
の出力値からチェックビットを生成するチェックビット
生成回路と、第１のレジスタの出力のうち第２のレジス
タで持っているビットからチェックビット生成回路と同
一論理で比較ビットを生成する比較ビット生成回路とを
有し、チェックビットと比較ビットの一致をチェックし
て、エラー検出を行なっていた。

〔発明が解決しようとする課題〕

上述した従来のマイクロプログラムのエラー訂正回路
は、複数あるマイクロプログラム読出しレジスタのエラ
ー検出データを保持していないレジスタのエラー検出は
可能であるが、訂正できないため、例え間欠障害であっ
ても、エラーが発生してしまうと、システムが止まって
しまうという欠点があった。

〔課題を解決するための手段〕

このような欠点を除去するために本発明によるマイクロ
プログラムのエラー訂正回路は、マイクロプログラムデ
ータとエラー検出データとを有する制御記憶装置と、こ
の制御記憶装置から読み出したマイクロプログラムデー
タおよびエラー検出データの全ビットを保持する第１の
レジスタと、この第１のレジスタのマイクロプログラム
データとエラー検出データとによりエラーチェックを行
うエラーチェック回路と、制御記憶装置から読み出した
エラー検出データを含まないマイクロプログラムデータ
の一部のビットを保持する第２のレジスタと、制御記憶
装置と第１のレジスタの入力および出力と第２のレジス
タの入力とをバス構成で接続する双方向性のデータパス
と、第２のレジスタの出力値からチェックビットを生成
するチェックビット生成回路と、第１のレジスタの出力
値のうち第２のレジスタで保持するビットを用いてチェ
ックビット生成回路と同一論理で比較ビットを生成する
比較ビット生成回路と、チェックビットと比較ビットと
を比較し、両者が不一致でかつエラーチェック回路によ
って第１のレジスタにエラーが起こっていないと判断さ
れた場合に第２のレジスタのデータをエラーとするエラ
ー検出回路とを備え、エラー検出回路により、第２のレ
ジスタに保持されているデータにエラーが検出された場
合に、第１のレジスタの出力値をデータパス上に出力
し、これを第２のレジスタに読み込んで第２のレジスタ
のデータを訂正するようにしたものである。

〔作用〕

本発明によるマイクロプログラムのエラー訂正回路のエ
ラー検出回路は、一部のビットしかもっていないレジス
タの出力値から生成したチェックビットと、全部のビッ
トを保持するレジスタの出力値から生成した比較ビット
とが不一致であり、全ビットを保持するレジスタのマイ
クロプログラムデータとエラー検出データとによるエラ
ーチェックにおいてエラー無しである時に、一部のビッ
トしかもっていないレジスタのデータをエラーとする。
上記エラーが検出されたら、全ビットを保持しているレ
ジスタのデータをデータパス上に出力し、一部のビット
のみもっているレジスタにセットすることによってエラ
ー訂正を行なう。

〔実施例〕

図は、本発明によるマイクロプログラムのエラー訂正回
路の一実施例を示す系統図である。同図において、１は
ECCデータ（エラー検出データ）を含めたマイクロプロ
グラムを保持する制御記憶装置（CS）で、リードとライ
トが共通のデータラインを使ったRAMで構成される。２
は64ビットのマイクロプログラム読出しレジスタ（R
D）、３はマイクロプログラムとともに制御記憶装置１
から読み出されてきた８ビットのECCデータを保持するE
CCレジスタ、４はマイクロプログラム読出しレジスタ２
とECCレジスタ３の出力値でエラーチェックを行ない、R
Dエラー信号ａを発生するエラーチェック回路、５はマ
イクロプログラム読出しレジスタである。マイクロプロ
グラム読出しレジスタ５は制御記憶装置１から読み出し
た全ビットを持っているわけではなく、一部のビット
（例えばビット０からビット31までの32ビット）のみ持
つ。６はマイクロプログラム読出しレジスタ５の出力デ
ータ32ビットの排他的論理和を求めるチェックビット生
成回路、７はマイクロプログラム読出しレジスタ２の出
力データのビット０からビット31までの32ビットの排他
的論理和を求める比較ビット生成回路、８はマイクロプ
ログラム読出しレジスタ５のエラーを検出するエラー検
出回路である。９はマイクロプログラム読出しレジスタ
２とECCレジスタ３と制御記憶装置１との間を双方向で
結び、またマイクロプログラム読出しレジスタ５の入力
のみ接続されたデータパスとしてのCSバスである。

制御記憶装置１から読み出したマイクロプログラム全64
ビットとECC8ビットがマイクロプログラム読出しレジス
タ2,ECCレジスタ３にセットされると同時に、マイクロ
プログラムデータのビット０からビット31までの32ビッ
トがマイクロプログラム読出しレジスタ５にもセットさ
れる。

マイクロプログラム読出しレジスタ５の出力データはチ
ェックビット生成回路６に入力され、32ビットの排他的
論理和が生成されて１ビットの信号ｂにまとめられ、エ
ラー検出回路８に入力される。

一方、マイクロプログラム読出しレジスタ２の出力デー
タのうち、マイクロプログラム読出しレジスタ５に持っ
ているビットと同じビット０からビット31が比較ビット
生成回路７に入力され、チェックビット生成回路６と同
様に32ビットの排他的論理和をとって１ビットの信号ｃ
にして、エラー検出回路８に入力される。

また、マイクロプログラム読出しレジスタ２およびECC
レジスタ３の全てのビットをエラーチェック回路４に入
力し、マイクロプログラム読出しレジスタ２全体のエラ
ーチェックが行なわれ、エラーの有無を示すRDエラー信
号ａがエラー検出回路８に入力される。

エラー検出回路８では、チェックビット信号ｂと比較ビ
ット信号ｃの一致をチェックし、結果が不一致でかつマ
イクロプログラム読出しレジスタ２のRDエラー信号ａが
エラー無しを示しているとき、すなわちマイクロプログ
ラム読出しレジスタ５のエラーが検出されたとき、マイ
クロプログラム読出しレジスタ２の出力データをCSバス
９に出力するよう、イネーブル信号が出力される。

マイクロプログラム読出しレジスタ５は、次のクロック
でCSバス９から正しいマイクロプログラム読出しレジス
タ２内のマイクロプログラムデータをセットする。

〔発明の効果〕

以上説明したように本発明は、マイクロプログラム読出
しレジスタのうち全ビットを保持しているレジスタのデ
ータが正しく、一部のビットのみを保持しているレジス
タだけにエラーが発生した場合に、データパスでバス接
続したマイクロプログラム読出しレジスタ間で正しいデ
ータを送ることにより、エラーを訂正することができる
効果がある。

【図面の簡単な説明】

図は本発明によるマイクロプログラムのエラー訂正回路
を示す系統図である。 １……制御記憶装置、2,5……マイクロプログラム読出
しレジスタ、３……ECCレジスタ、４……エラーチェッ
ク回路、６……チェックビット生成回路、７……比較ビ
ット生成回路、８……エラー検出回路、９……CSバス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】マイクロプログラムデータとエラー検出デ
   ータとを有する制御記憶装置と、 この制御記憶装置から読み出したマイクロプログラムデ
   ータおよびエラー検出データの全ビットを保持する第１
   のレジスタと、 この第１のレジスタのマイクロプログラムデータとエラ
   ー検出データとによりエラーチェックを行うエラーチェ
   ック回路と、 制御記憶装置から読み出したエラー検出データを含まな
   いマイクロプログラムデータの一部のビットを保持する
   第２のレジスタと、 制御記憶装置と第１のレジスタの入力および出力と第２
   のレジスタの入力とをバス構成で接続する双方向性のデ
   ータパスと、 第２のレジスタの出力値からチェックビットを生成する
   チェックビット生成回路と、 第１のレジスタの出力値のうち第２のレジスタで保持す
   るビットを用いてチェックビット生成回路と同一論理で
   比較ビットを生成する比較ビット生成回路と、 前記チェックビットと前記比較ビットとを比較し、両者
   が不一致でかつエラーチェック回路によって第１のレジ
   スタにエラーが起こっていないと判断された場合に第２
   のレジスタのデータをエラーとするエラー検出回路とを
   備え、 エラー検出回路により、第２のレジスタに保持されてい
   るデータにエラーが検出された場合に、第１のレジスタ
   の出力値をデータパス上に出力し、これを第２のレジス
   タに読み込んで第２のレジスタのデータを訂正するよう
   にしたことを特徴とするマイクロプログラムのエラー訂
   正回路。