JPS62293439A - 誤り訂正機構 - Google Patents
誤り訂正機構Info
- Publication number
- JPS62293439A JPS62293439A JP61137005A JP13700586A JPS62293439A JP S62293439 A JPS62293439 A JP S62293439A JP 61137005 A JP61137005 A JP 61137005A JP 13700586 A JP13700586 A JP 13700586A JP S62293439 A JPS62293439 A JP S62293439A
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- 238000012937 correction Methods 0.000 claims description 21
- 238000001514 detection method Methods 0.000 claims description 4
- LMDZBCPBFSXMTL-UHFFFAOYSA-N 1-ethyl-3-(3-dimethylaminopropyl)carbodiimide Chemical compound CCN=C=NCCCN(C)C LMDZBCPBFSXMTL-UHFFFAOYSA-N 0.000 abstract description 14
- 230000010365 information processing Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 208000017899 Foot injury Diseases 0.000 description 1
- 206010061225 Limb injury Diseases 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
区立ユ１
本発明は誤り訂正機構に関し、特に格納手段を二重に持
ち、誤り訂正回路を有する誤り訂正機構に関する。
ち、誤り訂正回路を有する誤り訂正機構に関する。
従」す１亘
環孔、情報処理装置の多くはＬＳＩ（大規模集積回路）
で実現されており、ＬＳＩの大きさにより格納手段の出
力ビンの数が限定されていて十分な個数の出力ビンを出
仕ないため、または、遅延時開のために格納手段を二重
に持つ場合がある。
で実現されており、ＬＳＩの大きさにより格納手段の出
力ビンの数が限定されていて十分な個数の出力ビンを出
仕ないため、または、遅延時開のために格納手段を二重
に持つ場合がある。
このような場合には第１の格納手段から読出したデータ
に単−誤りがあると、ハミング符号を用いた甲−誤り訂
正回路によって訂正するが、第２の格納手段で単−誤り
があっても両方の格納手段から読出したデータを比較し
て誤りの検出はするが訂正はしていなかった。
に単−誤りがあると、ハミング符号を用いた甲−誤り訂
正回路によって訂正するが、第２の格納手段で単−誤り
があっても両方の格納手段から読出したデータを比較し
て誤りの検出はするが訂正はしていなかった。
このような従来の誤り訂正機構では、第２の格納手段に
関して単−誤りの訂正をしていなかったので、その原因
が第２の格納手段の間欠障害で、もう一度格納しなおせ
ば正常に動作する場合でも情報処理装置の仕事の流れが
しばらく中断したり、あるいは、システムダウンするこ
とになり、情報処Ｉ９！装置の信頼度を下げてしまうと
いう欠点がある。
関して単−誤りの訂正をしていなかったので、その原因
が第２の格納手段の間欠障害で、もう一度格納しなおせ
ば正常に動作する場合でも情報処理装置の仕事の流れが
しばらく中断したり、あるいは、システムダウンするこ
とになり、情報処Ｉ９！装置の信頼度を下げてしまうと
いう欠点がある。
λ」ＪＬｌ狛
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、情報処理装置の信頼性を向上させること
ができる誤り訂正機構の提供を目的とする。
されたもので、情報処理装置の信頼性を向上させること
ができる誤り訂正機構の提供を目的とする。
発明の構成
本発明による誤り訂正機構は、入力データを格納する第
１及び第２の格納手段と、前記第１の格納手段から読出
したデータの誤りを検出して訂正する誤り訂正回路とを
有する誤り訂正機構であって、前記第１の格納手段のデ
ータと前記第２の格納手段のデータとの比較結果と、前
記誤り訂正回路からの検出結果とに応じて、前記入力デ
ータと前記誤り訂正回路の出力とのうら一方を前記第１
の格納手段と前記第２の格納手段とに格納するようにし
たことを特徴とする。
１及び第２の格納手段と、前記第１の格納手段から読出
したデータの誤りを検出して訂正する誤り訂正回路とを
有する誤り訂正機構であって、前記第１の格納手段のデ
ータと前記第２の格納手段のデータとの比較結果と、前
記誤り訂正回路からの検出結果とに応じて、前記入力デ
ータと前記誤り訂正回路の出力とのうら一方を前記第１
の格納手段と前記第２の格納手段とに格納するようにし
たことを特徴とする。
足盪１
次に本発明の一実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。図
において、セレクタ１はデータエラー指示信号線１６が
ＮＪの時に、単−誤り訂正回路（以下ＥＤＡＣとする）
３から訂正データ信号線１３で送られてくるデータを選
択し、データエラー指示信号？！Ｊ１６がｒＯＪの時に
、データ信号線１１で送られてくるデータを選択して出
力する。
において、セレクタ１はデータエラー指示信号線１６が
ＮＪの時に、単−誤り訂正回路（以下ＥＤＡＣとする）
３から訂正データ信号線１３で送られてくるデータを選
択し、データエラー指示信号？！Ｊ１６がｒＯＪの時に
、データ信号線１１で送られてくるデータを選択して出
力する。
レジスタ２（第１の格納手段）はオア回路７の出力が「
１」の時にセレクタ１の出力データを格納する。ＥＤΔ
Ｃ３はレジスタ２から読出したデータが１ピッ１〜誤っ
ている場合に１ビツト工ラー指示信号線１４を「１」に
し、かつ１ビット誤りを訂正して訂正データ信号Ｉ！１
３で出力する。また、レジスタ２から読出したデータに
１ビット誤りがない場合にはレジスタ２から読出したデ
ータをそのまま出力する。
１」の時にセレクタ１の出力データを格納する。ＥＤΔ
Ｃ３はレジスタ２から読出したデータが１ピッ１〜誤っ
ている場合に１ビツト工ラー指示信号線１４を「１」に
し、かつ１ビット誤りを訂正して訂正データ信号Ｉ！１
３で出力する。また、レジスタ２から読出したデータに
１ビット誤りがない場合にはレジスタ２から読出したデ
ータをそのまま出力する。
オア回路４は１ビツトエラー指示信０線１４と不一致指
示信号線１５の論理和をデータエラー指示信号線１６に
出力する。レジスタ５（第２の格納手段）はオア回路７
の出力が「１」の時にセレクタ１の出力データを格納す
る。
示信号線１５の論理和をデータエラー指示信号線１６に
出力する。レジスタ５（第２の格納手段）はオア回路７
の出力が「１」の時にセレクタ１の出力データを格納す
る。
比較器６はレジスタ２から読出したデータとレジスタ５
から読出したデータとを比較して、これらのデータが異
なる時には不一致指示信号線１５を「１」にし、これら
のデータが同じ時には不一致指示信号線１５を「０」に
する。オア回路７はデータ送信指示信号＄！１ｌ１２と
データエラー指示信号線１６との論理和を出力する。デ
ータ送信指示信号線１２は、データ信号線１１で送られ
てくるデータが更新された時に「１」となり、更新され
なかった時にはｒＯＪとなる。
から読出したデータとを比較して、これらのデータが異
なる時には不一致指示信号線１５を「１」にし、これら
のデータが同じ時には不一致指示信号線１５を「０」に
する。オア回路７はデータ送信指示信号＄！１ｌ１２と
データエラー指示信号線１６との論理和を出力する。デ
ータ送信指示信号線１２は、データ信号線１１で送られ
てくるデータが更新された時に「１」となり、更新され
なかった時にはｒＯＪとなる。
レジスタ２とレジスタ５とにデータの誤りがない状態に
おいて、データ化ｇＦｉ１１１でデータが送られてきて
、データ送信指示信号線１２が「１」になると、オア回
路７の出力はＭｌとなり、セレクタ１はデータ信号線１
１を選択するのでレジスタ２，５には夫々データ信号線
１１のデータが格納される。
おいて、データ化ｇＦｉ１１１でデータが送られてきて
、データ送信指示信号線１２が「１」になると、オア回
路７の出力はＭｌとなり、セレクタ１はデータ信号線１
１を選択するのでレジスタ２，５には夫々データ信号線
１１のデータが格納される。
次にレジスタ２から読出したデータが１ビット誤ってい
た場合を考える。この時、ＥＤＡＣ３はレジスタ２から
続出したデータの１ビツトエラーを訂正したデータを訂
正データ信号線１３に出力する。レジスタ２から読出し
たデータとレジスタ５から読出したデータとの比較結果
の一致不一致にかかわらず、オア回路４，７の出力は「
１」となり、セレクタ１は訂正データ信号線１３を選択
するのでレジスタ２．５には夫々レジスタ２から読出し
たデータの１ビット誤りを訂正したデータが格納される
。
た場合を考える。この時、ＥＤＡＣ３はレジスタ２から
続出したデータの１ビツトエラーを訂正したデータを訂
正データ信号線１３に出力する。レジスタ２から読出し
たデータとレジスタ５から読出したデータとの比較結果
の一致不一致にかかわらず、オア回路４，７の出力は「
１」となり、セレクタ１は訂正データ信号線１３を選択
するのでレジスタ２．５には夫々レジスタ２から読出し
たデータの１ビット誤りを訂正したデータが格納される
。
レジスタ２から読出したデータは正常であるが、レジス
タ５から読出したデータと異なる場合には、ＥＤＡ０３
はレジスタ２から読出したデータをそのまま出力する。
タ５から読出したデータと異なる場合には、ＥＤＡ０３
はレジスタ２から読出したデータをそのまま出力する。
オフ回路４．７の出力は「１」どなり、けレクタ１は訂
正データ信号線１３を選択するので、レジスタ２，５に
は１ビット誤りのないレジスタ２のデータが格納される
。
正データ信号線１３を選択するので、レジスタ２，５に
は１ビット誤りのないレジスタ２のデータが格納される
。
このように、レジスタ２から読出したデータとレジスタ
５から読出したデータとの比較結果と、ＥＤＡＣ３から
の検出結果とに応じてデータ信号線１１で送られてくる
データとＥＤＡＣ３で訂正したデータとのうち一方がレ
ジスタ２．５に夫々格納されるようにすることによって
、レジスタ２に格納されたデータとレジスタ５に格納さ
れたデータとの１ビット誤りが訂正され、この誤り訂正
磯構を有する情報処理装置（図示せず）の信頼性を向上
させることができる。
５から読出したデータとの比較結果と、ＥＤＡＣ３から
の検出結果とに応じてデータ信号線１１で送られてくる
データとＥＤＡＣ３で訂正したデータとのうち一方がレ
ジスタ２．５に夫々格納されるようにすることによって
、レジスタ２に格納されたデータとレジスタ５に格納さ
れたデータとの１ビット誤りが訂正され、この誤り訂正
磯構を有する情報処理装置（図示せず）の信頼性を向上
させることができる。
発明の詳細
な説明したように本発明によれば、二重の格納手段から
夫々読出されたデータの比較結果と、誤り訂正回路から
の検出結果とに応じて入力データと誤り訂正回路で訂正
したデータとのうち一方が格納手段に夫々格納されるよ
うにすることによって、格納手段に格納されたデータの
誤りが訂正され、情報処理装置の信頼性を向上させるこ
とができるという効果がある。
夫々読出されたデータの比較結果と、誤り訂正回路から
の検出結果とに応じて入力データと誤り訂正回路で訂正
したデータとのうち一方が格納手段に夫々格納されるよ
うにすることによって、格納手段に格納されたデータの
誤りが訂正され、情報処理装置の信頼性を向上させるこ
とができるという効果がある。
第１図は本発明の一実施例を示すブロック図である。
主要部分の符号の説明
１・・・・・・セレクタ
２．５・・・・・・レジスタ
３・・・・・・単−誤り訂正回路（ＥＤＡＣ）４．７・
・・・・・オア回路 ６・・・・・・比較器
・・・・・オア回路 ６・・・・・・比較器
Claims (1)
- 入力データを格納する第１及び第２の格納手段と、前記
第１の格納手段から読出したデータの誤りを検出して訂
正する誤り訂正回路とを有する誤り訂正機構であって、
前記第１の格納手段のデータと前記第２の格納手段のデ
ータとの比較結果と、前記誤り訂正回路からの検出結果
とに応じて、前記入力データと前記誤り訂正回路の出力
とのうち一方を前記第１の格納手段と前記第２の格納手
段とに格納するようにしたことを特徴とする誤り訂正機
構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137005A JPH0638239B2 (ja) | 1986-06-12 | 1986-06-12 | 誤り訂正機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137005A JPH0638239B2 (ja) | 1986-06-12 | 1986-06-12 | 誤り訂正機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293439A true JPS62293439A (ja) | 1987-12-21 |
| JPH0638239B2 JPH0638239B2 (ja) | 1994-05-18 |
Family
ID=15188577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61137005A Expired - Lifetime JPH0638239B2 (ja) | 1986-06-12 | 1986-06-12 | 誤り訂正機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638239B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268633A (ja) * | 1988-09-02 | 1990-03-08 | Nec Corp | マイクロプログラムのチェック回路 |
| JPH02103639A (ja) * | 1988-10-12 | 1990-04-16 | Nec Corp | マイクロプログラムのエラー訂正回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5118291A (ja) * | 1974-06-25 | 1976-02-13 | Bp Chem Int Ltd | |
| JPS55144134A (en) * | 1979-04-30 | 1980-11-10 | Toyoda Gosei Co Ltd | Mold releasing of soft rubber or plastic product |
| JPS5767300U (ja) * | 1980-10-09 | 1982-04-22 |
-
1986
- 1986-06-12 JP JP61137005A patent/JPH0638239B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5118291A (ja) * | 1974-06-25 | 1976-02-13 | Bp Chem Int Ltd | |
| JPS55144134A (en) * | 1979-04-30 | 1980-11-10 | Toyoda Gosei Co Ltd | Mold releasing of soft rubber or plastic product |
| JPS5767300U (ja) * | 1980-10-09 | 1982-04-22 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268633A (ja) * | 1988-09-02 | 1990-03-08 | Nec Corp | マイクロプログラムのチェック回路 |
| JPH02103639A (ja) * | 1988-10-12 | 1990-04-16 | Nec Corp | マイクロプログラムのエラー訂正回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0638239B2 (ja) | 1994-05-18 |
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