JPH0588992A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPH0588992A JPH0588992A JP3276636A JP27663691A JPH0588992A JP H0588992 A JPH0588992 A JP H0588992A JP 3276636 A JP3276636 A JP 3276636A JP 27663691 A JP27663691 A JP 27663691A JP H0588992 A JPH0588992 A JP H0588992A
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Abstract
(57)【要約】
【目的】 アドレス／コントロール線制御回路などの故
障によるデータばけを検出することができるメモリ制御
方式を提供すること。 【構成】 演算器からのライト命令受領時、データに誤
り制御用冗長ビット（ＥＣＣデータ）を付加してメモリ
３に書き込む。また、演算器からリード命令受領時、ア
ドレス／コントロール線制御回路１によりデータを、ま
た、ＥＣＣ専用のＥＣＣアドレス制御回路４により誤り
制御用冗長ビット（ＥＣＣデータ）を読みだす。誤り検
出修正回路（ＥＣＣ回路）２はＥＣＣデータを利用して
データの誤り検出および修正を行う。アドレス／コント
ロール線制御回路１またはＥＣＣアドレス制御回路４が
故障したり、アドレス、コントロール線の断線などが発
生すると、読みだしたデータから求めたＥＣＣデータと
メモリ３から読みだしたＥＣＣデータが不一致となり、
故障を検出することができる。
障によるデータばけを検出することができるメモリ制御
方式を提供すること。 【構成】 演算器からのライト命令受領時、データに誤
り制御用冗長ビット（ＥＣＣデータ）を付加してメモリ
３に書き込む。また、演算器からリード命令受領時、ア
ドレス／コントロール線制御回路１によりデータを、ま
た、ＥＣＣ専用のＥＣＣアドレス制御回路４により誤り
制御用冗長ビット（ＥＣＣデータ）を読みだす。誤り検
出修正回路（ＥＣＣ回路）２はＥＣＣデータを利用して
データの誤り検出および修正を行う。アドレス／コント
ロール線制御回路１またはＥＣＣアドレス制御回路４が
故障したり、アドレス、コントロール線の断線などが発
生すると、読みだしたデータから求めたＥＣＣデータと
メモリ３から読みだしたＥＣＣデータが不一致となり、
故障を検出することができる。
Description
【０００１】
【産業上の利用分野】本発明は計算機システムにおけ
る、メモリ制御方式に関する。近年、オンラインの発展
により、ノンストップ・コンピュータに代表されるよう
にシステムの信頼度が強く要求されている。本発明はこ
のような信頼性の高いコンピュータ・システムに適用す
るに好適なメモリ制御方式に関するものである。
る、メモリ制御方式に関する。近年、オンラインの発展
により、ノンストップ・コンピュータに代表されるよう
にシステムの信頼度が強く要求されている。本発明はこ
のような信頼性の高いコンピュータ・システムに適用す
るに好適なメモリ制御方式に関するものである。
【０００２】
【従来の技術】図４に従来のメモリ制御方式を示す。同
図において、１０１はアドレス／コントロール線制御回
路、１０２はデータの誤り検出／修正を行う誤り検出修
正回路（以下ＥＣＣ回路と略記する）、１０３はデータ
レジスタ、１０４は誤り制御冗長ビット用レジスタ（以
下ＥＣＣレジスタと略記する）、１０５はデータなどを
記憶するメモリ、１０６はメモリ制御回路（ＭＣＭ）で
ある。
図において、１０１はアドレス／コントロール線制御回
路、１０２はデータの誤り検出／修正を行う誤り検出修
正回路（以下ＥＣＣ回路と略記する）、１０３はデータ
レジスタ、１０４は誤り制御冗長ビット用レジスタ（以
下ＥＣＣレジスタと略記する）、１０５はデータなどを
記憶するメモリ、１０６はメモリ制御回路（ＭＣＭ）で
ある。
【０００３】ＣＰＵからアドレス及びデータがメモリ制
御回路１０６に送られてくると、ＥＣＣ回路１０２はデ
ータの誤りの検出／修正を行うための例えば８ビットの
誤り制御用冗長ビット（以下ＥＣＣデータと略記する）
を作成して、データとともにＥＣＣデータをメモリ１０
５の指定されたアドレスに書き込む。データを読みだす
際、データがメモリ１０５より読みだされ、メモリ制御
回路１０６に送られてくると、ＥＣＣ回路１０２はメモ
リ１０５より読みだされたデータをもとに新たにＥＣＣ
データを作成する。次いで、メモリ１０５より読みださ
れたＥＣＣデータと上記新たに作成したＥＣＣデータを
比較して、データの誤り検出および修正を行う。
御回路１０６に送られてくると、ＥＣＣ回路１０２はデ
ータの誤りの検出／修正を行うための例えば８ビットの
誤り制御用冗長ビット（以下ＥＣＣデータと略記する）
を作成して、データとともにＥＣＣデータをメモリ１０
５の指定されたアドレスに書き込む。データを読みだす
際、データがメモリ１０５より読みだされ、メモリ制御
回路１０６に送られてくると、ＥＣＣ回路１０２はメモ
リ１０５より読みだされたデータをもとに新たにＥＣＣ
データを作成する。次いで、メモリ１０５より読みださ
れたＥＣＣデータと上記新たに作成したＥＣＣデータを
比較して、データの誤り検出および修正を行う。
【０００４】メモリ１０５が故障して、メモリ１０５よ
り読みだしたデータにデータばけが生ずると、読みだし
たデータから作成したＥＣＣデータとメモリ１０５より
読みだしたＥＣＣデータが不一致となり、データばけが
生じたことが検出できる。そして、例えば、１ビットエ
ラーが検出されると、ＥＣＣデータに基づきエラービッ
トは直ちに修正され、正しいデータがＣＰＵに送られ
る。また、例えば２ビットエラーが検出されると、ＣＰ
Ｕにエラーが検出されたことが報告される。
り読みだしたデータにデータばけが生ずると、読みだし
たデータから作成したＥＣＣデータとメモリ１０５より
読みだしたＥＣＣデータが不一致となり、データばけが
生じたことが検出できる。そして、例えば、１ビットエ
ラーが検出されると、ＥＣＣデータに基づきエラービッ
トは直ちに修正され、正しいデータがＣＰＵに送られ
る。また、例えば２ビットエラーが検出されると、ＣＰ
Ｕにエラーが検出されたことが報告される。
【０００５】
【発明が解決しようとする課題】ところで、上記従来の
方式においては、メモリ故障によるデータばけは防止で
きるが、アドレス／コントロール線制御回路１０１など
の故障によるデータばけは検出できない。例えば、メモ
リ回路１０５の０番地にデータ「１」を書き込み、１番
地にデータ「２」を書き込んだ場合、データ「１」に対
応したＥＣＣデータおよびデータ「２」に対応したＥＣ
Ｃデータがそれぞれ作成され、メモリ１０５の０番地、
１番地に書き込まれる。ここで、次の０番地からのデー
タ読出時、その間に上記アドレス／コントロール線制御
回路１０１が故障し、アドレス／コントロール線制御回
路１０１が０番地の読出指示にもかかわらず１番地を指
示したとすると、１番地に書き込まれたデータ「２」お
よびデータ「２」に対応したＥＣＣデータが読みだされ
る。
方式においては、メモリ故障によるデータばけは防止で
きるが、アドレス／コントロール線制御回路１０１など
の故障によるデータばけは検出できない。例えば、メモ
リ回路１０５の０番地にデータ「１」を書き込み、１番
地にデータ「２」を書き込んだ場合、データ「１」に対
応したＥＣＣデータおよびデータ「２」に対応したＥＣ
Ｃデータがそれぞれ作成され、メモリ１０５の０番地、
１番地に書き込まれる。ここで、次の０番地からのデー
タ読出時、その間に上記アドレス／コントロール線制御
回路１０１が故障し、アドレス／コントロール線制御回
路１０１が０番地の読出指示にもかかわらず１番地を指
示したとすると、１番地に書き込まれたデータ「２」お
よびデータ「２」に対応したＥＣＣデータが読みだされ
る。
【０００６】ＥＣＣ回路１０２はメモリ１０５より読み
だされたデータ「２」に対応したＥＣＣデータを作成し
て、１番地より読み出されたＥＣＣデータと比較する。
この場合、１番地より読み出されたＥＣＣデータはデー
タ「２」に対応したデータであるので、上記ＥＣＣデー
タは一致し、読み出すアドレスが間違っているにもかか
わらず、ＥＣＣ回路は異常検出をすることができない。
だされたデータ「２」に対応したＥＣＣデータを作成し
て、１番地より読み出されたＥＣＣデータと比較する。
この場合、１番地より読み出されたＥＣＣデータはデー
タ「２」に対応したデータであるので、上記ＥＣＣデー
タは一致し、読み出すアドレスが間違っているにもかか
わらず、ＥＣＣ回路は異常検出をすることができない。
【０００７】本発明は従来装置の上記欠点を改善するた
めになされたものであつて、メモリの故障だけでなく、
アドレス／コントロール線制御回路等の故障をも検出す
ることができるメモリ制御方式を提供することを目的と
する。
めになされたものであつて、メモリの故障だけでなく、
アドレス／コントロール線制御回路等の故障をも検出す
ることができるメモリ制御方式を提供することを目的と
する。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明においては、図１に示すように、プログラ
ム，処理データ，誤り制御用冗長ビット（ＥＣＣデー
タ）が格納されている読み書き可能なメモリ３と、メモ
リ３へのデータの書き込みおよび読みだしを制御するア
ドレス／コントロール線制御回路１と、誤り制御用冗長
ビット（ＥＣＣデータ）によりデータの誤り検出および
データの修正を行う誤り検出修正回路（ＥＣＣ回路）２
と、プログラムに従って動作しメモリ３とデータのやり
とりをする演算器とを備え、演算器からのライト命令受
領時、ライトデータに誤り制御用冗長ビット（ＥＣＣデ
ータ）を付加してメモリ３に書き込み、演算器からのリ
ード命令受領時、データとともに誤り制御用冗長ビット
（ＥＣＣデータ）をメモリ３より読みだし、誤り検出修
正回路（ＥＣＣ回路）２において誤り制御用冗長ビット
（ＥＣＣデータ）を利用してデータの誤り検出、修正を
行い演算器にデータを渡す計算機システムのメモリ制御
方式において、誤り制御用冗長ビット（ＥＣＣデータ）
を格納するアドレスを指示するための誤り制御用冗長ビ
ット専用のＥＣＣアドレス制御回路（ＥＡＣ）４を設け
る。そして、ＥＣＣアドレス制御回路４により出力され
たアドレスの誤り制御用冗長ビット（ＥＣＣデータ）を
用いてデータの誤り検出および修正を行なう。
め、本発明においては、図１に示すように、プログラ
ム，処理データ，誤り制御用冗長ビット（ＥＣＣデー
タ）が格納されている読み書き可能なメモリ３と、メモ
リ３へのデータの書き込みおよび読みだしを制御するア
ドレス／コントロール線制御回路１と、誤り制御用冗長
ビット（ＥＣＣデータ）によりデータの誤り検出および
データの修正を行う誤り検出修正回路（ＥＣＣ回路）２
と、プログラムに従って動作しメモリ３とデータのやり
とりをする演算器とを備え、演算器からのライト命令受
領時、ライトデータに誤り制御用冗長ビット（ＥＣＣデ
ータ）を付加してメモリ３に書き込み、演算器からのリ
ード命令受領時、データとともに誤り制御用冗長ビット
（ＥＣＣデータ）をメモリ３より読みだし、誤り検出修
正回路（ＥＣＣ回路）２において誤り制御用冗長ビット
（ＥＣＣデータ）を利用してデータの誤り検出、修正を
行い演算器にデータを渡す計算機システムのメモリ制御
方式において、誤り制御用冗長ビット（ＥＣＣデータ）
を格納するアドレスを指示するための誤り制御用冗長ビ
ット専用のＥＣＣアドレス制御回路（ＥＡＣ）４を設け
る。そして、ＥＣＣアドレス制御回路４により出力され
たアドレスの誤り制御用冗長ビット（ＥＣＣデータ）を
用いてデータの誤り検出および修正を行なう。
【０００９】
【作用】本発明においては、誤り制御用冗長ビット専用
のアドレス制御回路４を設けているため、アドレス／コ
ントロール線制御回路１またはＥＣＣアドレス制御回路
４が故障したり、アドレス、コントロール線の断線など
が発生し、誤ったアドレスよりデータもしくはＥＣＣデ
ータが読みだされた場合、アドレス／コントロール線制
御回路１により読みだしたデータに基づき作成した誤り
制御用冗長ビット（ＥＣＣデータ）とＥＣＣアドレス制
御回路４により読みだした誤り制御用冗長ビット（ＥＣ
Ｃデータ）が不一致となり、上記の様な故障が発生した
ことを検出することができる。
のアドレス制御回路４を設けているため、アドレス／コ
ントロール線制御回路１またはＥＣＣアドレス制御回路
４が故障したり、アドレス、コントロール線の断線など
が発生し、誤ったアドレスよりデータもしくはＥＣＣデ
ータが読みだされた場合、アドレス／コントロール線制
御回路１により読みだしたデータに基づき作成した誤り
制御用冗長ビット（ＥＣＣデータ）とＥＣＣアドレス制
御回路４により読みだした誤り制御用冗長ビット（ＥＣ
Ｃデータ）が不一致となり、上記の様な故障が発生した
ことを検出することができる。
【００１０】
【実施例】図２は本発明の１実施例である計算機システ
ムの構成を示す図であり、同図において、１０はＣＰ
Ｕ、１１はメモリ制御回路（ＭＣＭ）、１２はメモリ、
１３はＥＣＣアドレス制御回路（ＥＡＣ）、１４はチャ
ネル、１５は入出力装置である。同図において、ＣＰＵ
１０がメモリ１２にデータを書き込む場合は、ＣＰＵ１
０はライト指示とともにアドレスバスにアドレスを、ま
た、データバスにデータを出力する。メモリ制御回路１
１はアドレスバス上のアドレスに応じてデータバス上の
データをメモリ１２に書き込む。ＥＣＣアドレス制御回
路１３はアドレスバス上のアドレスに応じて、メモリ制
御回路１１において作成したＥＣＣデータをメモリ１２
に書き込む。
ムの構成を示す図であり、同図において、１０はＣＰ
Ｕ、１１はメモリ制御回路（ＭＣＭ）、１２はメモリ、
１３はＥＣＣアドレス制御回路（ＥＡＣ）、１４はチャ
ネル、１５は入出力装置である。同図において、ＣＰＵ
１０がメモリ１２にデータを書き込む場合は、ＣＰＵ１
０はライト指示とともにアドレスバスにアドレスを、ま
た、データバスにデータを出力する。メモリ制御回路１
１はアドレスバス上のアドレスに応じてデータバス上の
データをメモリ１２に書き込む。ＥＣＣアドレス制御回
路１３はアドレスバス上のアドレスに応じて、メモリ制
御回路１１において作成したＥＣＣデータをメモリ１２
に書き込む。
【００１１】データを読みだす場合、ＣＰＵ１０はリー
ド指示とともにアドレスバスにアドレスを出力する。メ
モリ制御回路１１はアドレスバス上のアドレスに応じて
データを読みだすとともに、従来例と同様、読みだした
データからＥＣＣデータを作成する。ＥＣＣアドレス制
御回路１３はアドレスバス上のアドレスに応じて、メモ
リ１２に記憶されているＥＣＣデータを読みだす。メモ
リ制御回路１１はメモリ１２から読みだされたＥＣＣデ
ータと、読みだしたデータから作成したＥＣＣデータを
比較し、データの誤り検出、修正を行い、ＣＰＵ１０に
データを渡す。
ド指示とともにアドレスバスにアドレスを出力する。メ
モリ制御回路１１はアドレスバス上のアドレスに応じて
データを読みだすとともに、従来例と同様、読みだした
データからＥＣＣデータを作成する。ＥＣＣアドレス制
御回路１３はアドレスバス上のアドレスに応じて、メモ
リ１２に記憶されているＥＣＣデータを読みだす。メモ
リ制御回路１１はメモリ１２から読みだされたＥＣＣデ
ータと、読みだしたデータから作成したＥＣＣデータを
比較し、データの誤り検出、修正を行い、ＣＰＵ１０に
データを渡す。
【００１２】図３は、図２におけるメモリ制御回路およ
びＥＣＣアドレス制御回路の構成を示す図であり、同図
において、２１はアドレス／コントロール線制御回路、
２２はデータの誤り検出／修正を行うＥＣＣ回路、２３
はデータレジスタ、２４はＥＣＣレジスタ、２５はデー
タなどを記憶するメモリ、２６はＥＣＣデータを記憶す
るＥＣＣメモリ、２７はＥＣＣデータの読出、書き込み
のためのＥＣＣアドレス／コントロール線制御回路、２
８はメモリ制御回路（ＭＣＭ）、２９はＥＣＣアドレス
制御回路（ＥＡＣ）である。
びＥＣＣアドレス制御回路の構成を示す図であり、同図
において、２１はアドレス／コントロール線制御回路、
２２はデータの誤り検出／修正を行うＥＣＣ回路、２３
はデータレジスタ、２４はＥＣＣレジスタ、２５はデー
タなどを記憶するメモリ、２６はＥＣＣデータを記憶す
るＥＣＣメモリ、２７はＥＣＣデータの読出、書き込み
のためのＥＣＣアドレス／コントロール線制御回路、２
８はメモリ制御回路（ＭＣＭ）、２９はＥＣＣアドレス
制御回路（ＥＡＣ）である。
【００１３】図３において、アドレス／コントロール線
制御回路２１およびＥＣＣアドレス／コントロール線制
御回路２７はアドレスバス上のアドレスに応じて、アド
レス，ＲＡＳ，ＣＡＳ，ＷＥを制御して、メモリ２５お
よびメモリ２６へのデータの書込みおよびメモリ２５お
よびメモリ２６からのデータの読出を制御する。ＥＣＣ
回路２２はデータのメモリ２５への書込み時、データよ
りＥＣＣデータを作成してデータをメモリ２５へ、ＥＣ
Ｃデータをメモリ２６へ書込み、メモリ２５からデータ
の読出時、読み出したデータよりＥＣＣデータを作成し
てメモリ２６より読み出したＥＣＣデータと比較し、デ
ータの誤り検出、修正を行う。データレジスタ２３およ
びＥＣＣレジスタ２４はデータのメモリ２５およびメモ
リ２６への書込み時およびメモリ２５およびメモリ２６
からの読出時、メモリへの書込みデータおよびメモリか
らの読出データを一時的に記憶する。
制御回路２１およびＥＣＣアドレス／コントロール線制
御回路２７はアドレスバス上のアドレスに応じて、アド
レス，ＲＡＳ，ＣＡＳ，ＷＥを制御して、メモリ２５お
よびメモリ２６へのデータの書込みおよびメモリ２５お
よびメモリ２６からのデータの読出を制御する。ＥＣＣ
回路２２はデータのメモリ２５への書込み時、データよ
りＥＣＣデータを作成してデータをメモリ２５へ、ＥＣ
Ｃデータをメモリ２６へ書込み、メモリ２５からデータ
の読出時、読み出したデータよりＥＣＣデータを作成し
てメモリ２６より読み出したＥＣＣデータと比較し、デ
ータの誤り検出、修正を行う。データレジスタ２３およ
びＥＣＣレジスタ２４はデータのメモリ２５およびメモ
リ２６への書込み時およびメモリ２５およびメモリ２６
からの読出時、メモリへの書込みデータおよびメモリか
らの読出データを一時的に記憶する。
【００１４】次に、図３を用いて本発明の動作を説明す
る。データをメモリ２５に書き込む場合、メモリ制御回
路２８はアドレス／コントロール線制御回路２１により
アドレス、ＲＡＳ、ＣＡＳ、ＷＥを制御して、データバ
ス上のデータをデータレジスタ２３を介して、アドレス
バス上のアドレス信号により指示されたメモリ２５の番
地に書き込む。また、メモリ制御回路２８のＥＣＣ回路
２２はメモリ２５に書き込むデータよりＥＣＣデータを
作成し、ＥＣＣレジスタ２４に書き込む。ＥＣＣアドレ
ス／コントロール線制御回路２７はアドレス、ＲＡＳ、
ＣＡＳ、ＷＥを制御して、ＥＣＣレジスタ２４のＥＣＣ
データをアドレスバス上のアドレス信号により指示され
たＥＣＣメモリ２６の番地に書き込む。
る。データをメモリ２５に書き込む場合、メモリ制御回
路２８はアドレス／コントロール線制御回路２１により
アドレス、ＲＡＳ、ＣＡＳ、ＷＥを制御して、データバ
ス上のデータをデータレジスタ２３を介して、アドレス
バス上のアドレス信号により指示されたメモリ２５の番
地に書き込む。また、メモリ制御回路２８のＥＣＣ回路
２２はメモリ２５に書き込むデータよりＥＣＣデータを
作成し、ＥＣＣレジスタ２４に書き込む。ＥＣＣアドレ
ス／コントロール線制御回路２７はアドレス、ＲＡＳ、
ＣＡＳ、ＷＥを制御して、ＥＣＣレジスタ２４のＥＣＣ
データをアドレスバス上のアドレス信号により指示され
たＥＣＣメモリ２６の番地に書き込む。
【００１５】次に、メモリ２５からデータを読みだす場
合、メモリ制御回路２８はアドレス／コントロール線制
御回路２１によりアドレス、ＲＡＳ、ＣＡＳ、ＷＥを制
御して、アドレスバス上のアドレス信号により指示され
たメモリ２５の番地よりデータを読みだす。ＥＣＣアド
レス／コントロール線制御回路２７はアドレス、ＲＡ
Ｓ、ＣＡＳ、ＷＥを制御して、アドレスバス上のアドレ
ス信号により指示されたＥＣＣメモリ２６の番地よりＥ
ＣＣデータを読みだす。一方、ＥＣＣ回路２２はメモリ
２５より読みだしたデータよりＥＣＣデータを作成し
て、ＥＣＣメモリ２６から読みだしたＥＣＣデータと比
較し、従来例と同様にデータの誤り検出および修正を行
う。
合、メモリ制御回路２８はアドレス／コントロール線制
御回路２１によりアドレス、ＲＡＳ、ＣＡＳ、ＷＥを制
御して、アドレスバス上のアドレス信号により指示され
たメモリ２５の番地よりデータを読みだす。ＥＣＣアド
レス／コントロール線制御回路２７はアドレス、ＲＡ
Ｓ、ＣＡＳ、ＷＥを制御して、アドレスバス上のアドレ
ス信号により指示されたＥＣＣメモリ２６の番地よりＥ
ＣＣデータを読みだす。一方、ＥＣＣ回路２２はメモリ
２５より読みだしたデータよりＥＣＣデータを作成し
て、ＥＣＣメモリ２６から読みだしたＥＣＣデータと比
較し、従来例と同様にデータの誤り検出および修正を行
う。
【００１６】メモリ２５またはＥＣＣメモリ２６が故障
して、読みだしたデータにデータばけが生ずると、従来
例の説明において記したように、読みだしたデータより
作成したＥＣＣデータとＥＣＣメモリ２６より読みだし
たＥＣＣデータが不一致となり、データばけが生じたこ
とが検出できる。
して、読みだしたデータにデータばけが生ずると、従来
例の説明において記したように、読みだしたデータより
作成したＥＣＣデータとＥＣＣメモリ２６より読みだし
たＥＣＣデータが不一致となり、データばけが生じたこ
とが検出できる。
【００１７】また、アドレス／コントロール線制御回路
２１またはＥＣＣアドレス／コントロール線制御回路２
７が故障したり、アドレス、ＲＡＳ、ＣＡＳ、ＷＥの断
線などが発生すると、データの読みだし時、アドレスバ
ス上のアドレス信号により指示された番地とは異なった
番地よりデータもしくはＥＣＣデータが読みだされる。
この場合には、メモリ２５より読みだしたデータに基づ
きＥＣＣ回路２２において作成したＥＣＣデータと、Ｅ
ＣＣメモリ２６から読みだされたＥＣＣデータが不一致
となり、上記の様な故障が発生したことを検出すること
ができる。
２１またはＥＣＣアドレス／コントロール線制御回路２
７が故障したり、アドレス、ＲＡＳ、ＣＡＳ、ＷＥの断
線などが発生すると、データの読みだし時、アドレスバ
ス上のアドレス信号により指示された番地とは異なった
番地よりデータもしくはＥＣＣデータが読みだされる。
この場合には、メモリ２５より読みだしたデータに基づ
きＥＣＣ回路２２において作成したＥＣＣデータと、Ｅ
ＣＣメモリ２６から読みだされたＥＣＣデータが不一致
となり、上記の様な故障が発生したことを検出すること
ができる。
【００１８】
【発明の効果】以上の説明から明らかなように、本発明
によれば、メモリの故障だけでなく、アドレス／コント
ロール線制御回路、アドレス、ＲＡＳ、ＣＡＳ、ＷＥの
断線などの故障も検出することができるので、信頼性の
高い計算機システムを得ることができる。
によれば、メモリの故障だけでなく、アドレス／コント
ロール線制御回路、アドレス、ＲＡＳ、ＣＡＳ、ＷＥの
断線などの故障も検出することができるので、信頼性の
高い計算機システムを得ることができる。
【図１】本発明の構成を示す図である。
【図２】本発明の１実施例である計算機システムの構成
を示す図である。
を示す図である。
【図３】メモリ制御回路およびＥＣＣアドレス制御回路
の構成を示す図である。
の構成を示す図である。
【図４】従来例を示す図である。
１，２１ アドレス／コントロール線制御回
路 ２，２２ 誤り検出修正回路（ＥＣＣ回路） ３，１２ メモリ ２７ ＥＣＣアドレス／コントロール線
制御回路 ２５ メモリ ２６ ＥＣＣメモリ １１，２８ メモリ制御回路 ４，１３，２９ ＥＣＣアドレス制御回路
路 ２，２２ 誤り検出修正回路（ＥＣＣ回路） ３，１２ メモリ ２７ ＥＣＣアドレス／コントロール線
制御回路 ２５ メモリ ２６ ＥＣＣメモリ １１，２８ メモリ制御回路 ４，１３，２９ ＥＣＣアドレス制御回路
Claims (1)
- 【請求項１】プログラム，処理データ，誤り制御用冗長
ビットが格納されている読み書き可能なメモリ(3) と、 メモリ(3) へのデータの書き込みおよび読みだしを制御
するアドレス／コントロール線制御回路(1) と、 誤り制御用冗長ビットによりデータの誤り検出およびデ
ータの修正を行う誤り検出修正回路(2) と、 プログラムに従って動作しメモリ(3) とデータのやりと
りをする演算器とを備え、 演算器からのライト命令受領時、ライトデータに誤り制
御用冗長ビットを付加してメモリ(3) に書き込み、 演算器からのリード命令受領時、データとともに誤り制
御用冗長ビットをメモリ(3) より読みだし、 誤り検出修正回路(2) において誤り制御用冗長ビットを
利用してデータの誤り検出、修正を行い演算器にデータ
を渡す計算機システムのメモリ制御方式において、 誤り制御用冗長ビットを格納するアドレスを指示するた
めの誤り制御用冗長ビット専用のＥＣＣアドレス制御回
路(4) を設け、ＥＣＣアドレス制御回路(4) により指示
されたアドレスの誤り制御用冗長ビットを用いてデータ
の誤り検出および修正を行なうことを特徴とするメモリ
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3276636A JPH0588992A (ja) | 1991-09-28 | 1991-09-28 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3276636A JPH0588992A (ja) | 1991-09-28 | 1991-09-28 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0588992A true JPH0588992A (ja) | 1993-04-09 |
Family
ID=17572211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3276636A Withdrawn JPH0588992A (ja) | 1991-09-28 | 1991-09-28 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0588992A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2339515A (en) * | 1998-07-13 | 2000-01-26 | Fujitsu Ltd | Signal resynchronization apparatus |
| EP3223157A2 (en) | 2016-03-02 | 2017-09-27 | Renesas Electronics Corporation | Semiconductor device and memory access control method |
-
1991
- 1991-09-28 JP JP3276636A patent/JPH0588992A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2339515A (en) * | 1998-07-13 | 2000-01-26 | Fujitsu Ltd | Signal resynchronization apparatus |
| US6400785B1 (en) | 1998-07-13 | 2002-06-04 | Fujitsu Limited | Signal resynchronization apparatus having capability to avoid data corruption |
| EP3223157A2 (en) | 2016-03-02 | 2017-09-27 | Renesas Electronics Corporation | Semiconductor device and memory access control method |
| US10379941B2 (en) | 2016-03-02 | 2019-08-13 | Renesas Electronics Corporation | Semiconductor device and memory access control method |
| US10942802B2 (en) | 2016-03-02 | 2021-03-09 | Renesas Electronics Corporation | Semiconductor device and memory access control method |
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