JPH07152659A - コンピュータの記憶データ保護装置 - Google Patents

Abstract

(57)【要約】 【目的】 コンピュータにおける主記憶部に記憶された
データの信頼性を確保する。 【構成】 ＣＰＵ１２に対してセレクタ部１４を介して
同一アドレス領域を有した一対の主記憶部１６ａ，１６
ｂ及び各主記憶部に対応した一対のパリティ処理部１７
ａ，１７ｂを接続する。各パリティ処理部は、自己に対
応する主記憶部に書込むデータのパリティビットを算出
して記憶保持し、主記憶部から読出されたデータに対し
て記憶保持したパリティビットを用いてパリティエラー
有無判断する。セレクタ部１４は、ＣＰＵ１２からのデ
ータ書込指令を各主記憶部に伝え、ＣＰＵからのデータ
読出指令にて、予め定められた一方の主記憶部から読出
されたデータをＣＰＵへ伝える。また、一方の主記憶部
のパリティ処理部からエラー情報が入力したとき、他方
の主記憶部から読出されたデータをＣＰＵへ伝える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同一アドレス領域を有
した複数の主記憶部に同一データを書込み、記憶データ
の保護を図るコンピュータの記憶データ保護装置に関す
る。

【０００２】

【従来の技術】コンピュータにおいては、一般的に、Ｃ
ＰＵ（中央演算処理装置）にバスを介して、入出力ポー
ト（Ｉ／Ｏ）、制御プロンラムやパラメータ等の各種固
定データを記憶するＲＯＭ、演算処理すべきデータ等の
各種可変データを記憶するＲＡＭ等が接続されている。
そして、ＣＰＵは例えばＩ／Ｏポートを介して入力され
たデータを一旦ＲＡＭに書込んだのちに、読出して演算
処理を行う。

【０００３】一般に前記ＲＡＭにはＳＲＡＭ（スタテッ
クＲＡＭ）とＤＲＡＭ（ダイナミックＲＡＭ：常時記憶
保持動作を必要とする書込み読出し可能な記憶素子）と
が使用される。しかし、ＲＡＭとして大容量が必要な場
合は、ＳＲＡＭよりＤＲＡＭが多く使用される。

【０００４】しかし、このＤＲＡＭはＳＲＭに比較し
て、データの書込動作時，読出動作時にソフトエラーと
呼ばれるエラーが発生する確率が高い。このソフトエラ
ーとは、アドレスを指定して例えば８，１６ビット等の
複数ビットのデータを書込んだ場合に、複数ビットのう
ちの１ビットのみが変化してしまうエラーである。この
ソフトエラーは過渡的なエラーであり、ＤＲＡＭの該当
アドレス位置の記憶素子がハード的に故障しているので
はない。したがって、同一アドレスに同一データを書込
むとエラー状態が解除される。

【０００５】一般に市販されている民生用のパーソナル
コンピュータにおいては、このようなエラーが生じる
と、メモリの初期化や電源の再投入等を実施すると、正
常状態に復旧するので、特にデータ保持用の対策は製造
費等の関係から講じられていない。

【０００６】しかし、工場等のプラントを構成する各種
機器を制御するプロセス制御装置等に組込まれたコンピ
ュータや金融機関のオンライン端末装置に組込まれたコ
ンピュータ等においては、たとえこのようなソフトエラ
ーといえども許容されない場合が多い。エラーの生じた
データをそのまま次のデータ処理タスクに転送すること
はできない。

【０００７】そこで、ＤＡＲＭ等で構成された主メモリ
に記憶されているデータの信頼性を確保するために、主
メモリにデータを書込む時にパリティビットを算出し
て、主メモリから該当データを読出す時にパリティチェ
エックを実施するようにしている。

【０００８】図４は上述したパリティチェク方式を採用
したコンピュータを示す模式図である。データバス，ア
ドレスバス及び制御線からなるバス１にＣＰＵ２，入出
力ポート３，ＤＲＡＭで構成された主メモリ４，パリテ
ィ処理部５が接続されている。また、パリティ処理部５
にはパリティビットメモリ６が接続されている。

【０００９】このような構成のコンピュータにおいて
は、ＣＰＵ２がバス１上にアドレスＡＤとデータＤを出
力すると、主メモリ４の該当アドレスＡＤに該当データ
Ｄが書込まれる。同時に、パリティ処理部５は、該当ア
ドレスＡＤ及びデータＤを取込んで、データＤに対して
１ビットのパリティビットｂを算出して、アドレスＡＤ
と共にパリティビットメモリ６へ記憶保持する。

【００１０】そして、ＣＰＵ２が該当アドレスＡＤを指
定してデータＤを読出す場合、パリテイィ処理部５は、
主メモリ４から読出されたデータＤが正しく記憶保持さ
れていたか否かをパリティビットメモリ６に記憶されて
いるパリティビットｂを用いてチェックする。パリティ
エラーが検出された場合は、ＣＰＵ２へエラー情報ａを
送出する。ＣＰＵ２は、パリティ処理部５からのエラー
情報ａを検出することによって、今回読取ったテータＤ
にビット誤りが発生したことを検知できる。

【００１１】しかし、このパリティチェック方式におい
ては、誤ったデータＤを元の正しいデータＤに復旧させ
る機能は有していない。この誤ったデータＤを元の正し
いデータＤに復旧する機能を有するＥＥＣ（エラー・コ
レクション・チェック）方式を採用したコンピュータを
図５に示す。

【００１２】このＥＥＣ方式を採用したコンピュータに
おいては、主メモリ４とバス１との間にＥＥＣ回路７が
介挿されている。このＥＥＣ回路７は、ＣＰＵ２から主
メモリ４へデータＤが書込まれると、８，１６等の複数
ビットからなる該当データＤに対してエラー検出及びエ
ラー発生ビット位置を特定するための情報を含んだ複数
ビットで構成されたＥＥＣビットデータを作成して、ア
ドレスＡＤと共にＥＣＣビットメモリり８へ書込む。

【００１３】そして、ＥＥＣ回路７は、ＣＰＵ２が主メ
モリ４のデータＤを読出す場合に、読出された複数ビッ
トのデータＤに対して前述した同一の手順でＥＥＣビッ
トデータを作成して、ＥＥＣビットメモリ８に記憶され
ている該当アドレスＡＤのＥＥＣビットデータと比較対
照する。両者が一致すれば読出されたデータＤは正常あ
ると判断する。不一致の場合は、該当データＤにビット
誤りが生じたと判断する。この複数ビットのＥＥＣビッ
トデータからエラー発生ビットを特定する。そして、特
定されたビット位置のデータ値を反転して、読出したデ
ータＤを正しいデータＤに修正する。よって、ＣＰＵ２
には正しいデータＤが入力される。

【００１４】なお、複数ビットが同時にエラー発生して
いた場合には、このＥＥＣ回路７ではデータ修正が困難
であるので、ＥＥＣ回路７からエラー情報ａがＣＰＵ２
へ送出される。

【００１５】

【発明が解決しようとする課題】しかしながら、図４に
示すパリティチェック方式を採用したコンピュータ、又
は図５に示すＥＥＣ方式を採用したコンピュータにおい
てもまだ改良すべき次のような課題があった。

【００１６】すなわち、パリティチェック方式において
は、パリティチェック時において１ビットの値のみを比
較対照すればよいので、ＣＰＵ２による主メモリ４に対
するデータアクセス処理速度はほとんど低下しない。し
かし、データに一旦エラーが発生すると、該当テータを
正しいデータに復旧する術はない。

【００１７】また、ＥＥＣ方式においては、エラー有無
の検出と、エラー有りの場合に自動的に正しいデータに
修正している。よって、パリティチェック方式に比較し
てコンピュータ全体としての信頼性を向上できる。

【００１８】しかし、前述したように、主メモリに対す
るデータの書込時及び主メモリからデータの読出時にお
いて、エラー検出及びエラー発生ビット位置情報を含ん
だＥＥＣビットデータの作成処理を実行する必要がある
ので、ＣＰＵにおける主メモリに対するデータアクセス
処理速度が低下する。

【００１９】さらに、ビットエラーが検出されると、エ
ラー発生ビット位置の特定及びビット訂正に要する時間
が必要となる。したがって、エラーが発生した場合にお
けるＣＰＵのアクセス処理速度がさらに低下する。

【００２０】また、一つのデータ内の複数ビットにおい
て同時にエラーが生じた場合には、対処しきれない問題
がある。本発明はこのような事情に鑑みてなされたもの
であり、データを記憶する主記憶部を二重化することに
よって、ＣＰＵの主記憶部に対するデータアクセス速度
を低下することなく、たとえエラーが生じたとしても、
自動的に正しいデータがＣＰＵに読取られ、ＣＰＵが主
記憶部に対してアクセスするデータの信頼性を大幅に向
上できるコンピュータの記憶データ保護装置を提供する
ことを目的とする。

【００２１】

【課題を解決するための手段】上記課題を解消するため
に本発明の記憶データ保護装置が組込まれたコンピュー
タにおいては、ＣＰＵに対してセレクタ部を介して同一
アドレス領域を有した一対の主記憶部及び各主記憶部に
対応した一対のパリティ処理部を接続している。

【００２２】そして、各パリティ処理部に対して、自己
に対応する主記憶部に書込むデータのパリティビットを
算出して記憶保持するパリティビット生成手段と、自己
に対応する主記憶部から読出されたデータに対して記憶
保持したパリティビットを用いてパリティエラー有無判
断するパリティチェック手段とを付加している。

【００２３】さらに、セレクタ部に対して、ＣＰＵから
のアドレスを指定したデータ書込指令を各主記憶部に伝
える書込制御手段と、ＣＰＵからのアドレスを指定した
データ読出指令に応じて、予め定められた一方の主記憶
部から読出されたデータをＣＰＵへ伝えるデータ読出制
御手段と、一方の主記憶部のパリティ処理部からエラー
情報が入力したとき、他方の主記憶部から読出されたデ
ータをＣＰＵへ伝えるデータ切換手段とを付加してい
る。

【００２４】また、別の発明の記憶データ保護装置にお
いては、上述した各手段に加えて、いずれか一方のパリ
ティ処理部からエラー情報が出力されると、エラー情報
が出力されていない主記憶部のデータをエラー情報が出
力された主記憶部へ書込むデータ転送部を設けている。

【００２５】さらに、別の発明の記憶データ保護装置に
おいては、セレクタ部に対して、エラー情報が入力した
ときこのエラー情報をＣＰＵへ伝送するエラー情報伝送
手段を付加している。また、ＣＰＵに対して、エラー情
報を受領すると、今回読出したデータとアドレスとを記
憶保持する記憶保持手段と、記憶保持されたアドレス及
びデータを指定したデータ書込指令をセレクタ部へ送出
するデータ復旧手段とを付加している。

【００２６】

【作用】このように構成されたコンピュータの記憶デー
タ保護装置によれば、ＣＰＵがアドレスを指定してデー
タを主記憶部に書込む場合は、セレクタ部はＣＰＵから
出力されたデータ書込指令を各主記憶部に転送する。し
たがって、ＣＰＵから出力されたデータは両方の主記憶
部における指定された同一アドレスに書込まれる。同時
に各パリティ処理部において各主記憶部に書込まれるデ
ータのパリティビットが計算されて記憶保持される。

【００２７】次に、ＣＰＵが主記憶部のアドレスを指定
してデータを読出する場合は、セレクタ部は予め定めら
れた一方の主記憶部から読出されたデータをＣＰＵへ転
送する。そして、その一方の主記憶部から読出されたデ
ータにパリティエラーが検出された場合は、他方の主記
憶部から読出されたデータをＣＰＵへ転送する。

【００２８】したがって、ＣＰＵは主記憶部から常に正
しいデータを読出することが可能となる。また、別の発
明においては、データ読出時にいずれか一方の主記憶部
から読出されたデータにパリティエラーか発生しした場
合は、データ転送部でもって正常な主記憶部のデータが
異常発生した側の主記憶部に書込まれる。

【００２９】さらに、別の発明においては、データ読出
時にいずれか一方の主記憶部から読出されたデータにパ
リティエラーか発生しした場合は、ＣＰＵのソフト手段
でもって正常な主記憶部のデータが両方の主記憶部の同
一アドレスに上書きされる。

【００３０】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。図１は実施例の記憶データ保護装置が組込まれたコ
ンピュータの概略構成を示すブロック図である。

【００３１】データバス，アドレスバス及び制御線から
なるシステムバス１１にＣＰＵ１２，入出力ポート（Ｉ
／Ｏ）１３及びセレクタ部１４が接続されている。セレ
クタ部１４に対してそれぞれサブバス１５ａ，１５ｂを
介して主記憶部としての一対の主メモリ１６ａ，１６ｂ
及び一対のパリティ処理部１７ａ，１７ｂが接続されて
いる。各パリティ処理部１７ａ，１７ｂにはそれぞれパ
リティビット用メモリ１８ａ，１８ｂが接続されてい
る。

【００３２】前各サブバス１５ａ，１５ｂはシステムバ
ス１１と同一のデータバス，アドレスバス及び制御線で
構成されている。また、各主メモリ１６ａ，１６ｂは同
一のアドレス領域を有している。各パリティビット用メ
モリ１８ａ，１８ｂは前記対応する各主メモリ１６ａ，
１６ｂにおける各アドレス毎に該当アドレスＡＤに記憶
するデータＤの１ビット構成のパリティビットｂを記憶
する領域を有する。

【００３３】セレクタ部１４は、一種のバス接続／切換
回路で構成されており、ＣＰＵ１２からシステムバス１
１内の制御線を介して主メモリ１６ａ，１６ｂに対する
書込信号Ｗが出力されると、システムバス１１を各サブ
バス１５ａ，１５ｂへ接続する。その結果、ＣＰＵ１２
がアドレスＡＤをシステムバス１１内のアドレバスに出
力し、続いてデータＤをシステムバス１１内のデータバ
スに出力すると、書込信号Ｗ，アドレスＡＤ，データＤ
がセレクタ部１４及び各サブバス１５ａ，１５ｂを介し
て各主メモリ１６ａ，１６ｂ及び各パリティ処理部１７
ａ，１７ｂへ印加される。

【００３４】また、セレクタ部１４は、ＣＰＵ１２から
システムバス１１内の制御線を介して主記憶部１６ａ，
１６ｂに対する読出信号Ｒが出力されると、システムバ
ス１１を各サブバス１５ａ，１５ｂへ接続する。その結
果、ＣＰＵ１２がアドレスＡＤをシステムバス１１内の
アドレバスに出力すると、読出信号Ｒ，アドレスＡがセ
レクタ部１４及び各サブバス１５ａ，１５ｂを介して各
主メモリ１６ａ，１６ｂ及び各パリティ処理部１７ａ，
１７ｂへ印加される。

【００３５】セレクタ部１４は、読出信号Ｒ，アドレス
ＡＤが各主メモリ１６ａ，１６ｂに到達したタイミング
でシステムバス１１を予め稼働側と定められた一方の主
メモリ１６ａのサブバス１５ａに接続し、待機側と指定
された他方の主メモリ１６ｂのサブバス１５ｂをシステ
ムバス１１から切り離す。

【００３６】さらに、セレクタ部１４は、稼働側と定め
られた一方の主メモリ１６ａに対応するパリティ処理部
１７ａからエラー情報Ｅａが入力されると、システムバ
ス１１に接続されている稼働側のサブバス１５ａを待機
側のサブバス１５ｂに切換える。

【００３７】前記各主メモリ１６ａ，１６ｂは、ＣＰＵ
１２からシステムバス１１及び自己側のサブバス１５
ａ，１５ｂを介して書込信号Ｗ，アドレスＡＤ及びデー
タＤが印加されると、アドレスＡＤが指定する領域にデ
ータＤを格納する。また、各主メモリ１６ａ，１６ｂ
は、ＣＰＵ１２からシステムバス１１及び自己側のサブ
バス１５ａ，１５ｂを介して読出信号Ｒ，アドレスＡＤ
が印加されると、アドレスＡＤが指定する領域のデータ
Ｄをサブバス１５ａ，１５ｂのデータバスへ出力する。

【００３８】前記各パリティ処理部１７ａ，１７ｂは、
自己側のサブバス１５ａ，１５ｂを介して書込信号Ｗが
入力すると、データバス上の複数ビット構成のデータＤ
を読取ってパリティビットｂを算出する。そして、算出
されたパリティビットｂをパリティビット用メモリ１８
ａ，１８ｂ内のサブバス１５ａ，１５ｂから読取ったア
ドレスＡＤの領域に格納する。

【００３９】また、各パリティ処理部１７ａ，１７ｂ
は、自己側のサブバス１５ａ，１５ｂを介して読出信号
Ｒが入力すると、自己側の主メモリ１６ａ，１６ｂから
サブバス１５ａ，１５ｂに読出された各データＤを読取
ってパリティビットｂを算出する。そしてパリティビッ
ト用メモリ１８ａ，１８ｂ内のサブバス１５ａ，１５ｂ
のアドレスＡＤの領域に記憶保持されているパリティビ
ットｂと一致するか否かを判断する。一致した場合はデ
ータＤは正常であるのて何もしない。不一致の場合は、
データＤにパリティエラーが生じているのでセレクタ部
１４へエラー情報Ｅａ，Ｅｂを送出する。

【００４０】このように構成されたコンピュータの記憶
データ保護装置においては、ＣＰＵ１２が主メモリ１６
ａ，１６ｂにデータＤを書込む場合、先ずシステバス１
１に書込信号Ｗを出力すると、システムバス１１が各サ
ブバス１５ａ，１５ｂに接続される。続いてアドレスＡ
Ｄ及びデータＤを出力すると、両方の主メモリ１６ａ，
１６ｂの指定アドレスＡＤにデータＤが書込まれる。同
時に、各パリティ処理部１７ａ，１７ｂにてデータＤの
パリティビットｂが演算されて、パリティビット用メモ
リ１８ａ，１８ｂに書込まれる。

【００４１】また、ＣＰＵ１２が主メモリ１６ａ，１６
ｂからデータＤを読出す場合、先ずシステバス１１に読
出信号Ｒを出力すると、システムバス１１が各サブバス
１５ａ，１５ｂに接続される。続いてアドレスＡＤを出
力すると、各主メモリ１６ａ，１６ｂの指定アドレスＡ
ＤのデータＤがそれぞれサブバス１５ａ，１５ｂ上へ出
力される。

【００４２】また、パリティ処理部１７ａ，１７ｂによ
って各サブバス１５ａ，１５ｂ上へ出力されたデータＤ
にパリティエラーが存在するか否かが判断される。エラ
ーが存在する場合のみエラー情報Ｅａ，Ｅｂがセレクタ
部１４へ送出される。セレクタ部１４は、所定時以内に
稼働側のパリティ処理部１７ａからのエラー情報Ｅａが
入力されなかった場合は、待機側のサブバス１５ｂをシ
ステムバス１１から切り離す。その結果、稼働側のサブ
バス１５ａに出力されているデータＤがシステムバス１
１へ出力される。よって、ＣＰＵ１２はパリティチェッ
クが終了した正しいデータＤを読取ることができる。

【００４３】また、所定時以内に稼働側のパリティ処理
部１７ａからのエラー情報Ｅａが入力されると、サブバ
ス１５ａをシステムバス１１から切り離す。その結果、
待機側のサブバス１５ｂに出力されているデータＤがシ
ステムバス１１へ出力される。よって、ＣＰＵ１２は待
機側の主メモリ１６ｂから読出されてパリティチェック
が終了した正しいデータＤを読取ることができる。

【００４４】なお、主メモリ１６ａにおけるパリティエ
ラーが生じたアドレスＡＤの領域のデータＤは、ＣＰＵ
１２から新規のデータＤが書込まれた時点で、正常なデ
ータＤ値に復旧する。

【００４５】このように、たとえ一方の主メモリ１６ａ
から読出したデータＤにデータ異常が生じていた場合で
あっても、ＣＰＵ１２は他方の主メモリ１６ａから読出
した正しいデータＤを取込むことが可能となる。したが
って、コンピュータとしての信頼性を大幅に向上でき
る。

【００４６】また、パリティチェック処理は図５で示し
た従来コンピュータにおけるＥＥＣ方式に比較して、そ
の処理時間は非常に短いので、ＣＰＵ１２における主メ
モリ１６ａ，１６ｂに対するデータアクセス処理速度が
大幅に上昇する。

【００４７】すなわち、この実施例においては、従来の
高速データアクセス処理速度を維持したままで、ＣＰＵ
１２が読出したデータＤの信頼性を大幅に向上できる。
図２は本発明の他の実施例に係わる記憶データ保護装置
が組込まれたコンピュータの概略構成を示すブロック図
である。図１に示す実施例と同一部分には同一符号が付
しててある。したがって、重複する部分の詳細説明は省
略されている。

【００４８】この実施例においては、サブバス１５ａ，
１５相互間にデータ転送部１９が介挿されている。そし
て、セレクタ部１４ａはいずれか一方のパリティ処理部
１７ａ，１７ｂからエラー情報Ｅａ，Ｅｂが入力する
と、この時点におれるサブバス１５ａ，１５ｂのアドレ
スＡＤと入力した一方のエラー情報Ｅａ，Ｅｂをデータ
転送部１９へ送出する。

【００４９】データ転送部１９は、ＣＰＵ１２が主メモ
リ１６ａ，１６ｂに対するデータアクセス処理を実行し
ていない期間において、すなわち、セレクタ部１４ａが
各ザブバス１５ａ，１５ｂをシステムバス１１から切り
離した状態において、セレクタ部１４ａから入力したア
ドレスＡＤといずれの主メモリ１６ａ，１６ｂのデータ
にエラーが生じたのかを示すエラー情報Ｅａ又はＥｂに
基づいて、エラーが発生していない正常側の主メモリの
該当アドレスＡＤに記憶されている正しいデータＤを読
出て、エラーが発生した異常側の主メモリの同一アドレ
スＡＤに読出した正しいデータＤを書込む。

【００５０】なお、この場合、データＤが書込まれた側
のパリテイ処理部１７ａ又は１７ｂが起動して、パリテ
ィビットｂが改めてパリティビット用メモリ１８ａ又は
１８ｂに記憶保持される。

【００５１】このように構成された、コンピュータの記
憶データ保持装置においては、主メモリ１６ａ，１６ｂ
のいずれかのアドレスＡＤの領域から読出したデータＤ
にパリティエラーが発生すると、ＣＰＵ１２から次のデ
ータＤの同一アドレスＡＤに対する書込操作が実行され
る前に、データ転送部１９によって正しいデータＤが書
込まれる。

【００５２】したがって、一方の主メモリに誤ったデー
タＤが記憶された状態で同一アドレスＡＤに対するＣＰ
Ｕ１２におけるデータ読出処理が繰り返されて、片方の
主メモリのデータＤのみで対応する不安定状態が長時間
継続することが未然に防止される。よって、コンピュー
タ全体の信頼性をより一層向上できる。

【００５３】さらに、データ転送部１９におけるデータ
読出処理及びデータ書込処理は、ＣＰＵ１２に対して独
立して実行されるので、ＣＰＵ１２の処理負担が増大す
ることはない。

【００５４】図３は本発明のさらに別の実施例の係わる
記憶データ保護装置が組込まれたコンピュータにおける
ＣＰＵの処理動作を示す流れ図である。この実施例コン
ピュータのハード構成は図１に示した実施例と同じであ
る。

【００５５】また、この実施例におけるセレクタ部は、
図１のセレクタ部１４と同様に、システムバス１１に対
するサブバス１５ａ，１５ｂの接続状態を制御して、正
しいデータＤをシステムバス１１へ出力させると共に、
いずれか一方のパリティ処理部１７ａ，１７ｂからエラ
ー情報Ｅａ，Ｅｂが入力すると、このエラー情報Ｅａ，
Ｅｂをシステムバス１１を介してＣＰＵ１２へ送出す
る。

【００５６】図３の流れ図が開始され、主メモリ１６
ａ，１６ｂに対するデータ書込要求が発生すると（Ｐ
１）、１つのデータＤをアドレスＡＤを指定してセレク
タ部１４を介して各主メモリ１６ａ，１６ｂへ書込むＰ
（Ｐ２）。全部のデータＤの書込処理が終了すると（Ｐ
３）、今回の一連のデータ書込処理を終了する。

【００５７】データ読出要求が発生すると（Ｐ４）、セ
レクタ部１４を介してアドレスＡＤを指定して１つのデ
ータＤの読出処理を実行する（Ｐ５）。１つのデータＤ
の読出処理が終了すると、セレクタ部１４からのエラー
情報の有無を調べて（Ｐ６）、エラー情報が入力されて
いた場合は、今回のアドレスＡＤと読取った正しいデー
タＤとをエラーバッファに一時記憶しておく（Ｐ７）。
全部のデータＤの読出処理が終了すると（Ｐ８）、今回
の一連のデータ読出処理を終了する。

【００５８】一連のデータ読出処理が終了すると、エラ
ーバッファにアドレスＡＤとデータＤのセットが記憶さ
れていた場合には、通常のデータ書込処理と同様の手法
でもって、そのセットのアドレスＡＤを指定して該当デ
ータＤをセレクタ部１４を介して両方の主メモリ１６
ａ，１６ｂへ書込む（Ｐ９）。

【００５９】このように構成されたコンピュータの記憶
データ保護装置によれば、各主メモリ１６ａ，１６ｂか
らデータＤをサブバス１５ａ，１５ｂ上に読出した時点
でいずれかにパリティエラーが発生していた場合には、
正しいデータＤがＣＰＵ１２へ送出されることは勿論の
こと、エラー発生情報もＣＰＵ１２へ送出される。そし
て、ＣＰＵ１２は一連のデータ読出処理が終了した時点
で、主メモリ１６ａ，１６ｂのエラーが発生したアドレ
スＡＤに対して正しいデータＤを書込む。

【００６０】したがって、たとえエラーが発生したとし
ても、長時間エラー発生状態のままで放置されることは
なく、短時間で正しいデータＤが復旧され、該当アドレ
スＡＤの領域は正常状態になる。その結果、コンピュー
タ全体の信頼性がより一層向上する。さらに、この実施
例においては、ＣＰＵ１２のソフト手法によって、エラ
ー状態を復旧させているので、図２に示すデータ転送部
１９は必要ない。

【００６１】

【発明の効果】以上説明したように本発明の記憶データ
保護装置によれば、データを記憶する主記憶部を二重化
し、読出したデータにパリティエラーが発生した場合に
は、ＣＰＵへのデータをセレクタ部で正しい側の主記憶
部からのデータに自動的に切換えるようにしている。し
たがって、ＣＰＵの主記憶部に対するデータアクセス速
度を低下することなく、たとえエラーが生じたとして
も、自動的に正しいデータがＣＰＵに読取られ、ＣＰＵ
が主記憶部に対してアクセスするデータの信頼性を大幅
に向上できるコンピュータを提供できる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係わる記憶データ保護装
置が組込まれたコンピュータの概略構成を示すブロック
図

【図２】 本発明の他の実施例に係わる記憶データ保護
装置が組込まれたコンピュータの概略構成を示すブロッ
ク図

【図３】 本発明のさらに別の実施例に係わる記憶デー
タ保護装置が組込まれたコンピュータのＣＰＵの処理動
作を示す流れ図

【図４】 従来のパリティチエック手法を採用したコン
ピュータの概略構成を示すブロック図

【図５】 従来のＥＥＣ手法を採用したコンピュータの
概略構成を示すブロック図

【符号の説明】

１１…システムバス、１２…ＣＰＵ、１４，１４ａ…セ
レクタ部、１５ａ，１５ｂ…ザブバス、１６ａ，１６ｂ
…主メモリ、１７ａ，１７ｂ…パリティ処理部、１８
ａ，１８ｂ…パリティビット用メモリ、１９…データ転
送部。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵに対してセレクタ部を介して同一
   アドレス領域を有した一対の主記憶部及び各主記憶部に
   対応した一対のパリティ処理部を接続してなるコンピュ
   ータの記憶データ保護装置であって、 前記各パリティ処理部は、自己に対応する主記憶部に書
   込むデータのパリティビットを算出して記憶保持するパ
   リティビット生成手段と、自己に対応する主記憶部から
   読出されたデータに対して前記記憶保持したパリティビ
   ットを用いてパリティエラー有無判断するパリティチェ
   ック手段とを有し、 前記セレクタ部は、前記ＣＰＵからのアドレスを指定し
   たデータ書込指令を前記各主記憶部に伝える書込制御手
   段と、前記ＣＰＵからのアドレスを指定したデータ読出
   指令に応じて、予め定められた一方の主記憶部から読出
   されたデータを前記ＣＰＵへ伝えるデータ読出制御手段
   と、前記一方の主記憶部のパリティ処理部からエラー情
   報が入力したとき、他方の主記憶部から読出されたデー
   タを前記ＣＰＵへ伝えるデータ切換手段とを有したこと
   を特徴とするコンピュータの記憶データ保護装置。
2. 【請求項２】 前記いずれか一方のパリティ処理部から
   エラー情報が出力されると、エラー情報が出力されてい
   ない主記憶部のデータをエラー情報が出力された主記憶
   部へ書込むデータ転送部を備えたことを特徴とする請求
   項１記載のコンピュータの記憶データ保護装置。
3. 【請求項３】 前記セレクタ部は、前記エラー情報が入
   力したときこのエラー情報を前記ＣＰＵへ伝送するエラ
   ー情報伝送手段を有し、 前記ＣＰＵは、エラー情報を受領すると、今回読出した
   データとアドレスとを記憶保持する記憶保持手段と、こ
   の記憶保持されたアドレス及びデータを指定したデータ
   書込指令を前記セレクタ部へ送出するデータ復旧手段と
   を有したことを特徴とする請求項１記載のコンピュータ
   の記憶データ保護装置。