JP4292477B2 - 二重化プロセッサ装置 - Google Patents
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Description
図3で、プロセッサは、第1プロセッサ1と第2プロセッサ2で二重化されており、メモリは、第1メモリ3と第2メモリ4で二重化されている。
第1プロセッサ1は第1メモリ3に接続され、第2プロセッサ2は第2メモリ4に接続される。
第1プロセッサ1と第2プロセッサ2は同一の制御演算を行っている。
第1メモリ(メモリdirect)3は、常に第1プロセッサの出力値を直接書き込み保存する。一方、第2メモリ(メモリinverse)4は、常に第2プロセッサの出力値を反転して書き込み保存する。このように、プロセッサの出力値を直接データ(非反転データ)と反転データとして組み合わせて保存して扱うことにより、メモリの故障検出率を高めることができる。
選択器6は、内部バス、バックプレーンバス等の外部入出力装置への接続手段7と接続され、外部へのデータ出力時には第1プロセッサ1と第2プロセッサ2の一方のデータを出力し、外部からのデータ入力時には第1プロセッサ1と第2プロセッサ2のそれぞれにデータを供給するように選択する。
プロセッサの通常動作時にメモリに書き込まれるデータがランダムなパターンになるメモリ領域は、メモリでプロセッサの出力値を非反転データと反転データとして組み合わせて保存して扱うことにより、メモリセルのスタック故障を高確度で検出することができる。
しかし、通常動作中には“0”あるいは“1”で固定され、データが変動しないメモリセルであって、緊急動作時にデータを変動させる必要があるメモリセルの場合、メモリセルのスタック故障が内在していても検出することができないので、緊急時にデータの変更が行えず、本来実行しなけばならないサービスを行えないという問題点があった。
また、自己診断中は本来のサービスを停止させることが必要であり、メモリ容量が増大すると自己診断時間が長くなるため、システム動作に緊急性、リアルタイム性を要求されるような場合に必要なスループットが得られないという問題点があった。
(1)プロセッサが第1プロセッサと第2プロセッサにより二重化され、これら第1プロセッサと第2プロセッサにそれぞれ第1メモリと第2メモリが設けられた二重化プロセッサ装置において、
前記第1メモリと第2メモリに対して、データをそのまま書き込むか反転して書き込むかを指定する反転制御ビットをそれぞれ設定し、前記第1メモリと第2メモリに設定する前記反転制御ビットのビット状態は互いに反転関係にし、前記第1メモリと第2メモリに設定する前記反転制御ビットを交互に入れ替えるビット設定手段と、
前記反転制御ビットのビット状態に基づいて、前記第1メモリと第2メモリの一方には非反転データを書き込み、他方には反転データを書き込む書込み制御手段と、
を有することを特徴とする二重化プロセッサ装置。
前記比較器による前回値データの比較結果が正常である場合に、前記ビット設定手段は前記反転制御ビットの値を反転し、前記比較器による今回値データの比較結果が正常である場合に、前記書込み制御手段は前記反転制御ビットのビット状態に基づいて、前記第1メモリと第2メモリの一方には今回値データをそのまま書き込み、他方には今回値データの反転データを書き込むことを特徴とする(1)又は(2)記載の二重化プロセッサ装置。
前記比較器による前回値データの比較結果が正常である場合に、前記ビット設定手段は前記反転制御ビットの値を反転し、前記書込み制御手段は前記第1メモリと第2メモリから読み出した前回値データの反転データをそれぞれのメモリに書き戻すことを特徴とする(1)又は(2)記載の二重化プロセッサ装置。
二重化されたメモリの一方には非反転データを書き込み、他方には反転データを書き込み、それぞれのデータを排他的なデータで保存させ、メモリにリード/ライトアクセスするタイミングでその排他的データを交互に入れ替えることにより、通常時変動しないメモリセルであってもメモリセルのスタック故障を検出することが可能となる。
図1は本発明の一実施例を示す構成図である。前出の図と同一のものは同一符号を付ける。
図1で、プロセッサは、第1プロセッサ11と第2プロセッサ12で二重化されており、メモリは、第1メモリ13と第2メモリ14で二重化されている。
第1プロセッサ11は第1メモリ13に接続され、第2プロセッサ12は第2メモリ14に接続される。
第1プロセッサ11と第2プロセッサ12は同一の制御演算を行っており、第1メモリ13と第2メモリ14の一方には非反転データを書き込み、他方には反転データを書き込み、それぞれのデータを排他的なデータで保存させる。
メモリにリード/ライトアクセスするタイミングで、第1メモリ13と第2メモリ14のうち非反転データを書き込んでいた方には反転データを書き込み、反転データを書き込んでいた方には非反転データを書き込み、排他的なデータを交互に入れ替える。
これにより従来は通常時変動しないメモリセルであってもメモリにリード/ライトアクセスするタイミングで変動させることができ、メモリセルのスタック故障を故障発生からより短時間に検出することができる。よって、緊急時にデータ変動が行えず、プラントを停止させる等の本来実行しなければならないサービスを行えないという問題が解決される。
先ず、第1メモリ13と第2メモリ14の書き込み番地の前回値データをそれぞれ読み出し、比較器15により比較する。第1メモリ13と第2メモリ14には排他的なデータが保存されているので、前回値データが互いに排他的関係にある場合に比較器15による比較結果は正常であると判断される。比較結果が正常であれば、ビット設定手段16、17は、反転制御ビット18、19をそれぞれ反転させ、書込み制御手段20、21は、反転制御ビット18、19のビット状態に基づいて、プロセッサからの書き込みデータを一方は非反転データとして、他方は反転データとしてメモリへ書き込む。
例えば、反転制御ビット18、19が“0”の場合は非反転データとして、反転制御ビット18、19が“1”の場合は反転データとして取り扱い、書込み制御手段20、21は反転制御ビット18、19のビット状態に基づいたデータ形式でメモリへ書き込む。
このように、第1メモリ13と第2メモリ14を非反転データ用、反転データ用と固定せずにメモリへのアクセス毎にデータ保存形式を非反転データと反転データで交互に入れ替える。
また、比較器15は、プロセッサのデータを比較する比較器と、メモリから読み出したデータを比較する比較器とを別構成としてもよい。
図2(a)、(b)は、データ(32ビット)30、31にECC(Error Correcting Code)チェックビット(7ビット)32、33と反転制御ビット(1ビット)18、19を付加したものである。
第1メモリ13と第2メモリ14は、それぞれ16ビットのメモリ素子34〜36、37〜39を3個ずつ用いて構成されている。
第1メモリ13と第2メモリ14のそれぞれのデータ30、31、ECCチェックビット32、33及び反転制御ビット18、19は全て排他的な値で保持される。
また、メモリ素子は16ビット以外のものを用いてもよい。
7 外部入出力装置への接続手段
11 第1プロセッサ
12 第2プロセッサ
13 第1メモリ
14 第2メモリ
15 比較器
16、17 ビット設定手段
18、19 反転制御ビット
20、21 書込み制御手段
Claims (5)
- プロセッサが第1プロセッサと第2プロセッサにより二重化され、これら第1プロセッサと第2プロセッサにそれぞれ第1メモリと第2メモリが設けられた二重化プロセッサ装置において、
前記第1メモリと第2メモリに対して、データをそのまま書き込むか反転して書き込むかを指定する反転制御ビットをそれぞれ設定し、前記第1メモリと第2メモリに設定する前記反転制御ビットのビット状態は互いに反転関係にし、前記第1メモリと第2メモリに設定する前記反転制御ビットを交互に入れ替えるビット設定手段と、
前記反転制御ビットのビット状態に基づいて、前記第1メモリと第2メモリの一方には非反転データを書き込み、他方には反転データを書き込む書込み制御手段と、
を有することを特徴とする二重化プロセッサ装置。 - 前記ビット設定手段は、メモリへのアクセス毎に前記第1メモリと第2メモリに設定する反転制御ビットを交互に入れ替えることを特徴とする請求項1記載の二重化プロセッサ装置。
- 前記第1プロセッサと第2プロセッサの今回値データを比較するとともに、前記第1メモリと第2メモリから読み出した前回値データを比較する比較器を有し、
前記比較器による前回値データの比較結果が正常である場合に、前記ビット設定手段は前記反転制御ビットの値を反転し、前記比較器による今回値データの比較結果が正常である場合に、前記書込み制御手段は前記反転制御ビットのビット状態に基づいて、前記第1メモリと第2メモリの一方には今回値データをそのまま書き込み、他方には今回値データの反転データを書き込むことを特徴とする請求項1又は2記載の二重化プロセッサ装置。 - 前記第1メモリと第2メモリから読み出した前回値データを比較する比較器を有し、
前記比較器による前回値データの比較結果が正常である場合に、前記ビット設定手段は前記反転制御ビットの値を反転し、前記書込み制御手段は前記第1メモリと第2メモリから読み出した前回値データの反転データをそれぞれのメモリに書き戻すことを特徴とする請求項1又は2記載の二重化プロセッサ装置。 - 外部へのデータ出力時には、前記第1プロセッサと第2プロセッサの一方のデータを選択し、外部からのデータ入力時には、前記第1プロセッサと第2プロセッサの両方を選択する選択器を有することを特徴とする請求項1乃至4のいずれかに記載の二重化プロセッサ装置。
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