JPH04291434A - メモリシステム - Google Patents
メモリシステムInfo
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- JPH04291434A JPH04291434A JP3056396A JP5639691A JPH04291434A JP H04291434 A JPH04291434 A JP H04291434A JP 3056396 A JP3056396 A JP 3056396A JP 5639691 A JP5639691 A JP 5639691A JP H04291434 A JPH04291434 A JP H04291434A
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- ecc
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- 235000014676 Phragmites communis Nutrition 0.000 abstract 1
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＣＣシステムとパリ
ティシステムの両方を用いることにより、高信頼性を持
たせたメモリシステムに関するものである。
ティシステムの両方を用いることにより、高信頼性を持
たせたメモリシステムに関するものである。
【０００２】
【従来の技術】従来より、コ−ドの誤りを自動的に検出
するコ−ド体系として、エラ−検出コ−ドがある。これ
には、パリティチェックコ−ド、５者択２コ−ド、ル−
ンズチェックコ−ド、ハミングコ−ド等がある。デ−タ
通信あるいはメモリシステムに、これらの冗長コ−ドを
使用することにより、コ−ドエラ−の防止、検出を容易
にしている。ハミングコ−ドとして、例えば誤り訂正７
単位ＥＣＣを用いた場合には、情報ビット４個、検査ビ
ット３個の合計７ビットを用い、１，２，４ビット目を
検査ビット、３，５，６，７ビット目を情報ビットとす
る。そして、誤りの検出・訂正には、パリティ検査を３
回行い、第１回目は第１，３，５，７ビット、第２回目
は第２，３，６，７ビット、第３回目は第４，５，６，
７ビットを検査する。各回の検査で、１が奇数個あれば
結果は１、偶数個あれば０とする。一方、パリティチェ
ックは、２進コ−ドの誤り検出方式であって、２進コ−
ドの１の個数が常に偶数または奇数になるように、チェ
ックビットを１個追加した符号構成とする。近年は、ラ
ップトップ型や小型のパ−ソナルコンピュ−タやワ−ド
プロセッサの分野でも高性能化が進み、システムに対し
ての信頼性の要求が高まっている。
するコ−ド体系として、エラ−検出コ−ドがある。これ
には、パリティチェックコ−ド、５者択２コ−ド、ル−
ンズチェックコ−ド、ハミングコ−ド等がある。デ−タ
通信あるいはメモリシステムに、これらの冗長コ−ドを
使用することにより、コ−ドエラ−の防止、検出を容易
にしている。ハミングコ−ドとして、例えば誤り訂正７
単位ＥＣＣを用いた場合には、情報ビット４個、検査ビ
ット３個の合計７ビットを用い、１，２，４ビット目を
検査ビット、３，５，６，７ビット目を情報ビットとす
る。そして、誤りの検出・訂正には、パリティ検査を３
回行い、第１回目は第１，３，５，７ビット、第２回目
は第２，３，６，７ビット、第３回目は第４，５，６，
７ビットを検査する。各回の検査で、１が奇数個あれば
結果は１、偶数個あれば０とする。一方、パリティチェ
ックは、２進コ−ドの誤り検出方式であって、２進コ−
ドの１の個数が常に偶数または奇数になるように、チェ
ックビットを１個追加した符号構成とする。近年は、ラ
ップトップ型や小型のパ−ソナルコンピュ−タやワ−ド
プロセッサの分野でも高性能化が進み、システムに対し
ての信頼性の要求が高まっている。
【０００３】
【発明が解決しようとする課題】従来のＥＣＣメモリシ
ステムでは、メモリに対してパ−シャルライト（部分的
な書き込み）があった場合に、リ−ドアフタ−ライトを
行っていたために、連続したパ−シャルライトがあると
大幅な性能ダウンとなっていた。また、パリティチェッ
クのみのパリティメモリシステムでは、パリティエラ−
が発生した場合、システムダウンを招くので、信頼性が
ＥＣＣメモリシステムほど高くなかった。ＥＣＣメモリ
システムでは、例えば特開昭２−１７１８４８５号公報
に記載されているように、ＥＣＣ制御により１ビットエ
ラ−であれば、間欠故障か固定故障かを判断して、故障
ビットを切り換えて信頼性を向上している。しかし、パ
−シャルライトによるメモリアクセス性能においては、
リ−ドアフタ−ライトを行っているため、性能面では改
善されていない。従来のＥＣＣメモリシステムのディメ
リットであるパ−シャルライトによるリ−ドアフタ−ラ
イトを無くし、メモリライト性能ではパリティメモリシ
ステムと同等にでき、信頼性に関してはパリティメモリ
システム以上の高い信頼性を実現できることが課題とな
っている。本発明の目的は、このような従来の課題を解
決し、ＥＣＣメモリシステムの物量に対して、簡単なハ
−ドウェアを追加するのみで、性能面を向上することが
可能なメモリシステムを提供することにある。
ステムでは、メモリに対してパ−シャルライト（部分的
な書き込み）があった場合に、リ−ドアフタ−ライトを
行っていたために、連続したパ−シャルライトがあると
大幅な性能ダウンとなっていた。また、パリティチェッ
クのみのパリティメモリシステムでは、パリティエラ−
が発生した場合、システムダウンを招くので、信頼性が
ＥＣＣメモリシステムほど高くなかった。ＥＣＣメモリ
システムでは、例えば特開昭２−１７１８４８５号公報
に記載されているように、ＥＣＣ制御により１ビットエ
ラ−であれば、間欠故障か固定故障かを判断して、故障
ビットを切り換えて信頼性を向上している。しかし、パ
−シャルライトによるメモリアクセス性能においては、
リ−ドアフタ−ライトを行っているため、性能面では改
善されていない。従来のＥＣＣメモリシステムのディメ
リットであるパ−シャルライトによるリ−ドアフタ−ラ
イトを無くし、メモリライト性能ではパリティメモリシ
ステムと同等にでき、信頼性に関してはパリティメモリ
システム以上の高い信頼性を実現できることが課題とな
っている。本発明の目的は、このような従来の課題を解
決し、ＥＣＣメモリシステムの物量に対して、簡単なハ
−ドウェアを追加するのみで、性能面を向上することが
可能なメモリシステムを提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するため
、本発明のメモリシステムは、メインメモリとメインメ
モリの読み出しおよび書き込みを制御するメモリ制御部
とからなるメモリシステムにおいて、メインメモリには
、デ−タを格納し、複数バイトを同時にアクセスできる
デ−タメモリ領域と、デ−タメモリ領域に格納されるデ
−タを元に、各バイト毎にジェネレ−トされたパリティ
ビットを格納するパリティビット領域と、フルライト時
にジェネレ−トされたＥＣＣビットを格納するＥＣＣビ
ット領域と、ＥＣＣビット領域の格納に際してＥＣＣビ
ットの有効無効の情報を格納するＥＣＣフラグビット領
域を設け、かつメモリ制御部には、メモリライト時にバ
イト単位にパリティビットをジェネレ−トし、メモリリ
−ド時には、ＥＣＣフラグビット領域がＥＣＣ無効の時
のみパリティチェックを行うパリティ制御部と、メモリ
ライト時、フルライトであれば、ＥＣＣビットをジェネ
レ−トし、パ−シャルライトであれば、ダミ−のＥＣＣ
ビットをジェネレ−トし、メモリリ−ド時には、ＥＣＣ
フラグビット領域が有効であれば、ＥＣＣチェックを行
うＥＣＣ制御部と、メモリライト時にフルライトであれ
ば、ＥＣＣフラグビットをセットし、パ−シャルライト
であれば、ＥＣＣフラグビットをリセットするＥＣＣフ
ラグ制御部とを設けることに特徴がある。
、本発明のメモリシステムは、メインメモリとメインメ
モリの読み出しおよび書き込みを制御するメモリ制御部
とからなるメモリシステムにおいて、メインメモリには
、デ−タを格納し、複数バイトを同時にアクセスできる
デ−タメモリ領域と、デ−タメモリ領域に格納されるデ
−タを元に、各バイト毎にジェネレ−トされたパリティ
ビットを格納するパリティビット領域と、フルライト時
にジェネレ−トされたＥＣＣビットを格納するＥＣＣビ
ット領域と、ＥＣＣビット領域の格納に際してＥＣＣビ
ットの有効無効の情報を格納するＥＣＣフラグビット領
域を設け、かつメモリ制御部には、メモリライト時にバ
イト単位にパリティビットをジェネレ−トし、メモリリ
−ド時には、ＥＣＣフラグビット領域がＥＣＣ無効の時
のみパリティチェックを行うパリティ制御部と、メモリ
ライト時、フルライトであれば、ＥＣＣビットをジェネ
レ−トし、パ−シャルライトであれば、ダミ−のＥＣＣ
ビットをジェネレ−トし、メモリリ−ド時には、ＥＣＣ
フラグビット領域が有効であれば、ＥＣＣチェックを行
うＥＣＣ制御部と、メモリライト時にフルライトであれ
ば、ＥＣＣフラグビットをセットし、パ−シャルライト
であれば、ＥＣＣフラグビットをリセットするＥＣＣフ
ラグ制御部とを設けることに特徴がある。
【０００５】
【作用】本発明においては、ＥＣＣメモリシステムに、
ＥＣＣフラグビットとパリティビットを追加する。すな
わち、ＥＣＣメモリシステムでは、パ−シャルライトが
あると、リ−ドアフタ−ライトを行うので、フルライト
アクセスに比べるとアクセスサイクル中にウェイトサイ
クルを追加したり、メモリ制御部にライト用のバッファ
を持って制御を行っていた。双方ともに連続してパ−シ
ャルライトがあった場合には、大幅な性能のダウンにつ
ながる。また、パリティメモリシステムでは、メモリリ
−ドアクセスの際にパリティエラ−が発生した場合、シ
ステムダウンとなってしまう。本発明のメモリシステム
では、ＥＣＣ制御とパリティ制御をともにサポ−トする
ことにより、パ−シャルライトであればＥＣＣフラグビ
ットによりパリティ制御を行って、リ−ドアフタ−ライ
トを無くし、フルライトであればＥＣＣフラグビットに
よりＥＣＣ制御を行う。
ＥＣＣフラグビットとパリティビットを追加する。すな
わち、ＥＣＣメモリシステムでは、パ−シャルライトが
あると、リ−ドアフタ−ライトを行うので、フルライト
アクセスに比べるとアクセスサイクル中にウェイトサイ
クルを追加したり、メモリ制御部にライト用のバッファ
を持って制御を行っていた。双方ともに連続してパ−シ
ャルライトがあった場合には、大幅な性能のダウンにつ
ながる。また、パリティメモリシステムでは、メモリリ
−ドアクセスの際にパリティエラ−が発生した場合、シ
ステムダウンとなってしまう。本発明のメモリシステム
では、ＥＣＣ制御とパリティ制御をともにサポ−トする
ことにより、パ−シャルライトであればＥＣＣフラグビ
ットによりパリティ制御を行って、リ−ドアフタ−ライ
トを無くし、フルライトであればＥＣＣフラグビットに
よりＥＣＣ制御を行う。
【０００６】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の一実施例を示すメモリシス
テムのブロック図である。図１において、１はメモリの
読み出し、書き込みを制御するためのメモリ制御部、２
はメインメモリの情報格納部である。メモリ制御部１内
の１１はＥＣＣ制御部、１２はパリティ制御部、１３は
ＥＣＣフラグ制御部であり、メインメモリ情報格納部２
内の２１はデ−タメモリ部、２２はＥＣＣフラグビット
部、２３はＥＣＣビット部、２４はパリティビット部で
ある。デ−タメモリ部２１には、メインメモリライト／
リ−ドに使用するデ−タが格納され、例えば４バイト等
の複数バイトのデ−タを同時にアクセスすることができ
る。パリティビット部２４には、デ−タメモリ部２１に
格納されたデ−タを元にして、各バイト毎にジェネレ−
トされたパリティビットが格納される。また、ＥＣＣビ
ット部２３には、メモリ４バイトライト（フルライト）
時にジェネレ−トされたＥＣＣビットが格納される。ま
た、ＥＣＣフラグビット部２２には、ＥＣＣビット部２
３への格納に際し、ＥＣＣビットの有効無効の情報が格
納される。メモリ制御部１においては、メモリライトを
行ったとき、ＥＣＣ制御部１１とパリティ制御部１２が
制御され、フルライトであればＥＣＣフラグ制御部１３
よりＥＣＣフラグビット部２２に‘１’が格納され、パ
−シャルライトであれば‘０’が格納される。メモリリ
−ドでは、リ−ド時にＥＣＣフラグビット部２２よりリ
−ドされるＥＣＣフラグビットをチェックし、ＥＣＣフ
ラグビットが‘１’（セット状態）であれば、ＥＣＣ制
御部１１によりＥＣＣチェックを行い、ＥＣＣフラグビ
ットが‘０’（リセット状態）であれば、パリティ制御
部１２によりパリティチェックを行う。なお、リ−ドチ
ェックの際に、ＥＣＣフラグビットがセットされていれ
ば、１ビットエラ−によるパリティエラ−は無視し、Ｅ
ＣＣ制御部１１においてエラ−ビットのコレクトを行う
。
説明する。図１は、本発明の一実施例を示すメモリシス
テムのブロック図である。図１において、１はメモリの
読み出し、書き込みを制御するためのメモリ制御部、２
はメインメモリの情報格納部である。メモリ制御部１内
の１１はＥＣＣ制御部、１２はパリティ制御部、１３は
ＥＣＣフラグ制御部であり、メインメモリ情報格納部２
内の２１はデ−タメモリ部、２２はＥＣＣフラグビット
部、２３はＥＣＣビット部、２４はパリティビット部で
ある。デ−タメモリ部２１には、メインメモリライト／
リ−ドに使用するデ−タが格納され、例えば４バイト等
の複数バイトのデ−タを同時にアクセスすることができ
る。パリティビット部２４には、デ−タメモリ部２１に
格納されたデ−タを元にして、各バイト毎にジェネレ−
トされたパリティビットが格納される。また、ＥＣＣビ
ット部２３には、メモリ４バイトライト（フルライト）
時にジェネレ−トされたＥＣＣビットが格納される。ま
た、ＥＣＣフラグビット部２２には、ＥＣＣビット部２
３への格納に際し、ＥＣＣビットの有効無効の情報が格
納される。メモリ制御部１においては、メモリライトを
行ったとき、ＥＣＣ制御部１１とパリティ制御部１２が
制御され、フルライトであればＥＣＣフラグ制御部１３
よりＥＣＣフラグビット部２２に‘１’が格納され、パ
−シャルライトであれば‘０’が格納される。メモリリ
−ドでは、リ−ド時にＥＣＣフラグビット部２２よりリ
−ドされるＥＣＣフラグビットをチェックし、ＥＣＣフ
ラグビットが‘１’（セット状態）であれば、ＥＣＣ制
御部１１によりＥＣＣチェックを行い、ＥＣＣフラグビ
ットが‘０’（リセット状態）であれば、パリティ制御
部１２によりパリティチェックを行う。なお、リ−ドチ
ェックの際に、ＥＣＣフラグビットがセットされていれ
ば、１ビットエラ−によるパリティエラ−は無視し、Ｅ
ＣＣ制御部１１においてエラ−ビットのコレクトを行う
。
【０００７】以下、フルライトアクセスとパ−シャルラ
イトアクセスに分けて説明する。メモリに対してフルラ
イトアクセスがあった場合には、ＥＣＣフラグ制御部１
３においてＥＣＣフラグビットをセットし、ＥＣＣフラ
グビット部２２にこれを格納する。この場合、それぞれ
ジェネレ−トしたＥＣＣビットおよびパリティビットの
格納も、それぞれＥＣＣ制御部１１およびパリティ制御
部１２により行われる。すなわち、ＥＣＣ制御部１１は
ジェネレ−トしたＥＣＣビットをＥＣＣビット部２３に
格納し、パリティ制御部１２はジェネレ−トしたパリテ
ィビットをパリティビット部２４に格納する。フルライ
トを行ったアドレスに対してメモリリ−ドした時には、
ＥＣＣフラグビット部２２によりリ−ドされるＥＣＣフ
ラグビットがセットされているので、ＥＣＣ制御部１１
においてＥＣＣチェックを行う。仮りに、１ビットエラ
−が発生し、パリティ制御部１２においてパリティエラ
−が発生しても、ＥＣＣ制御部１１においてエラ−コレ
クトされるので、パリティエラ−は無視される。
イトアクセスに分けて説明する。メモリに対してフルラ
イトアクセスがあった場合には、ＥＣＣフラグ制御部１
３においてＥＣＣフラグビットをセットし、ＥＣＣフラ
グビット部２２にこれを格納する。この場合、それぞれ
ジェネレ−トしたＥＣＣビットおよびパリティビットの
格納も、それぞれＥＣＣ制御部１１およびパリティ制御
部１２により行われる。すなわち、ＥＣＣ制御部１１は
ジェネレ−トしたＥＣＣビットをＥＣＣビット部２３に
格納し、パリティ制御部１２はジェネレ−トしたパリテ
ィビットをパリティビット部２４に格納する。フルライ
トを行ったアドレスに対してメモリリ−ドした時には、
ＥＣＣフラグビット部２２によりリ−ドされるＥＣＣフ
ラグビットがセットされているので、ＥＣＣ制御部１１
においてＥＣＣチェックを行う。仮りに、１ビットエラ
−が発生し、パリティ制御部１２においてパリティエラ
−が発生しても、ＥＣＣ制御部１１においてエラ−コレ
クトされるので、パリティエラ−は無視される。
【０００８】次に、パ−シャルライトアクセスがあった
場合には、ＥＣＣフラグ制御部１３においてＥＣＣフラ
グビットをリセットし、ＥＣＣフラグビット部２２に格
納する。この時、ＥＣＣ制御部１１よりダミ−ジェネレ
−トされたＥＣＣビットをＥＣＣビット部２３に格納し
、パリティ制御部１２よりジェネレ−トされたパリティ
ビットをパリティビット部２４に格納する。パ−シャル
ライトを行ったアドレスに対しメモリリ−ドした時には
、ＥＣＣフラグビット部２２よりリ−ドされるＥＣＣフ
ラグビットがリセットされているため、パリティ制御部
１２においてパリティチェックを行う。この時、ＥＣＣ
制御部１１によるＥＣＣチェックは行われない。
場合には、ＥＣＣフラグ制御部１３においてＥＣＣフラ
グビットをリセットし、ＥＣＣフラグビット部２２に格
納する。この時、ＥＣＣ制御部１１よりダミ−ジェネレ
−トされたＥＣＣビットをＥＣＣビット部２３に格納し
、パリティ制御部１２よりジェネレ−トされたパリティ
ビットをパリティビット部２４に格納する。パ−シャル
ライトを行ったアドレスに対しメモリリ−ドした時には
、ＥＣＣフラグビット部２２よりリ−ドされるＥＣＣフ
ラグビットがリセットされているため、パリティ制御部
１２においてパリティチェックを行う。この時、ＥＣＣ
制御部１１によるＥＣＣチェックは行われない。
【０００９】図２は、本発明の他の実施例を示すメモリ
システムの動作モ−ドの図である。図１の説明では、Ｅ
ＣＣ制御とパリティ制御が混在したモ−ドによる動作例
を示したが、図２に示すように、ＥＣＣ制御のみのモ−
ド、パリティ制御のみのモ−ドを設け、例えば電源オン
時のＥＣＣ制御部１１およびパリティ制御部１２の故障
をチェックして、どちらか一方が故障していた場合には
、他方のみのモ−ドにより動作させることも可能である
。すなわち、ＥＣＣ制御部１１またはパリティ制御部１
２の一方が故障した場合に、モ−ド切り換えによりパリ
ティチェックのみの制御、またはＥＣＣチェックのみの
制御が可能なようにする。
システムの動作モ−ドの図である。図１の説明では、Ｅ
ＣＣ制御とパリティ制御が混在したモ−ドによる動作例
を示したが、図２に示すように、ＥＣＣ制御のみのモ−
ド、パリティ制御のみのモ−ドを設け、例えば電源オン
時のＥＣＣ制御部１１およびパリティ制御部１２の故障
をチェックして、どちらか一方が故障していた場合には
、他方のみのモ−ドにより動作させることも可能である
。すなわち、ＥＣＣ制御部１１またはパリティ制御部１
２の一方が故障した場合に、モ−ド切り換えによりパリ
ティチェックのみの制御、またはＥＣＣチェックのみの
制御が可能なようにする。
【００１０】
【発明の効果】以上説明したように、本発明によれば、
ＥＣＣメモリシステムに、ＥＣＣフラグビットとパリテ
ィビットを追加したので、性能性ではＥＣＣメモリシス
テムよりも向上させ、信頼性の面では、パリティメモリ
システムよりも向上させることが可能である。
ＥＣＣメモリシステムに、ＥＣＣフラグビットとパリテ
ィビットを追加したので、性能性ではＥＣＣメモリシス
テムよりも向上させ、信頼性の面では、パリティメモリ
システムよりも向上させることが可能である。
【００１１】
【図１】本発明の一実施例を示すメモリシステムのブロ
ック図である。
ック図である。
【図２】本発明の他の実施例を示すメモリシステムのモ
−ド切換えの図である。
−ド切換えの図である。
１ メモリ制御部
１１ ＥＣＣ制御部
１２ パリティ制御部
１３ ＥＣＣフラグ制御部
２ メインメモリ情報格納部
２１ デ−タメモリ部
２２ ＥＣＣフラグビット部
２３ ＥＣＣビット部
２４ パリティビット部
Claims (1)
- 【請求項１】 メインメモリと該メインメモリの読み
出しおよび書き込みを制御するメモリ制御部とからなる
メモリシステムにおいて、上記メインメモリには、デ−
タを格納し、複数バイトを同時にアクセスできるデ−タ
メモリ領域と、該デ−タメモリ領域に格納されるデ−タ
を元に、各バイト毎にジェネレ−トされたパリティビッ
トを格納するパリティビット領域と、フルライト時にジ
ェネレ−トされたＥＣＣビットを格納するＥＣＣビット
領域と、該ＥＣＣビット領域の格納に際してＥＣＣビッ
トの有効無効の情報を格納するＥＣＣフラグビット領域
を設け、かつ上記メモリ制御部には、メモリライト時に
バイト単位にパリティビットをジェネレ−トし、メモリ
リ−ド時には、ＥＣＣフラグビット領域がＥＣＣ無効の
時のみパリティチェックを行うパリティ制御部と、メモ
リライト時、フルライトであれば、ＥＣＣビットをジェ
ネレ−トし、パ−シャルライトであれば、ダミ−のＥＣ
Ｃビットをジェネレ−トし、メモリリ−ド時には、ＥＣ
Ｃフラグビット領域が有効であれば、ＥＣＣチェックを
行うＥＣＣ制御部と、メモリライト時にフルライトであ
れば、ＥＣＣフラグビットをセットし、パ−シャルライ
トであれば、ＥＣＣフラグビットをリセットするＥＣＣ
フラグ制御部とを設けることを特徴とするメモリシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056396A JPH04291434A (ja) | 1991-03-20 | 1991-03-20 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056396A JPH04291434A (ja) | 1991-03-20 | 1991-03-20 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291434A true JPH04291434A (ja) | 1992-10-15 |
Family
ID=13026052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3056396A Pending JPH04291434A (ja) | 1991-03-20 | 1991-03-20 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291434A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5958079A (en) * | 1997-01-08 | 1999-09-28 | Mitsubishi Denki Kabushiki Kaisha | Memory card with error correction scheme requiring reducing memory capacity |
| JP2011154551A (ja) * | 2010-01-27 | 2011-08-11 | Yokogawa Electric Corp | 誤り検出訂正装置及び方法並びにメモリ装置 |
-
1991
- 1991-03-20 JP JP3056396A patent/JPH04291434A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5958079A (en) * | 1997-01-08 | 1999-09-28 | Mitsubishi Denki Kabushiki Kaisha | Memory card with error correction scheme requiring reducing memory capacity |
| JP2011154551A (ja) * | 2010-01-27 | 2011-08-11 | Yokogawa Electric Corp | 誤り検出訂正装置及び方法並びにメモリ装置 |
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