JPS61261896A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61261896A JPS61261896A JP60102964A JP10296485A JPS61261896A JP S61261896 A JPS61261896 A JP S61261896A JP 60102964 A JP60102964 A JP 60102964A JP 10296485 A JP10296485 A JP 10296485A JP S61261896 A JPS61261896 A JP S61261896A
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- JP
- Japan
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- bit
- ecc
- error
- bits
- chip
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- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、誤り検出／訂正機能を備えた半導体記憶装
置に関するものである。
置に関するものである。
近年、半導体記憶装置の高集積化に伴い、アルファ粒子
の入射によるメモリセルの誤動作が問題となっている。
の入射によるメモリセルの誤動作が問題となっている。
この対策として、誤り検出／訂正機能（Ｅｒｒｏｒ Ｃ
ｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ ；以下ＥＣ
Ｃと称す）を同一半導体基板上に備えること（オンチッ
プＥＣＣ）が行われている。
ｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ ；以下ＥＣ
Ｃと称す）を同一半導体基板上に備えること（オンチッ
プＥＣＣ）が行われている。
第２図に、ハミング符号を誤り訂正符号として用いた従
来の半導体記憶装置のオンチップＥＣＣ回路のブロック
図の例を示す。
来の半導体記憶装置のオンチップＥＣＣ回路のブロック
図の例を示す。
図において、１はライトチェックビット発生回路、２は
メモリセル・アレイ、３はリード・チェックビット発生
回路、４はシンドローム発生回路、５はシンドロームデ
コーダ、６はデータ訂正回路、７はアドレスデコーダで
ある。
メモリセル・アレイ、３はリード・チェックビット発生
回路、４はシンドローム発生回路、５はシンドロームデ
コーダ、６はデータ訂正回路、７はアドレスデコーダで
ある。
ＥＣＣ機能は、一般には以下のようにして実現される。
（１）データ書き込み時に、入力するピッ） （ｍビッ
トとする）のメモリセルデータに対して、チェックビッ
ト（ｋビットとする）を発生させ、データビットチェッ
クビットをそれぞれメモリに書き込む。この場合のチ′
ニックビットを発生する回路が、第２図中のライトチェ
ックピット発生回路１である。この（ｍ＋ｋ）ビットの
ブロック（以下、ＥＣＣコード語あるいは単にＥＣＣ語
と呼ぶ）がＥＣＣの単位となり、誤り検出／訂正はこの
ＦＣＣコード語毎に行われる。
トとする）のメモリセルデータに対して、チェックビッ
ト（ｋビットとする）を発生させ、データビットチェッ
クビットをそれぞれメモリに書き込む。この場合のチ′
ニックビットを発生する回路が、第２図中のライトチェ
ックピット発生回路１である。この（ｍ＋ｋ）ビットの
ブロック（以下、ＥＣＣコード語あるいは単にＥＣＣ語
と呼ぶ）がＥＣＣの単位となり、誤り検出／訂正はこの
ＦＣＣコード語毎に行われる。
（２） データ読出し時に、前述のデータビットｍビ
ットと、チェックビットにビットとを同時に読出し、ｍ
ビットのデータビットから、新たなチェックビットを発
生させ（リードチェックビットと呼ぶ）、これと、メモ
リセルから読出されたチェックビット （ライトチェッ
クビット）との、ビット毎の排他的論理和をとる。この
結果が全て“０”（リードチェックビットとライトチェ
ックビットが一致していることに相当）ならば、誤りな
し、それ以外では誤りありと判定する。上記論理和をシ
ンドロームと呼ぶ。シンドロームはにビットからなるデ
ータ列である。これらの操作は、第２図のリードチェッ
クビット発生回路３およびシンドローム発生回路４で行
う。
ットと、チェックビットにビットとを同時に読出し、ｍ
ビットのデータビットから、新たなチェックビットを発
生させ（リードチェックビットと呼ぶ）、これと、メモ
リセルから読出されたチェックビット （ライトチェッ
クビット）との、ビット毎の排他的論理和をとる。この
結果が全て“０”（リードチェックビットとライトチェ
ックビットが一致していることに相当）ならば、誤りな
し、それ以外では誤りありと判定する。上記論理和をシ
ンドロームと呼ぶ。シンドロームはにビットからなるデ
ータ列である。これらの操作は、第２図のリードチェッ
クビット発生回路３およびシンドローム発生回路４で行
う。
（３）上記のシンドロームには、誤りビットの位置情報
が含まれており、これをデコードすることにより、ｍビ
ットのデータビット中のどのビットが誤りであるかがわ
かる。これに従って、ｍビットのデータビットとにビッ
トのチェックビットのうちの誤りビット（１ビツトある
いは複数ビット）を訂正（反転）する。これを行うのが
、゛第２図中のシンドロームデコーダ５およびデータ訂
正回路６である。ここで注意すべきは、一般にはｍビッ
トの訂正されたデータ群中、外部データ出力となるのは
ｍ°ビット（ｍ ’ ５ｍ）であることである。
が含まれており、これをデコードすることにより、ｍビ
ットのデータビット中のどのビットが誤りであるかがわ
かる。これに従って、ｍビットのデータビットとにビッ
トのチェックビットのうちの誤りビット（１ビツトある
いは複数ビット）を訂正（反転）する。これを行うのが
、゛第２図中のシンドロームデコーダ５およびデータ訂
正回路６である。ここで注意すべきは、一般にはｍビッ
トの訂正されたデータ群中、外部データ出力となるのは
ｍ°ビット（ｍ ’ ５ｍ）であることである。
従って、外部データ出力は、入力アドレス情報に従って
選択、出力される。これは、第２図中のアドレスデコー
ダ７により行う。このアドレスデコーダは、多くの場合
、メモリセルアレイ２のアクセス用のデコーダと大部分
兼用することができる。
選択、出力される。これは、第２図中のアドレスデコー
ダ７により行う。このアドレスデコーダは、多くの場合
、メモリセルアレイ２のアクセス用のデコーダと大部分
兼用することができる。
以上のようなオンチップＥＣＣ回路により、誤り検出／
訂正が行われる。第２図中で、ライトチェックビット発
生回路１．リードチェックビット発生回路３は、ｍビッ
トのデータビットから、誤り訂正／検出符号の構成に従
って、チェックビットを発生する回路であり、論理操作
は両者共同じである。また、シンドローム発生回路４は
、前述の如く、メモリセルから読出されたチェックビッ
トと、データビットから新たに発生したチェックビット
（リードチェックビット）との、ビット毎の排他的論
理和をとる回路である。またシンドロームデコーダ５は
、ｋビットのシンドロームから、ｍビットのデータビッ
トおよびにビットのチェックビットのうちの誤りビット
を指定する符号（ｍ十にビット）に変換するデコーダで
あり、例えば、ｍ ＋ ｋビットのうち、誤りビット位
置のみ“１”。
訂正が行われる。第２図中で、ライトチェックビット発
生回路１．リードチェックビット発生回路３は、ｍビッ
トのデータビットから、誤り訂正／検出符号の構成に従
って、チェックビットを発生する回路であり、論理操作
は両者共同じである。また、シンドローム発生回路４は
、前述の如く、メモリセルから読出されたチェックビッ
トと、データビットから新たに発生したチェックビット
（リードチェックビット）との、ビット毎の排他的論
理和をとる回路である。またシンドロームデコーダ５は
、ｋビットのシンドロームから、ｍビットのデータビッ
トおよびにビットのチェックビットのうちの誤りビット
を指定する符号（ｍ十にビット）に変換するデコーダで
あり、例えば、ｍ ＋ ｋビットのうち、誤りビット位
置のみ“１”。
他は“０”となる出力を得る。データ訂正回路６は、上
記シンドロームデコーダ出力と、訂正されるべきデータ
ビットおよびチェックピントとのビット毎の排他的論理
和をとる部分であり、これにより、誤りビットのみデー
タが反転される。誤り訂正された符号（ｍ ＋ ｋビッ
ト）は、再び、メモリセルアレイ中の当該位置に書き込
まれる。更に、訂正されたｍ′ビット（ｍ” ５ｍ〉の
出力が、アドレスデコーダにより選択され、外部出力と
なる。
記シンドロームデコーダ出力と、訂正されるべきデータ
ビットおよびチェックピントとのビット毎の排他的論理
和をとる部分であり、これにより、誤りビットのみデー
タが反転される。誤り訂正された符号（ｍ ＋ ｋビッ
ト）は、再び、メモリセルアレイ中の当該位置に書き込
まれる。更に、訂正されたｍ′ビット（ｍ” ５ｍ〉の
出力が、アドレスデコーダにより選択され、外部出力と
なる。
上記のような従来のオンチップＥＣＣ回路によるＥＣＣ
コード語の構成例を第４図に示す。図において、Ｗｌ、
Ｗ２．Ｗ３・・・はそれぞれＥＣＣコード語であり、Ｄ
１〜Ｄ４は同一チップ上で同時にアクセスされるアドレ
スのデータの組である。
コード語の構成例を第４図に示す。図において、Ｗｌ、
Ｗ２．Ｗ３・・・はそれぞれＥＣＣコード語であり、Ｄ
１〜Ｄ４は同一チップ上で同時にアクセスされるアドレ
スのデータの組である。
次に、上記従来例の問題点を述さる。上記のようなオン
チップＦＣＣを行なうメモリチップが複数ビット並列出
力機能を備えた構成（上記でｍ′≧２の場合）、例えば
ｘ４．ｘ３等の構成をとる場合、並列出力されるメモリ
セルが同じＥＣＣコード語に属する場合には、以下の様
な問題が生ずる。
チップＦＣＣを行なうメモリチップが複数ビット並列出
力機能を備えた構成（上記でｍ′≧２の場合）、例えば
ｘ４．ｘ３等の構成をとる場合、並列出力されるメモリ
セルが同じＥＣＣコード語に属する場合には、以下の様
な問題が生ずる。
第５図ｔａ＋に示すように、一般にメモリチップは複数
個（Ｍｌ、Ｍ２・・・）のチップが同一のメモリボード
に実装され、メモリシステムが構成される。
個（Ｍｌ、Ｍ２・・・）のチップが同一のメモリボード
に実装され、メモリシステムが構成される。
こうしたメモリシステムにＥＣＣをかげる場合、第５図
（ｂｌに示すようにメモリチップからの並列出力データ
Ｄｌｌ〜Ｄ１４． Ｄ２１〜Ｄ２４．・・・をまとめて
ＥＣＣ語Ｗｌ、Ｗ２・・・を構成するのが普通である。
（ｂｌに示すようにメモリチップからの並列出力データ
Ｄｌｌ〜Ｄ１４． Ｄ２１〜Ｄ２４．・・・をまとめて
ＥＣＣ語Ｗｌ、Ｗ２・・・を構成するのが普通である。
従って、このような場合には、複数ビット（例えば４ビ
ツト、８ビツト）が同時にチップ内とチップ外のＥＣＣ
ブロックを共有することになる。
ツト、８ビツト）が同時にチップ内とチップ外のＥＣＣ
ブロックを共有することになる。
一般にＥＣＣコードとして、例えば５ＥＣ−ＤＥＤ符号
（−重誤り訂正−二重誤りヰ★出符号）番チップ内のＥ
ＣＣコードとして用いた場合に三重誤りが起きた場合、
出力データはランダムな誤りデータになってしまう。従
って、例えば×４構成の場合には、最悪の場合、４ビツ
ト共誤りになり、前記の場合にはこの４ビツトが同一の
ＥＣＣコード語に属することになりチップ外では４ビツ
ト以下の誤り検出／訂正は意味がなくなり、チップ外の
ＥＣＣの有効性が損われることになる。これに対し×１
構成の場合はランダムな誤りの場合でもチップ外のＥＣ
Ｃ系に与える影響はたかだかＩＥＣＣコード語当た秒間
時に１ビツトであり、この様なことはない。
（−重誤り訂正−二重誤りヰ★出符号）番チップ内のＥ
ＣＣコードとして用いた場合に三重誤りが起きた場合、
出力データはランダムな誤りデータになってしまう。従
って、例えば×４構成の場合には、最悪の場合、４ビツ
ト共誤りになり、前記の場合にはこの４ビツトが同一の
ＥＣＣコード語に属することになりチップ外では４ビツ
ト以下の誤り検出／訂正は意味がなくなり、チップ外の
ＥＣＣの有効性が損われることになる。これに対し×１
構成の場合はランダムな誤りの場合でもチップ外のＥＣ
Ｃ系に与える影響はたかだかＩＥＣＣコード語当た秒間
時に１ビツトであり、この様なことはない。
従来のオンチップＥＣＣ付半導体メモリは、以上のよう
に構成されており、複数ビット並列出力機能を備えたチ
ップの場合は、メモリチップ外のＥＣＣ系の有効性を著
しく損うという問題点があった。
に構成されており、複数ビット並列出力機能を備えたチ
ップの場合は、メモリチップ外のＥＣＣ系の有効性を著
しく損うという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、複数ビット並列出力機能を備えた半導体メモ
リにおいても、メモリチップ外のＥＣＣ系の有効性が損
われることのない半導体記憶装置を提供することを目的
としている。
たもので、複数ビット並列出力機能を備えた半導体メモ
リにおいても、メモリチップ外のＥＣＣ系の有効性が損
われることのない半導体記憶装置を提供することを目的
としている。
この発明に係る半導体記憶装置は、複数ピント並列出力
機能を備えた半導体記憶装置において同時に読出される
アドレス位置のメモリセルが全て異なるＥＣＣ語に属す
る様に構成したものである。
機能を備えた半導体記憶装置において同時に読出される
アドレス位置のメモリセルが全て異なるＥＣＣ語に属す
る様に構成したものである。
この発明においては、オンチップＥＣＣ系は、同時に読
出されるアドレス位置のメモリセルが全て異なるＥＣＣ
語に属する様に構成されているから、メモリチップ外の
ＥＣＣ系の有効性が損われることはない。
出されるアドレス位置のメモリセルが全て異なるＥＣＣ
語に属する様に構成されているから、メモリチップ外の
ＥＣＣ系の有効性が損われることはない。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体記憶装置を示し
、そのオンチップＥＣＣ系の構成例を示す。図において
、第２図と同一符号は同一のものを示す。本実施例は４
ビット並列出力機能をもつため、リードチェックビット
発生回路３、シンドローム発生回路４、シンドロームデ
コーダ５、データ訂正回路６はそれぞれ×４構成となっ
ている。
、そのオンチップＥＣＣ系の構成例を示す。図において
、第２図と同一符号は同一のものを示す。本実施例は４
ビット並列出力機能をもつため、リードチェックビット
発生回路３、シンドローム発生回路４、シンドロームデ
コーダ５、データ訂正回路６はそれぞれ×４構成となっ
ている。
次に作用効果について説明する。本実施例の基本的動作
は従来のものと同様であるが、オンチップＥＣＣコード
語が第３図に示すように構成されており、１つのメモリ
チップから並列に読出される４ビツトのデータに対して
、それぞれ別のＥＣＣコード語をもち、並列にＥＣＣが
かげられるようになっている。
は従来のものと同様であるが、オンチップＥＣＣコード
語が第３図に示すように構成されており、１つのメモリ
チップから並列に読出される４ビツトのデータに対して
、それぞれ別のＥＣＣコード語をもち、並列にＥＣＣが
かげられるようになっている。
従って複数のメモリチップによりメモリシステムを構成
した場合においてもチップ外における誤り検出／訂正の
有効性が損なわれることはなく、並列出力機能を有する
チップからなるメモリシステムにおける高信頼化の達成
が可能となった。
した場合においてもチップ外における誤り検出／訂正の
有効性が損なわれることはなく、並列出力機能を有する
チップからなるメモリシステムにおける高信頼化の達成
が可能となった。
なお、本実施例は、×４構成の場合のみを示したが、こ
れは×８等どのような構成でもよい。また、ハミング符
号以外の符号をＥＣＣコードとして用いた場合にも適用
できる。
れは×８等どのような構成でもよい。また、ハミング符
号以外の符号をＥＣＣコードとして用いた場合にも適用
できる。
以上のように、この発明に係る半導体記憶装置によれば
、複数ビット並列出力機能を備えた半導体メモリにおい
て、同時に読出されるアドレス位置のメモリセルが全て
異なるＥＣＣ語に属する様に構成したので、メモリチッ
プ外のＥＣＣ系の有効性が損われることがないという効
果がある。
、複数ビット並列出力機能を備えた半導体メモリにおい
て、同時に読出されるアドレス位置のメモリセルが全て
異なるＥＣＣ語に属する様に構成したので、メモリチッ
プ外のＥＣＣ系の有効性が損われることがないという効
果がある。
第１図は本発明の一実施例による半導体記憶装置の構成
を示す図、第２図は従来のＥＣＣ付半導体記憶装置の構
成を示す図、第３図は第１図の装置のオンチップＥＣＣ
コード語の構成を示す図、第４図は第２図の装置のオン
チップＥＣＣコード語の構成を示す図、第５図は並列出
力機能をもつメモリチップ及びメモリチップ外のＥＣＣ
コード語の構成を示す図である！ 図において、■はライトチェンクビット発生回路、２は
メモリセルアレイ、３はリードチェックビット発生回路
、４はシンドローム発生回路、５はシンドロームデコー
ダ、６はデータ訂正回路、７はアドレスデコーダである
。 第３図 ＷＩ Ｗ５ 第４図 ＷＩＷ２Ｗ３−−
を示す図、第２図は従来のＥＣＣ付半導体記憶装置の構
成を示す図、第３図は第１図の装置のオンチップＥＣＣ
コード語の構成を示す図、第４図は第２図の装置のオン
チップＥＣＣコード語の構成を示す図、第５図は並列出
力機能をもつメモリチップ及びメモリチップ外のＥＣＣ
コード語の構成を示す図である！ 図において、■はライトチェンクビット発生回路、２は
メモリセルアレイ、３はリードチェックビット発生回路
、４はシンドローム発生回路、５はシンドロームデコー
ダ、６はデータ訂正回路、７はアドレスデコーダである
。 第３図 ＷＩ Ｗ５ 第４図 ＷＩＷ２Ｗ３−−
Claims (1)
- （１）オンチップ誤り検出／訂正機能及び複数ビット並
列出力機能を備えた半導体記憶装置において、同時に読
出されるアドレス位置の各メモリセルが全て異なるＥＣ
Ｃコード語に属するようなＥＣＣコード語構成をもつこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60102964A JPS61261896A (ja) | 1985-05-15 | 1985-05-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60102964A JPS61261896A (ja) | 1985-05-15 | 1985-05-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61261896A true JPS61261896A (ja) | 1986-11-19 |
Family
ID=14341462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60102964A Pending JPS61261896A (ja) | 1985-05-15 | 1985-05-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61261896A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02126500A (ja) * | 1988-11-04 | 1990-05-15 | Mitsubishi Electric Corp | 誤り検出・訂正機能を備える半導体記憶装置 |
-
1985
- 1985-05-15 JP JP60102964A patent/JPS61261896A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02126500A (ja) * | 1988-11-04 | 1990-05-15 | Mitsubishi Electric Corp | 誤り検出・訂正機能を備える半導体記憶装置 |
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