JPS593645A - エラ−訂正システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は単一エラー訂正／多重エラー検出符号を利用し
たエラー訂正システムに係り、特に高密度メモリアレイ
に適したエラー訂正システムに係る。

〔発明の背景〕

最近のメモリはＬＳＩから起ＬＳＩに移シつつあるが、
メモリの集積度が高まるにつれて、アルファ粒子の衝突
によるいわゆるソフトエラーが問題になりだした。メモ
リには、このようなソフトエラーの他に１回路素子の物
理的故障による永久的な左う−即ちハードエラーも生じ
得る。最近の高密度メモリア１／イでは、ハードエラー
よりもソフトエラーの方が支配的であり、生起率でみる
と１桁乃室２桁高い。

メモリのエラー訂正という観点からは、上述のようなエ
ラー自体の性質の他に、メモリの構成も問題である。従
来のメモリは、チップ当り単一のビットがアクセスされ
るのが普通であった。このようなメモリチップは［×１
チップＪ或いは「１ピツトチツプ」と呼ばれており、こ
れを多数用いて構成したメモリのエラ一対策としては、
例えば特公昭５１−４４７＜５７号公報に記載のＳＥＣ
／ＤＥＤ符号が適している。

ところが最近のように、１ワード中の複数のビット（例
えば９ビツト）が各メモリチップに割振られていると、
従来のＳＥＣ／ＤＥＤ符号では処理しきれない３以上の
多重エラーが単一のメモリチップに生じることがある。

単一チップに生じた検出されない多重エラーは「エスケ
ープ」と呼ばれる。もしエスケープが正しく検出されな
ければ例えば、正しいビットが誤って訂正されてしまう
ということにもなシかねない。

従って、９ビツトチツプの如き多重ビツトチップを用い
て構成されたメモリでは、すべてのエスケープを検出す
ると共に真のエラー−・ビットだけを訂正するエラー訂
正システムが望まれる。

〔発明の目的〕

本発明の目的は、真の単−工〉−を訂正し且つエスケー
プを検出し得るエラー訂正システムを提供することにあ
る。

〔発明の概要〕

本発明に係るエラー訂正システムは前述の如き多重ビツ
トチップを用いたメモリのだめのもので、独特のＨマト
リクスに従って構成されているシンドロームビット発生
器を使用する。このシンドロームビット発生器は、１つ
のチップにおける多重エラー即チェスケープのシンドロ
ームがどの−１−エラーのシンドロームとも一致しない
ように設計される。発生された複数ビットのシンドロー
ムはエラー検出回路へ供給される。このエラー検出回路
は、メモリから読出されたワードにエラーが生じていな
め・つた場合、即ち発生されたシンドローム・ビットが
すべてｗＯ”の場合にはどのようなエラー信号も発生せ
ず、少なくとも１ピツトが１１“であるシンドロームが
Ｈマトリクス中のいずれかの列ベク°トルと＝Ｊした場
合には単一エラー信号を発生すると共に、その列ベクト
ルに対応するビット位置にエラーが生じていることを示
す信号を発生し、どの列ベクトルとも一致しなかった場
合には多重エラー信号を発生する。このため、エラー検
出回路はエラー位置決定手段を含む単一エラー検出部と
、シンドロームがエラーの存在を示しているにもかかわ
らず単一エラー検出部が単一エラー信号を発生しなかっ
たときに多重エラー信号を発生する多重エラー検出部と
で構成され−る。

上述のエラー位置決定手段は、従来のもめ−とけ異なり
、特定の多重エラーが誤って単一エラーとして検出され
ないようにするため、ワードのビット位置毎にすべての
シンドロームビラトラ論理的に処理する（従来は選択さ
れた特定のシンドロームビットだけが処理されていた）
。後述する実施例においては、エラー位置決定手段はワ
ードのピッ、ト数（２７）と同数のアンド回路から成シ
１、発生されたすべてのシンドロームビットが各アンド
回路へ入力されるようになっている。これらのアンド回
路はシンドロームビットのパターンがＨマトリクス中の
いずれかの列ベクトルと一致するか否かを検出するもの
で、もし一致していれば、対応する１つのアンド回路が
エラー位置を示す信号を発生する。明らかに、この信号
は単一エラーの存在をも示す。

エラー位置信号はメモリから読出されたワードと共にエ
ラー訂正器へ送られ、それにょシ単一エラーが訂正され
る。

上述のように、本発明によれば、１つの多重ビツトチッ
プに生じた多重エラー（エスケープ）が誤って単一エラ
ーとして検出されることはなく、従って実質的に真の単
一エラーだけが訂正される。

〔実施例の説明〕

本実施例では、１６個のデータビット及び１１個の検査
ビットから成る２７ビツトのワードが６個の９ビツトチ
ツプにおいてアクセスされるものとする。各チップは例
えば１６ＫＸ９ビツトの容量を持っている。このような
メモリに従来のＳＥＣ／Ｄ　Ｅ　Ｄ符号を用いた場合、
１６個のデータビットに対して６個の検査ビットが付加
されるだけであるから、１ワードは２２ビツトになり、
従ってワード当シ５ピットの無駄がでる。一般に、１ワ
ードがＭ個のＮビットチップにおいてアクセスされるも
のとすると、メモリの使用効率の点から　　−ハ、検査
ビットも含めて１ワ一ド＝ＭＮビットというのが最適で
ある。

本実施例で使用されるＨマトリクスを下記の表に示す。

この表は６個のチップに対するビットの割振りも示して
いる。即ち、１ワードを構成する２７ビツトのうち、ビ
ット１〜９はチップ１に割振られ、ビット１０〜１８は
チップ２に割振られ、ビット１９〜２７はチップ乙に割
振られる。なお、ビット１〜２７のうち検査ビットはビ
ット１〜４．１０〜１３及び１９〜２１であり、残シの
ビット５〜９．１４〜１８及び２２〜２７がデータ・ビ
ットである。

特公昭５１＝４４７６７号公報には、最適のＨマトリク
スを構成するだめの条件が６つ記載されているが、上表
のＨマトリクスもこれらの条件を満たしている。６つの
条件とは次のとおりである。

（１）■マトリクスの各列に含まれる１１１の数を奇　
。

数にする。

（２）Ｈマトリ′クス中の“１１の総数をできるだけ少
なくする。

（３）Ｈマトリクスの各行に含まれる１１″の数をでき
るだけ等しくする（行当シの平均数に近づける）。

上表のＨマトリクスでいうと、各列に含まれる１１′の
数は１又は６であり、Ｈマトリクス中の−１”の総数は
全要素数２９７に対して５９に過ぎず、各行に含まれる
”１７の数は４．５又は６（平均は５９÷十１１’、５
．４）である。

次に図面を参照しながら、上表のＨマトリクスを使用し
たエラー訂正システムについて説明する。

１６ビツトのデータをメモリ１０に書込む場合、まず上
表のＨマトリクスに従って構成されている検査ビット発
生器１２で１１個の検査ビットが発生され、これらが；
１６個のデータ・ビットに付加されて、２７ビツトから
成るワードが作成される。

前述のように、このワードはメモリ１０に含まれる６個
の９ビツトチツプに書込まれる。

読出しの場合は、メモリ１０から読出された２７ビツト
のワードはシンドロームビット発生器１４及びエラー訂
正器１６へ供給される。シンドロームビット発生器１４
は２７ビツトのワードを受取って、１１ビツトのシンド
ロームを発生する。

図面では、検査ビット発生器１２及びシンドロームビッ
ト発生器１４が別々に示されているが、これらの発生器
はＨマトリクスによって決まる同じ構成を有しているか
ら、１つの発生器で検査ビット及びシンドロームビット
の両方を発生するようにしてもよい。ただしその場合は
、メモリ°１０の書込みと読出しとで発生器の入出力を
切替えるための切替え回路が必要である。なお、検査ビ
ット発生器１２及びシンドロームビット発生器１４は、
例えば前記公告公報の第６図に示されているように、３
人力の排他的オア回路を多数用いて構成することができ
る。

エラー訂正器１６は単一エラーを訂正するもので、２７
個の２人力排他的オア回路によって構成されている。各
排他的オア回路の一方の入力にはメモリ１０から読出さ
れたビットが供給され、他方の入力にはその対応するビ
ットがエラーか否かを表わすエラー位置決定器１８から
の信号が供給される。エラー訂正器１６のこのような構
成自体は周知であるが、エラー位置決定器１８及びその
関連回路の構成は従来とは異なっている。例えば前記公
告公報の第４図に示されているような従来のエラー位置
決定器は選択された特定のシンドロームビットを解読す
ることによってどのビットが誤っているかを決定してい
るが、本発明では真の単一エラーのみを訂正するという
目的のだめ、エラー位置決定器１８は各々が１１ビツト
のシンドロームを個別に受取る２７個の１１人カアンド
回路Ａ１〜Ａ２７によって構成されている。

アンド回路Ａ１〜Ａ２７は、Ｈマトリクスを構成してい
る２７個の列ベクトル（ビット１〜２７）と各４１対１
に対応しており、シンドロームビット発生器１４からの
１１ビツトのシンドロームが対応する列ベクトルと一致
するか否かを調べる。

ｆＬｔば、シンドロームビット発生器１４からのシンド
ロームビットのパターンが”１００００００ｏｏｏｏ　
”であれば、Ｈマトリクスにおいてビット１の列ベクト
ルに対応するアンド回路Ａ１がビット１工ラー信号を発
生する。なお、各アンド回路Ａ１〜Ａ２７の１１個の入
力のうち、Ｈマトリクス中の“０“の要素に対応する入
力は反転して印加される。

アン′ド回路Ａ−１〜Ａ２７の出力は、エラー訂正器１
６の他に、単一エラー検出のだめの２７人力オア回路２
０にも供給される。オア回路２０の出力が真の単一エラ
ーのみを表示し得るようにするため、上表のＨマトリク
スは、特定のチップに生じた多重エラーのシンドローム
がどの単一エラーのシンドロームとも一致しないように
設計されている。こうしておけば、多重エラーが誤って
単一エラーとして検出されることはなく、従って訂正ミ
スを防ぐことができる。

オア回路２０め出力は反転回路２２で反転された後、多
重エラー検出のだめのアンド回路２４の一方の入力へ供
給される。アンド回路２４の他方ノ入力には、１１ピツ
トのシンドロームを受取るオア回路２６の出力が供給さ
れる。オア回路２６は、メモリ１０から読出されたワー
ドに何らかのエラーが生じていたとき、即ち１１ビツト
のシンドロームのうちの少なくとも１ビツトが１１１の
ときに、”１６レベルの出力を発生する。単一エラーの
場合は、オア回路２０からの単一エラー信号が反転回路
２２で反転されてアンド回路２４へ供給されるので、ア
ンド回路２４は多重エラー信号を発生しない。これに対
して多重エラーの場合は、そのシンドロームがどの単一
エラーのシンドロームとも一致しないので、オア回路２
ｏは単一エラー信号を発生せず、従って反転回路２２が
らの“１ルベルの出力によりアンド回路２４が条件付け
られて多重エラー信号を発生する。メモリ１０から読出
されたワードにエラーが生じていなければ、シンドロー
ムビットはすべて１Ｉｏｌであシ、従ってどのようなエ
ラー信号も発生されない。

以上のように、本発明に従えば、真の単一エラーを検出
して訂正すること灰でき、更に多重ビツトチップにおけ
るいわゆるエスケープをすべて検出することができる。

【図面の簡単な説明】

図は本発明の実施例を示す回路図である。 第１頁の続き ■発　明　者　ウオルター・ディ・ミニッチアメリカ合
衆国フロリダ州コー ラル・スプリングス・ノースウ ェスト・ハンドレッドアンドフ ォーティーンス・テラス３２００番 地 ０発　明　者　ダモン・ダブリュー・フイニイアメリカ
合衆国フロリダ州ポカ ・ラドン・サウス・ウェスト・ エイティーンス・ストリート１１ ス アメリカ合衆国フロリダ州ポカ ・ラドン・アフト１６５シー・ノ ースウェスト・サーティーンス ・ストリート１０７４番地

Claims (1)

1. 【特許請求の範囲】 多重ピットチップを用いて構成されたメモリのだめの下
   記（イ）乃至（ハ）を具備するエラー訂正システム。 ターンを持った複数のシンドロームビットを発生し、前
   記ワードに特定の多重エラーが生じていた場合には、ど
   の単一エラーのパターンとも異なるパターンを持った複
   数のシンドロームビットを発生するシンドロームビット
   発生器。 （ロ）前記複数のシンドロームビットをすべて論理的に
   処理することによって、単一エラーの存在及びその位置
   、又は多重エラーの存在を表示するエラー検出回路。 （ハ）前記エラー検出回路によって表示された単一エラ
   ーを訂正するエラー訂正器。