KR920005297B1 - 고장 방지 컴퓨터 메모리 시스템 - Google Patents

고장 방지 컴퓨터 메모리 시스템 Download PDF

Info

Publication number
KR920005297B1
KR920005297B1 KR1019900001879A KR900001879A KR920005297B1 KR 920005297 B1 KR920005297 B1 KR 920005297B1 KR 1019900001879 A KR1019900001879 A KR 1019900001879A KR 900001879 A KR900001879 A KR 900001879A KR 920005297 B1 KR920005297 B1 KR 920005297B1
Authority
KR
South Korea
Prior art keywords
memory
error correction
chip
unit
level
Prior art date
Application number
KR1019900001879A
Other languages
English (en)
Other versions
KR900014997A (ko
Inventor
마틴 브레이크 로버트
크레이그 보쎈 더글라스
첸 친-롱
앳킨슨 피필드 죤
레오 캘터 하워드
로 틴-치
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
하워드 지.피거로아
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션, 하워드 지.피거로아 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR900014997A publication Critical patent/KR900014997A/ko
Application granted granted Critical
Publication of KR920005297B1 publication Critical patent/KR920005297B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/16—Protection against loss of memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G06F11/1052—Bypassing or disabling error detection or correction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices

Abstract

내용 없음.

Description

고장 방지 컴퓨터 메모리 시스템
제1도는 특히 이중 레벨 에라 교정을 실행하기에 적합한 메모리 구조를 보여주는 부분 개략 블록 다이어그램.
제2도는 제1도에 유사한 부분 블록 다이어그램으로서 각각의 메모리 유닛(칩)상에 출력 록크-업 수단이 배치되어 있는 것을 도시하는 블록 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
12 : 셀 어레이 16 : 비트 래치
91 : 신드롬 발생기 92 : 디코더
본 발명은 고장 방지 컴퓨터 메모리 시스템에 관한 것으로 특히 칩 레벨 및 시스템 레벨 교정 코딩 스킴을 이용하는 컴퓨터 메모리 시스템에 관한 것이다. 본 발명은 또한 특히 에라 재현도가 시스템 레벨 에라 회복 절차에서 중요한 지위를 차지하는 상황에서 하드 에라 재생을 허용해주는 에라 교정 불능 수단과 온-칩 에라 교정 능력을 갖고 있는 메모리 칩에 관한 것이다.
반도체 메모리 칩의 사이즈는 점차 작게하고 회로 패키징 밀도는 증가되게 하는 기술이 개발됨에 따라서 온-칩 에라 교정과 같은 부가적인 에라 교정 방법이 점차 중요시되고 있다. 일반적으로 칩에 관하여 발생하는 에라는 두 카테고리 즉 하드 에라와 소프트 에라로 나뉘어진다. 소프트 에라는 백그라운드 레벨 알파입자 방사선에 의해 유도되거나 또는 "위크셀"을 만드는 파라메트릭 처리 감도에 의해 발생되는 것들과 같은 통상적인 과도기적 사건이다. 위크셀들은 유니크한 전압의 인가시 또는 데이타 패턴의 인가시 고장나는 것들이거나 그렇지 않으면 노이즈, 인쇄 영상 사이즈 또는 영상 트랙킹에 민감한 것들이다. 칩 밀도가 증가함에 따라서 소프트 에라가 좀 더 빈번히 발생하게 된다. 칩 밀도를 증가시키려면 특히 소프트 에라에 대한 온-칩 에라 교정 능력을 더 많이 필요로 하게 된다.
에라 교정 코딩 회로에 의해 교정될 수 있는 소프트 에라의 발생외에도, 하드 에라의 발생 가능성도 배제할 수 없다. 하드 에라는 종종 소자의 오염을 포함한 불완전한 제조 조건 때문에 발생한다. 메모리 밀도를 증가시키면서 칩 제조에 완전성을 기하는 것은 매우 어려운 문제이다. 이와 같이 하드 에라는 소프트 에라에 부가해서 발생할 수 있다. 더구나 하드 에라는 일반적으로 반복될 수 있다는 외관상 모순적인 편의성을 갖고 있다. 그러나 그러한 에라의 재생은 그들의 교정을 위한 메카니즘에 의해 이루어진다(이하 참조). 메모리 시스템 또는 칩에서 발생하는 일반적인 형태의 하드 에라중 하나는 "stuck at" 고장의 발생이다. 이는 다시말하면 메모리 위치들중 하나가 메모리 셀의 특정 내용과는 관계없이 하나 또는 그 이상의 비트 위치에서 0 또는 1 출력 응답을 계속해서 지시한다는 것이다.
메모리 시스템과 연관하여 이용할 수 있는 많은 여러 에라 교정 코드가 있지만 이 목적을 위해 이용되어온 코드중 가장 일반적인 클라스중 하나는 코드 워드간에 최소 4 거리를 갖고 있는 코드이다. 그러한 코드는 싱글 에라 교정 및 더블 에라 교정을 할 수 있다. 이들 코드들은 널리 알려져 있으며 쉽게 이용할 수 있고, 트랙 기록에 있어 신뢰성이 있는 것으로 증명되었으며, 또한 회로를 간단하게 한다는 측면에서 그리고 칩 "리얼 이스테이트"를 최대한 활용한다는 측면에서 제조가 용이한 것으로 입증되었다. 명확히 싱글에라는 하드 또는 소프트 에라인지에 관계없이 그러한 코드에 문제점을 발생시키지 않는다. 또한 그러한 코드는 하드 또는 소프트의 더블 에라 존재를 검출할 수 있으나 일반적으로 그들을 교정할 수는 없다. 두 소프트 에라의 경우에는 그러한 코드와 디코딩 기술을 이용해서는 교정이 가능하지 않다. 그러나, 두 하드 에라 또는 한 하드 및 한 소프트 에라가 있는 경우에는 더블 에라 교정을 위한 보수/재보수 알고리즘을 이용해 교정할 수 있다. 이 알고리즘은 또한 더블 보수 알고리즘이라 칭해지고 있다. 예로 이 방법은 1984년 3월 IBM 연구 개발지 124 내지 134페이지에 실린-C. L. Chen 및 M. Y. Hsiao에 의한 "반도체 메모리 장치에 대한 에라-교정 코드, 기술 평론" 이란 기사에 기술되어 있다. 이 알고리즘은 하드 에라를 전반적으로 재생할 수 있다는 장점을 갖고 있다. 이 결과로 에라가 있는 비트 위치를 확인하는 것이 가능해진다. 이러한 위치 확인에 의해 더블 에라를 교정할 수 있다. 따라서, 하드 에라를 재생할 수 있으면 코드 워드 길이를 증가시키지 않고도 하드-하드 에라 또는 하드-소프트 에라를 발생하기 쉬운 정보 저장 시스템의 신뢰도를 향상시킬 수 있다. 또한 하드 에라 재생을 할 수 없게된 메모리 칩 설계는 특히 싱글 에라 교정 및 더블 에라 검출 코드 및 회로를 구비하도록 설계되는 시스템에서 시스템 레벨 더블 에라 교정을 하는데 장애를 준다.
메모리 아키텍춰 그 자체는 에라 교정 역할을 한다. 특히 메모리 데이타의 더블 워드(64비트)를 억세스하는 것이 바람직하다. 이 더블 데이타의 각각의 비트는 분리 메모리 칩에서 제공된다. 이 메모리 아키텍춰는 신뢰도와 스피드에서 장점을 제공한다는 점에서 유용하다. 에라 교정 코딩 방밥은 또한 데이타의 더블 워드에 적용된다. 이를 본 명세서에서는 시스템 레벨 에라 교정(및 검출)이라 칭한다. 이 레벨에서 보수/재보수 알고리즘은 하드-하드 및 하드-소프트 에라 즉 하드 버라이어티인 더블 에라를 교정하는데 이용된다. 특히, 이는 소정의 메모리 칩들이 리던던트 코딩 정보 특히 패리티 또는 체크 합 버라이어티의 저장에만 이용되는 것을 의미한다.
따라서, 회로 패키징 밀도도가 증가되는 경우에는 온-칩 에라 교정 및 검출을 할 수 있는 메모리 시스템을 구성하는 것이 바람직하다. SEC/DED 코드들을 단지 1비트 데이타 워드를 교정할 수 있다. 이 때문에, 복수의 에라 검출시 임의 및 모든 비트 교정을 하지 못하게 하는 것이 필요하다. 데이타 교정이 금지됨에 의해 복수의 에라는 SEC/DED 시스템이 양호한 데이타 비트를 나쁘게 변경시킬 수 있게 해준다. 복수 에라 조건은 유효 체크 비트들이 변경되지 않은 데이타 워드로부터 발생될 때 온-칩 ECC 시스템을 통하여 " 라이트 백"(즉 적당한 체크 비트를 갖고 잇는 온-칩 ECC 워드를 도로 DRAM 셀내로 전달하는 동작)동안 클리어된다. 이 시스템에서, 데이타 워드를 보전하는데 손상을 주는 요소는 오리지널 복수 에라에 제한된다. 이들 에라들이 더 이상 검출되지 않을지라도, ECC 시스템은 연속 억세스동안 데이타 워드를 더 악화시키지 않을 것이다.
이러한 방법을 이용한 결과 칩 레벨에서 모든 에라들은 소프트인 것으로 나타난다. 제조 테스트시 나쁜 메모리 셀의 검출은 예상 데이타와 전체 ECC 워드를 비교함으로서 테스트하는 패턴에 의해 효과적으로 실행된다. 에라있는 비트들은 쉽게 표시되고 테스트에 의해 하드웨어의 품질이 쉽게 평가된다. 그러나 실제 메모리 시스템 동작에서는 전체 ECC 워드가 메모리 칩에서 판독되지 않는다. 더구나, 통상적으로 판독되는 비트 수는 작다. 이는 칩 데이타 워드에서 복수 에라가 발생한 후에 에라 있는 비트를 찾아내지 못할 가능성을 상당히 증가시킨다. 이 시스템 레벨에서 그러한 교정할 수 없는 에라들은 주 시스템을 고장나게 하는 경향이 있다. 그러한 에라의 발생시에는 연속 메모리 동작이 일반적으로 끝나게 된다. 메모리 신뢰도를 증진시키기 위해서는 시스템 레벨 에라 교정 및 검출 회로를 이용하는 것이 바람직하다. 이것이 바로 본 발명이 해결하고자 하는 것이다. 특히, 시스템 레벨에서 다른 방법으로는 교정되지 않는 더블 에라를 교정하여 전체 메모리 시스템 신뢰도를 증진시키기 위해 보수/재보수 알고리즘을 이용하는 것이 바람직하다. 그러나 보수/재보수 알고리즘은 하드 에라를 재생시킬 수 있는 능력에 따라 결정된다. 그러나 온-칩 교정 능력이 실제로 정해진 칩과 연관된 하드 에라의 존재를 마스크할 수 있음을 주목해야 한다. 이하 이러한 현상에 대해 좀 더 상세히 설명된다. 따라서 본 발명은 칩 레벨과 시스템 레벨 에라 교정 시스쳄 사이에 존재할 수 있는 알고리즘을 해결하는 것이다.
본 발명의 양호한 실시예에 따르면, 고장 방지 컴퓨터 메모리 시스템은 복수의 개개의 메모리 유닛을 포함하고 있다. 각각의 메모리 유닛은 복수의 메모리 셀과 유닛 레벨 에라 교정 및 검출 수단은 포함하고 잇다. 또한 교정할 수 없는 에라의 존재를 가리키는 보수의 유닛 레벨 수단이 제공되어 있는데 이 수단들은 각각의 메모리 유닛과 연관되어 있다. 교정 불능 에라 지시 수단은 교정 불능 에라의 발생시 유닛 레벨 에라 교정 기능을 불능시키는 작업을 한다. 메모리 유닛들은 개개의 메모리 유닛으로부터 데이타를 수신하는 시스템 레벨 레지스터를 통하여 서로 링크되어 있다. 메모리 시스템은 또한 시스템 레벨 레지스터로부터 데이타를 수신하는 시스템 레벨 교정 및 검출 수단을 포함하고 있다. 본 발명의 양호한 실시예에서, 메모리 유닛들은 온-칩 에라 교정 및 검출 수단을 갖고 있는 개개의 반도체 메모리 칩으로 되어 있다. 부가적으로, 각각의 칩은 시스템 레벨 에라 교정 및 검출 능력을 갖추고 있는 시스템 레벨 워드-사이즈 레지스터에(한번에)하나의 비트 정보를 제공하게 되어 있다.
본 발명의 동작중 하나는 소정의 칩에 관련된 고정 불능 에라의 발생시 효과적인 일시적 "칩 킬"(chip kill)을 실행하는 것이다. 칩에 그러한 에러가 발생하면 예로 모든 0 신드롬을 제공하므로써 유닛 에라 교정 기능이 불능되게 된다. 이는 차기 시스템 레벨 에레 지시를 발생하도록 되어 있어, 강제된 칩 에라의 재생 특성은 시스템 레벨 에라 교정 및 검출 회로가 보수/재보수 교정을 실행할 수 있게 해준다. 본 발명이 메모리 유닛들중 한 유닛에서 유닛 레벨 에라 교정을 불능시킴에도 불구하고, 모든 메모리 시스템 신뢰도는 강제된 에라의 재생 특성 때문에 향상된다. 따라서, 상당히 직관에 어긋나는 이러한 결과는 전체 에라 교정 콤포넌트가 효과적으로 불능될지라도 메모리 신뢰도가 향상된다는 것이다.
따라서, 본 발명의 목적은 전체 컴퓨터 메모리 시스템 신뢰도를 향상시키는 것이다.
본 발명의 또한 목적은 고장 방지 컴퓨터 메모리 시스템을 제공하는 것이다.
본 발명의 또한 목적은 어떤 칩 레벨 에라의 재생을 용이하게 하는 반도체 메모리 칩 설계를 제공하는 것이다.
본 발명의 또다른 목적은 유닛 또는 칩 레벨 에라 교정 및 검출과 시스템 레벨 에라 교정 및 검출 특성을 이용하는 고장 방지 메모리 시스템을 제공하는 것이다.
본 발명의 또한 목적은 하드-하드 및 하드-소프트 메모리 시스템 에라의 교정 및 검출을 용이하게 하는 것이다.
본 발명의 또다른 목적은 메모리 시스템에서 특히 온-칩 에라 교정 및 검출 회로를 이용해 고밀도 반도체 메모리 칩의 이용도를 확장시키는 것이다.
본 발명의 또한 목적은 시스템 레벨 에라 교정 코딩 회로에 교정 불능 에라가 있을 때 이 데이타를 얻어내는데 메모리 시스템이 더블 보수 절차를 적용할 수 있게 하는 것이다.
본 발명의 또한 목적은 일반적으로 유닛 레벨 에라 교정에 의해 마스크되는 "스턱 애트"(stuck at) 결점 위치를 메모리 맵핑 스킴이 판정할 수 있게 해주는 것이다.
마지막으로, 본 발명의 목적은 하드 에라 발생시 온-칩 에라 교정 코딩을 갖고 있는 메모리 시스템이 더 많은 데이타를 회복할 수 있게 해주는 것이다.
본 발명의 키포인트는 청구범위에서 명확히 한정되어 청구되어 있을지라도, 본 발명의 목적 및 장점들은 물론이고 구성 및 실시 방법은 첨부된 도면을 참조로 이하 상세히 설명될 것이다.
제1도는 본 발명의 실시에 특히 적합한 메모리 구성을 보여주고 있다. 특히 제 1 도는 72개의 메모리 칩(10)을 포함하고 있는 컴퓨터 메모리 구성을 보여주고 있다. 그러나, 본 발명이 반도체 메모리에 제한되지 않으며, 복수의 메모리 유닛이 각각 싱글 또는 복수 출력 비트를 레지스터에 제공하며 유닛 레벨과 시스템 레벨 에라 교정 회로가 이용되는 어떤 컴퓨터 메모리 시스템에도 적용할 수 있음을 이해해야 된다. 제1도에 도시된 시스템에서, 72메모리 유닛(10) 각각은 싱글 비트를 시스템 레벨 또는 W-레지스터(25)에 제공 한다. 레지스터(25)는 출력 데이타를 시스템 레벨 에라 교정 회로(30)을 통하여 제공한다. 칩 또는 유닛 레벨 에라 교정 회로(20)는 메모리 유닛 또는 칩(10) 각각에 설치되어 있다.
제1도에 도시된 실시예에서, 셀 어레이(12)는 선택된 워드 라인(14)에 나타나는 137비트의 워드로 구성되어 있다. 이들 137개의 비트중 128비트는 데이타 비트를 포함하며, 나머지 9비트는 패리티 체크 비트를 포함하고 있다. 이는 온-칩 싱글 에라 교정 및 더블 에라 검출을 제공하기에 충분하다. 137비트의 셀 어레이 정보(16)는 워드 라인(14)으로부터 선택되어 128비트의 교정된 데이타를 정적 레지스터(18)에 제공하는 칩 레벨 에라 교정 회로(20)에 제공된다. 메모리 유닛(10)에는 또한 교정 레지스터(18)로부터 싱글 출력 비트를 선택하기 위해 디코더(22)에 의해 이용되는 어드레스 필드 정보(도시되어 있지 않음)가 제공된다. 칩 1 내지 72내에 있는 디코더(22)의 출력은 레지스터(25)내의 대응 셀에 제공된다. 이 셀들은 통상적으로 플립-플롭 회로 소자를 포함하고 있다. 특히 시스템 레벨 레지스터(25)는 72비트의 정보를 포함하고 있는데, 이중 64비트는 데이타를 포함하며, 8비트는 패리티 체크 정보를 포함한다. 다시, 싱글 에라 교정 및 더블에라 검출은 이러한 정도의 리던던시로 가능하다. 유닛 레벨 또는 시스템 레벨에 이용되는 코드 또는 검출 및 교정 회로의 특정한 특성은 본 발명의 실시와 관계가 거의 없다. 이 목적을 위해서는 임의 적당한 코드를 사용할 수 있다.
제1도에 도시된 시스템의 단점은 특정한 셀 어레이(12)에서 발생하는 "스턱 애트"결점과 같은 하드 에라가 시스템 레벨 에라 교정 코딩 방법이 하드-하드 및 하드-소프트 에라(즉 성질상 하드인 더블 에라)로부터 데이타를 회복하기 위한 보수/재보수 방법을 이용할 수 없게 한다는 것이다. 제1도에 도시된 메모리 시스템의 구조는 본 발명을 제한하는 것이 아니다. 특히 상술한 바와 같이 코드의 선택은 이용되는 칩의 수 및 셀 어레이(12)의 워드 구조와 같이 비교적 임의로 선택할 수 있다. 제1도의 관련된 양상은 특히 레지스터(25)에 독립 비트 정보를 제공하는 것에 관하여 이중 레벨 에라 교정 능력을 갖고 있으며 독립 메모리 유닛 구조를 포함한다.
제1도의 메모리 시스템에 관련된 문제를 좀더 완전히 이해하기 위하여, "스턱 애트"결점과 같은 어떤 하드 에라가 야기하는 문제점들에 관한 간단한 예를 고려해보기로 한다. 특히, 각각의 워드가 8비트를 포함하며, 제14비트는 데이타 비트이고, 다음 4비트는 패리티 합 체크 비트인 메모리 구조를 고려해 보기로 한다. 단지 설명을 위하여, 에라 교정 코드 매트릭스가 아래의 표와 같이 정해진다고 가정한다 :
1 0 1 1 1 0 0 0
1 1 0 1 0 1 0 0
1 1 1 0 0 0 1 0
0 1 1 1 0 0 0 1
[표 1]
또한 메모리 어레이의 첫 번째 두 출력 비트 위치에는 "스틱 애트"결점이 있다고 가정한다. 4개의 비트 데이타 0000이 메모리에 기록된다면, 이 어레이에 기록된 워드는 상기 매트릭스에 따라서 00000000이다. 그러나, 메모리로부터 판독된 데이타는 두 "스틱 애트" 결점 때문에 1100의 에라 패턴을 가리키는 1100이 된다. 데이타 0100을 메모리 어레이에 기억하기를 원한다면, 어레이에 기록된 워드는 상기 매트릭스가 포함하고 있는 패리티 체크 매트릭스에 따라서 01000111이 된다. 그러나, 다시 첫번째 두 출력 비트 위치에 있는 "스턱 애트" 결점 때문에어레이로부터 판독된 워드는 11000111이 된다. 그러나 유닛 레벨 에라 교정 가능성이 있기 때문에 메모리로부터 판독된 데이타는 0000의 에라 패턴을 명백히 함축하고 있는 0100(왜냐면 메모리에는 동일한 패턴이 기록되어 있기 때문이다)로서 가리켜진다. 그래서, 메모리에 기록된 데이타에 따라서, "스턱 애트"결점의 존재가 마스크될 수 있음을 알 수 있다. 실제로 이들 결점의 마스킹은 하드-하드 에라를 교정하기 위한 보수/재보수 알고리즘의 적용을 방해할 것이다. 이러한 상황을 아래 표로서 요약할 수 있다 :
스턱 애트 결점 1 1
기록 데이타 0 0 0 0
기록 워드 0 0 0 0 0 0 0 0
판독 데이타 1 1 0 0
에라 1 1 0 0
기록 데이타 0 1 0 0
기록 워드 0 1 0 0 0 1 1 1
판독 워드 1 1 0 0 0 1 1 1
판독 데이타 0 1 0 0
에라 0 0 0 0
[표 11]
메모리 유닛(10) 대신에 메모리 유닛(10')으로 대체된 제2도를 보기로 한다. 특히 제2도에서 유닛 또는 칩 레벨 에라 교정회로(20)가 교정 불능 에라 지시 신호를 앤드-게이트(53)를 통하여 래치(50)에 제공하는데 사용된다. 칩은 먼저 온-칩 ECC에 있는 모든 ECC 워드내의 데이타 및 패리티 채크 비트를 교정하도록 초기화된다. 이 초기화가 발생되면, SET MODE 신호 라인은 래치(52)를 세트시키는데 이용된다. 따라서 교정 불능 에라 교정 신호가 출력 로크-업 및 하드 에라를 위해 앤드-게이트(53)를 통해서 래치(50)를 세트시킬 수 있다. 현존하는 입력 또는 입력들에 대한 오버 전압과 같은 공지된 방법인 스탠다를 이용하여, 또는
Figure kpo00001
및
Figure kpo00002
가
Figure kpo00003
전에 활성화되고
Figure kpo00004
에서 어드레스가 SET MODE 입력 신호를 제공하기 위해 디코드되는 새로 정의된 JEDEC스탠다드에 의해 SET MODE 신호를 발생시킬 수 있다.
교정 불능 에라가 존재한다는 사실은 에라 교정/검출 회로(20)에 의해 발생되는 에라 위치 벡터로 턴온되는 1비트들의 수를 카운팅하므로써 쉽게 알 수 있다. 선택된 코드가 싱글 에라 교정/더블 에라 검출 코드라면, 그리고 기능 블록(20)의 출력이 에라가 발생된 위치들을 가리키도록 세트 업되면, 하나 이상의 에라가 발생했는지 그렇지 않은지 비트들을 카운팅하므로써 결정하는 것은 훨씬 간단하다. 그렇다면, 교정 불능 에라가 발생할 수 있으며, 이 에라는 앤드-게이트(53)를 경유하여 래치(50)의 SET 입력부(S)에 제공된다. 래치(50)의 RESET 입력 R은 SET MODE 입력에 대해 앞서 설명한 방법과 같은 방법으로 제공된다. 리세트 모드 A는 시스템 에라 회복이 성취된 후에 노멀한 리턴 동작을 허용하는 래치(50)를 리세트시키며, 데이타는 다른 복수 에라가 발생할때까지 어레이로부터 판독될 수 있다. 다시 상기 방법에 의해 제공된 리세트 모드 B는 복수 에라가 나타난다면 로크-업 없이도 어레이로부터의 데이타가 억세스되게 허용해주는 전체 로크-업 성질을 불능시키는데 이용할 수 있다. 리세트 모드 A 또는 B는 시스템 에라 회복과 관련하여 온-칩 ECC에 있는 나쁜 영역으로부터의 데이타를 맵하여 교정한 다음 다른 어레이에 제공하기 위해 노멀 칩 절약 방법과 함께 사용된다. 래치(50)의 출력은 메모리 유닛(10')로부터의 출력 선택을 스위치(51)를 통해 제어한다.
그러나, 교정 불능 에라의 발생시, 출력은 스위치(51)에 의해 고정값에 세트된다. 통상적으로, 이 고정값은 도시된 +V 심볼에 의해 제안된 바와 같이 2진 1이지만 +V 신호 라인을 접지로 바꾸므로써 고정값 2진 0으로 할 수 있다. 이 방법으로, 교정 불능 에라의 존재는 메모리 유닛(10') 의 출력이 고정값으로 되게한다. 이는 하드 에라 재생 능력 즉 시스템 레벨에서 하드-하드 또는 소프트-하드 에라의 에라 교정을 위해 이동된 보수/재보수 방법의 적절한 동작을 위해 필요한 특성을 제공한다. 제2도의 메모리 유닛(10')이 고장 방지 메모리 시스템에 사용될 때 보다 좋은 신뢰도를 얻을 수 있다. 시스템 레벨에 더블 에라가 있든 없든 메모리 유닛 변형없이는 데이타를 회복할 수 없다. 시스템 레벨에 있는 모든 하드-하드 및 하드-소프트 에라는 메모리 유닛을 변형시켜 회복할 수 있다.
상술된 바로부터 본 발명이 특히 복수의 집적 회로 칩을 포함하는 고밀도 반도체 메모리 시스템의 고장방지 능력을 향상시키는 메카니즘을 제공함을 알 수 있을 것이다. 특히 본 출원인은 전반적인 시스템 레벨 에라 교정 능력을 향상시키기 위해서 칩 레벨 메모리 시스템 출력을 고정 레벨로 하는 직관으로는 이해하기 힘든 접근법을 제안했다. 그래서, 본 출원인은 에라 교정 능력을 증진시키기 위해 에라 발생을 강제하는 얼핏 이해하기 힘든 접근법을 이용했다. 이와 같이 본 출원인은 메모리 아키텍춰 및 에라 교정 분야에서 상당한 공헌을 한 것이다. 또한 본 출원인은 아주 값싸게 온-칩 에라 교정능력을 이용하는 임의 메모리 칩에 적용할 수 있는 디자인을 만들어냈다.
칩을 참조로 사용한 온-칩 에라 교정 능력은 칩 아키텍춰가 지시하는 바에 따라서 칩의 1/2, 1/4, 1/8 등의 칩들과 같은 세부 절단된 칩들에도 적용할 수 있다.
본 발명이 양호한 실시예를 들어 상세히 설명되었으므로, 본 기술분야에 숙련된 사람이면 변형 및 수정을 할 수 있을 것이다. 따라서 그러한 변형 및 수정은 본 발명의 시상 및 범위내에 있는 것으로서 본 특허청구 범위내에 속한다할 것이다.

Claims (7)

  1. 어드레스 정보를 수신하여 이에 응답해 데이타 정보를 공급하는 고장 방지 컴퓨터 메모리 시스템으로서, 복수의 디지탈 메모리 유닛과 ; 상기 메모리 유닛내의 메모리 셀로부터 판독된 데이타에서 에라를 교정 및 검출하기 위하여 그리고 교정 불능 에라 신호를 발생시키기 위하여 상기 메모리 유닛 각각에 관련되어 있는 복수의 유닛 레벨 에라 교정 및 검출 수단 ; 관련 유닛 레벨 에라 교정 및 검출 수단으로부터의 상기 교정 불능 에라 신호의 수신시에 관련 메모리 유닛들로부터의 적어도 한 출력 비트를 고정값에 세트시키는 동작을 하며 상기 메모리 유닛들 각각에 관련되어 있는 복수의 유닛 레벨 로크-업 수단과 ; 상기 메모리 유닛들로부터 데이타를 수신하여 상기 로크-업 수단의 동작에 의한 하드 에라를 교정하는 동작을 하는 시스템 레벨 에라 교정 및 검출 수단을 포함하여 이루어지는 고장 방지 컴퓨터 메모리 시스템.
  2. 제1항에 있어서, 상기 메모리 유닛들은 반도체 메모리 칩을 포함하는 것.
  3. 제1항에 있어서, 상기 유닛 레벨 에라 교정 및 검출 수단은 싱글 에라 교정 및 더블 에라 검출을 실행하는 것.
  4. 제1항에 있어서, 고장 방지 컴퓨터 메모리 시스템은 상기 불능 수단의 작동기를 제어하는 동작을 하는 모드 스위칭 수단을 더 구비하는 것.
  5. 어드레스 정보를 수신하여 이에 응답해 데이타 정보를 제공하는 고장 방지 메모리 유닛으로서, 복수의 메모리 셀과 ; 상기 메모리 셀로부터 판독된 데이타에 대한 에라 교정 및 검출하며 교정 불능 에라 신호를 발생시키는 수단과 ; 상기 에라 교정 및 검출 수단으로부터 교정 불능 에라의 지시에 따라 상기 메모리로부터의 적어도 한 출력을 고정값에 세트시키는 로크-업 수단을 포함하여 이루어지는 고장 방지 메모리 유닛.
  6. 싱글 집적 회로 칩상에 배치되는 제4항의 메모리 유닛.
  7. 제4항에 있어서, 에라 교정 및 검출 수단은 싱글 에라 교정 및 더블 에라 검출을 실행하는 것.
KR1019900001879A 1989-03-10 1990-02-16 고장 방지 컴퓨터 메모리 시스템 KR920005297B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US322,255 1989-03-10
US07/322,255 US5058115A (en) 1989-03-10 1989-03-10 Fault tolerant computer memory systems and components employing dual level error correction and detection with lock-up feature
US322255 1989-03-10

Publications (2)

Publication Number Publication Date
KR900014997A KR900014997A (ko) 1990-10-25
KR920005297B1 true KR920005297B1 (ko) 1992-06-29

Family

ID=23254073

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900001879A KR920005297B1 (ko) 1989-03-10 1990-02-16 고장 방지 컴퓨터 메모리 시스템

Country Status (13)

Country Link
US (1) US5058115A (ko)
EP (1) EP0386462B1 (ko)
JP (1) JPH0743678B2 (ko)
KR (1) KR920005297B1 (ko)
CN (1) CN1016009B (ko)
AR (1) AR243288A1 (ko)
AU (1) AU623490B2 (ko)
BR (1) BR9001125A (ko)
CA (1) CA2002362C (ko)
DE (1) DE69026743T2 (ko)
MY (1) MY105251A (ko)
NZ (1) NZ232458A (ko)
SG (1) SG44390A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120105045A (ko) * 2010-01-04 2012-09-24 마이크론 테크놀로지, 인크. 스택 메모리에서의 에러 정정

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100202716B1 (ko) * 1996-12-17 1999-06-15 이종수 엘리베이터의 신호 전송장치
US5228046A (en) * 1989-03-10 1993-07-13 International Business Machines Fault tolerant computer memory systems and components employing dual level error correction and detection with disablement feature
US5210831A (en) * 1989-10-30 1993-05-11 International Business Machines Corporation Methods and apparatus for insulating a branch prediction mechanism from data dependent branch table updates that result from variable test operand locations
US5418796A (en) * 1991-03-26 1995-05-23 International Business Machines Corporation Synergistic multiple bit error correction for memory of array chips
US5274646A (en) * 1991-04-17 1993-12-28 International Business Machines Corporation Excessive error correction control
JPH05225798A (ja) * 1991-08-14 1993-09-03 Internatl Business Mach Corp <Ibm> メモリシステム
US5502728A (en) * 1992-02-14 1996-03-26 International Business Machines Corporation Large, fault-tolerant, non-volatile, multiported memory
US5455939A (en) * 1992-06-17 1995-10-03 Intel Corporation Method and apparatus for error detection and correction of data transferred between a CPU and system memory
US5463644A (en) * 1992-11-13 1995-10-31 Unisys Corporation Resilient storage system
US5379304A (en) * 1994-01-28 1995-01-03 International Business Machines Corporation Method and structure for providing error correction code and parity for each byte on SIMM's
US5465262A (en) * 1994-01-28 1995-11-07 International Business Machines Corporation Method and structure for providing error correction code and automatic parity sensing
US5450422A (en) * 1994-01-28 1995-09-12 International Business Machines Corporation Method and structure for providing error correction code for each byte on SIMM'S
US5623506A (en) * 1994-01-28 1997-04-22 International Business Machines Corporation Method and structure for providing error correction code within a system having SIMMs
US5541941A (en) * 1994-01-28 1996-07-30 International Business Machines Corporation Method and structure for providing automatic parity sensing
US5535226A (en) * 1994-05-31 1996-07-09 International Business Machines Corporation On-chip ECC status
US5467361A (en) * 1994-06-20 1995-11-14 International Business Machines Corporation Method and system for separate data and media maintenance within direct access storage devices
US5761221A (en) * 1995-12-11 1998-06-02 International Business Machines Corporation Memory implemented error detection and correction code using memory modules
US5768294A (en) * 1995-12-11 1998-06-16 International Business Machines Corporation Memory implemented error detection and correction code capable of detecting errors in fetching data from a wrong address
US5691996A (en) * 1995-12-11 1997-11-25 International Business Machines Corporation Memory implemented error detection and correction code with address parity bits
US5881072A (en) * 1996-06-28 1999-03-09 International Business Machines Corporation Method of detecting error correction devices on plug-compatible memory modules
US6785837B1 (en) 2000-11-20 2004-08-31 International Business Machines Corporation Fault tolerant memory system utilizing memory arrays with hard error detection
US6691276B2 (en) * 2001-06-25 2004-02-10 Intel Corporation Method for detecting and correcting failures in a memory system
US6941493B2 (en) * 2002-02-27 2005-09-06 Sun Microsystems, Inc. Memory subsystem including an error detection mechanism for address and control signals
US20030163769A1 (en) * 2002-02-27 2003-08-28 Sun Microsystems, Inc. Memory module including an error detection mechanism for address and control signals
US7093188B2 (en) * 2002-04-05 2006-08-15 Alion Science And Technology Corp. Decoding method and apparatus
EP1376358A1 (en) * 2002-06-20 2004-01-02 STMicroelectronics S.r.l. An error control method for a memory device, and a memory device implementing said error control method
US6996766B2 (en) * 2002-06-28 2006-02-07 Sun Microsystems, Inc. Error detection/correction code which detects and corrects a first failing component and optionally a second failing component
US6973613B2 (en) * 2002-06-28 2005-12-06 Sun Microsystems, Inc. Error detection/correction code which detects and corrects component failure and which provides single bit error correction subsequent to component failure
US6976194B2 (en) * 2002-06-28 2005-12-13 Sun Microsystems, Inc. Memory/Transmission medium failure handling controller and method
US6996686B2 (en) * 2002-12-23 2006-02-07 Sun Microsystems, Inc. Memory subsystem including memory modules having multiple banks
US7779285B2 (en) * 2003-02-18 2010-08-17 Oracle America, Inc. Memory system including independent isolated power for each memory module
US7530008B2 (en) 2003-08-08 2009-05-05 Sun Microsystems, Inc. Scalable-chip-correct ECC scheme
US7188296B1 (en) 2003-10-30 2007-03-06 Sun Microsystems, Inc. ECC for component failures using Galois fields
US7116600B2 (en) * 2004-02-19 2006-10-03 Micron Technology, Inc. Memory device having terminals for transferring multiple types of data
US8464093B1 (en) * 2004-09-03 2013-06-11 Extreme Networks, Inc. Memory array error correction
US7451380B2 (en) * 2005-03-03 2008-11-11 International Business Machines Corporation Method for implementing enhanced vertical ECC storage in a dynamic random access memory
US7533303B2 (en) * 2005-04-15 2009-05-12 Hewlett-Packard Development Company, L.P. Method and system for performing system-level correction of memory errors
US7843927B1 (en) 2006-12-22 2010-11-30 Extreme Networks, Inc. Methods, systems, and computer program products for routing packets at a multi-mode layer 3 packet forwarding device
JP4918824B2 (ja) * 2006-08-18 2012-04-18 富士通株式会社 メモリコントローラおよびメモリ制御方法
US8331373B2 (en) * 2010-03-15 2012-12-11 Extreme Networks, Inc. Methods, systems, and computer readable media for automatically selecting between internet protocol switching modes on a per-module basis in a packet forwarding device
TW201212035A (en) * 2010-09-10 2012-03-16 Jmicron Technology Corp Access method of volatile memory and access apparatus of volatile memory
US9946658B2 (en) * 2013-11-22 2018-04-17 Nvidia Corporation Memory interface design having controllable internal and external interfaces for bypassing defective memory
US9772900B2 (en) * 2014-07-10 2017-09-26 Samsung Electronics Co., Ltd. Tiered ECC single-chip and double-chip Chipkill scheme
US9529672B2 (en) * 2014-09-25 2016-12-27 Everspin Technologies Inc. ECC word configuration for system-level ECC compatibility
JP2016081341A (ja) * 2014-10-17 2016-05-16 株式会社デンソー 電子制御装置
US9928138B2 (en) * 2015-02-17 2018-03-27 Toshiba Memory Corporation Memory system
US10180875B2 (en) * 2016-07-08 2019-01-15 Toshiba Memory Corporation Pool-level solid state drive error correction

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3697949A (en) * 1970-12-31 1972-10-10 Ibm Error correction system for use with a rotational single-error correction, double-error detection hamming code
JPS5294041A (en) * 1976-02-04 1977-08-08 Hitachi Ltd Error correction system
JPS5381036A (en) * 1976-12-27 1978-07-18 Hitachi Ltd Error correction-detection system
US4506362A (en) * 1978-12-22 1985-03-19 Gould Inc. Systematic memory error detection and correction apparatus and method
JPS592057B2 (ja) * 1979-02-07 1984-01-17 株式会社日立製作所 エラ−訂正・検出方式
JPS56111197A (en) * 1980-02-01 1981-09-02 Fujitsu Ltd Two-bit error correction system
US4371930A (en) * 1980-06-03 1983-02-01 Burroughs Corporation Apparatus for detecting, correcting and logging single bit memory read errors
JPS5843044A (ja) * 1981-09-07 1983-03-12 Fujitsu Ltd デ−タエラ−発生回路
US4464753A (en) * 1981-12-30 1984-08-07 International Business Machines Corporation Two bit symbol SEC/DED code
JPS58139399A (ja) * 1982-02-15 1983-08-18 Hitachi Ltd 半導体記憶装置
JPS58215796A (ja) * 1982-06-07 1983-12-15 Nec Corp エラ−制御方式
US4458349A (en) * 1982-06-16 1984-07-03 International Business Machines Corporation Method for storing data words in fault tolerant memory to recover uncorrectable errors
JPS59132500A (ja) * 1983-01-19 1984-07-30 Nec Corp ２ビツト誤り訂正方式
US4608687A (en) * 1983-09-13 1986-08-26 International Business Machines Corporation Bit steering apparatus and method for correcting errors in stored data, storing the address of the corrected data and using the address to maintain a correct data condition
DE3482509D1 (de) * 1984-12-28 1990-07-19 Ibm Geraet zum korrigieren von fehlern in speichern.
US4661955A (en) * 1985-01-18 1987-04-28 Ibm Corporation Extended error correction for package error correction codes
JPS6273500A (ja) * 1985-09-26 1987-04-04 Mitsubishi Electric Corp 半導体記憶装置
US4726021A (en) * 1985-04-17 1988-02-16 Hitachi, Ltd. Semiconductor memory having error correcting means
JPS629442A (ja) * 1985-07-05 1987-01-17 Nec Corp 誤り検出回路
US4689792A (en) * 1985-09-03 1987-08-25 Texas Instruments Incorporated Self test semiconductor memory with error correction capability
JPS6266354A (ja) * 1985-09-18 1987-03-25 Nec Corp 記憶装置
JPH071640B2 (ja) * 1987-06-03 1995-01-11 三菱電機株式会社 半導体記憶装置の欠陥救済装置
JP2946528B2 (ja) * 1989-05-15 1999-09-06 日本電気株式会社 音声符号化復号化方法及びその装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120105045A (ko) * 2010-01-04 2012-09-24 마이크론 테크놀로지, 인크. 스택 메모리에서의 에러 정정

Also Published As

Publication number Publication date
MY105251A (en) 1994-09-30
EP0386462A2 (en) 1990-09-12
EP0386462B1 (en) 1996-05-01
CA2002362C (en) 1994-02-01
KR900014997A (ko) 1990-10-25
JPH0743678B2 (ja) 1995-05-15
CN1045472A (zh) 1990-09-19
CN1016009B (zh) 1992-03-25
AU4939390A (en) 1990-09-13
EP0386462A3 (en) 1991-10-23
US5058115A (en) 1991-10-15
DE69026743T2 (de) 1996-11-07
AU623490B2 (en) 1992-05-14
CA2002362A1 (en) 1990-09-10
JPH02278449A (ja) 1990-11-14
SG44390A1 (en) 1997-12-19
NZ232458A (en) 1992-03-26
AR243288A1 (es) 1993-07-30
BR9001125A (pt) 1991-03-05
DE69026743D1 (de) 1996-06-05

Similar Documents

Publication Publication Date Title
KR920005297B1 (ko) 고장 방지 컴퓨터 메모리 시스템
US5228046A (en) Fault tolerant computer memory systems and components employing dual level error correction and detection with disablement feature
US7900100B2 (en) Uncorrectable error detection utilizing complementary test patterns
US10152249B2 (en) Data memory device and controller with interface error detection and handling logic
US6216251B1 (en) On-chip error detection and correction system for an embedded non-volatile memory array and method of operation
US7149948B2 (en) Manufacturing test for a fault tolerant magnetoresistive solid-state storage device
US7206988B1 (en) Error-correction memory architecture for testing production errors
JPS6061837A (ja) エラ−訂正装置
CN101359513A (zh) 地址译码器故障的检测
US4926426A (en) Error correction check during write cycles
JP2519286B2 (ja) アドレス・ライン・テスト方法
JP3039455B2 (ja) 半導体メモリ装置テスト方法及び半導体メモリ装置
US4912710A (en) Self-checking random access memory
US6842867B2 (en) System and method for identifying memory modules having a failing or defective address
KR920010972B1 (ko) 고장 방지 컴퓨터 메모리 시스템
KR100402638B1 (ko) 리던던트 디바이스 초기화 방법 및 장치
KR100577988B1 (ko) 오류 검출 능력이 강화된 플래시 메모리 및 다비트 오류검출 방법
US20100017651A1 (en) System and method for efficient detection and restoration of data storage array defects
JP3130796B2 (ja) 制御記憶装置
JPS6125177B2 (ko)
EP1286360A2 (en) Manufacturing test for a fault tolerant magnetoresistive solid-state storage device
JP2930239B2 (ja) 記憶装置の障害検出方法及び記憶制御装置
JPS62221756A (ja) 記憶装置
JPS5823679B2 (ja) 記憶装置
JPH04115338A (ja) 交替メモリ方式

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060522

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee