JPS62221756A - 記憶装置 - Google Patents
記憶装置Info
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- JPS62221756A JPS62221756A JP61065526A JP6552686A JPS62221756A JP S62221756 A JPS62221756 A JP S62221756A JP 61065526 A JP61065526 A JP 61065526A JP 6552686 A JP6552686 A JP 6552686A JP S62221756 A JPS62221756 A JP S62221756A
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- 238000012360 testing method Methods 0.000 claims abstract description 39
- 238000001514 detection method Methods 0.000 claims description 30
- 208000011580 syndromic disease Diseases 0.000 abstract description 17
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 208000025025 Acropectorovertebral dysplasia Diseases 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、情報処理装置に用いられる記憶装置、特に
誤り訂正符号を用いてデータビットの誤り訂正機能を有
する記憶装置に関する。
誤り訂正符号を用いてデータビットの誤り訂正機能を有
する記憶装置に関する。
「従来の技術」
従来、この種の誤り訂正機能を有する記憶装置は第２図
に示すように、外部装置からの書込みデー’／ＩＷＤを
書込みデータレジスタｌＩＫ格納した後、その書込みデ
ータＩ Ｗ 、Ｌ） ｖこついてチェックビット生成回
路νにより予め短めだ誤り訂正符号に基づき書込みチェ
ックビットＷＨを生成し、書込みチェックビットＷＩ−
Ｉと書込みデータＷＤとを、２進情報を記憶する記憶回
路１３に書込む。
に示すように、外部装置からの書込みデー’／ＩＷＤを
書込みデータレジスタｌＩＫ格納した後、その書込みデ
ータＩ Ｗ 、Ｌ） ｖこついてチェックビット生成回
路νにより予め短めだ誤り訂正符号に基づき書込みチェ
ックビットＷＨを生成し、書込みチェックビットＷＩ−
Ｉと書込みデータＷＤとを、２進情報を記憶する記憶回
路１３に書込む。
また、前記記憶回路１３からの読出しデータＲＤは、デ
ータ切換回路１）６を通じて、シンドローム生成回路１
７１．誤り検出回路１７２．解読回路１７３およびデー
タ反転回路１７４から成る誤り訂正検出回路１７により
供給され、読出しデータＲＤに誤りを含んでおり、その
誤りが用いた誤り訂正符号により訂正可能な場合には誤
りが訂正されて訂正データＣＤが出力される。訂正デー
タＣＤは読出しデータレジスタ１８を介した後、外部装
置への読出しデータＩＲＤとなる。
ータ切換回路１）６を通じて、シンドローム生成回路１
７１．誤り検出回路１７２．解読回路１７３およびデー
タ反転回路１７４から成る誤り訂正検出回路１７により
供給され、読出しデータＲＤに誤りを含んでおり、その
誤りが用いた誤り訂正符号により訂正可能な場合には誤
りが訂正されて訂正データＣＤが出力される。訂正デー
タＣＤは読出しデータレジスタ１８を介した後、外部装
置への読出しデータＩＲＤとなる。
誤り訂正検出回路１７に含まれるシンドローム生成回路
１７１は記憶回路１３からのチェックビットを含む読出
しデータＲ，Ｄに対するシンドロームＳを、この記憶装
置に用いた誤り訂正符号に基づき発生し、解読回路１７
３はシンドロームＳが誤り状態を示している場合、１！
Ａリビット位置を指摘する信号を出力し、訂正回路１７
４は前記読出しデータ几りを解読回路１７３の出力１（
応じて誤りビットを反転、すなわち論理′１″をゝゝ０
“に、１ｖＯ“を′ｌ“にする。
１７１は記憶回路１３からのチェックビットを含む読出
しデータＲ，Ｄに対するシンドロームＳを、この記憶装
置に用いた誤り訂正符号に基づき発生し、解読回路１７
３はシンドロームＳが誤り状態を示している場合、１！
Ａリビット位置を指摘する信号を出力し、訂正回路１７
４は前記読出しデータ几りを解読回路１７３の出力１（
応じて誤りビットを反転、すなわち論理′１″をゝゝ０
“に、１ｖＯ“を′ｌ“にする。
上記のようにし′〔誤りＩ！ｒｆ正検出正路出回路１７
しデータＲＤＶｃ誤りのある場合、誤りを訂正して訂正
データＣＤを送出する。誤り検出回路１７２は前記シン
ドロームＳ ＶＣ誤りがあるか否かを検出し、解読回路
１７３および図示されていない回路の制御を行う。また
、データ切換回路１）６は記憶装置が書込み動作の場合
、前記書込みデータＷＤおよび書込みチェックピッ］・
ＷＩｌを誤り訂正検出回路１７へ出力し、読出し動作の
場合前記読出しデータ几りを前記誤り訂正検出回路１７
へ出力する。
しデータＲＤＶｃ誤りのある場合、誤りを訂正して訂正
データＣＤを送出する。誤り検出回路１７２は前記シン
ドロームＳ ＶＣ誤りがあるか否かを検出し、解読回路
１７３および図示されていない回路の制御を行う。また
、データ切換回路１）６は記憶装置が書込み動作の場合
、前記書込みデータＷＤおよび書込みチェックピッ］・
ＷＩｌを誤り訂正検出回路１７へ出力し、読出し動作の
場合前記読出しデータ几りを前記誤り訂正検出回路１７
へ出力する。
記憶装置が書込み動作で読出し系の回路を使用していな
い場合、前記書込みデータＷＤおよび書込みチェックピ
ッ）Ｗｌ−１は前記誤り訂正検出回路１７に入力され、
シンドローム生成回路１７１および誤り検出回路１７２
により誤りがあるか否かを検出し、チェックビット生成
回路１２とシンドローム生成回路１７１とに障害がある
か否かを試験して障害を早期に発見できるようにしてい
る。
い場合、前記書込みデータＷＤおよび書込みチェックピ
ッ）Ｗｌ−１は前記誤り訂正検出回路１７に入力され、
シンドローム生成回路１７１および誤り検出回路１７２
により誤りがあるか否かを検出し、チェックビット生成
回路１２とシンドローム生成回路１７１とに障害がある
か否かを試験して障害を早期に発見できるようにしてい
る。
［発明が解決しようとする問題点」
上述した従来の記憶装置ではチェックビット生成回路１
２およびシンドローム生成口”路１７１に障害があると
きに早期に発見できるようになっている。しかしながら
、誤り訂正検出回路１７における解読回路１７３および
訂正回路１７４に障害が発生した場合には、記憶回路１
３からの読出しデータＲＤ′／を誤って訂正することに
なり、外部装置へ誤った読出しデータＩＲＤを送出する
という欠点がある。
２およびシンドローム生成口”路１７１に障害があると
きに早期に発見できるようになっている。しかしながら
、誤り訂正検出回路１７における解読回路１７３および
訂正回路１７４に障害が発生した場合には、記憶回路１
３からの読出しデータＲＤ′／を誤って訂正することに
なり、外部装置へ誤った読出しデータＩＲＤを送出する
という欠点がある。
この発明は、従来の技術に内在する上記欠点を除去する
ためになされたものであり、従ってこの発明の目的は記
憶装置が書込み動作の際に、書込みデータに対してチェ
ックビット生成回路で生成された書込みチェックビット
に試験パターンに応じて誤りを与え、誤りの挿入された
データをシンドローム生成回路、解読回路および訂正回
路で訂正した後、再度シンドローム生成回路および誤り
検出回路でデータが正しく訂ｒＦ−されたか否かを検出
することにより、解読回路および訂正回路に障害がある
場合でも早期に発見でき、誤った読出しデータを外部！
ｌ！：置へ送出するりを大幅に防ぐことができるように
した記憶装置を提供することにある。
ためになされたものであり、従ってこの発明の目的は記
憶装置が書込み動作の際に、書込みデータに対してチェ
ックビット生成回路で生成された書込みチェックビット
に試験パターンに応じて誤りを与え、誤りの挿入された
データをシンドローム生成回路、解読回路および訂正回
路で訂正した後、再度シンドローム生成回路および誤り
検出回路でデータが正しく訂ｒＦ−されたか否かを検出
することにより、解読回路および訂正回路に障害がある
場合でも早期に発見でき、誤った読出しデータを外部！
ｌ！：置へ送出するりを大幅に防ぐことができるように
した記憶装置を提供することにある。
「問題点を解決するための手段」
この発明は誤り訂正機能を有する記憶装置において、２
進情報を記憶する記憶回路と、この記憶回路への書込み
データに対する書込みチェックビットを発生するチェッ
クビット生成回路と、そのチェックビットを含むデータ
を入力として誤りの訂正および検出を行い読出しデータ
レジスタへ出力する誤り訂正検出回路と、試験パターン
を発生する試験パターン発生回路と、試験パターン発生
回路の出力に応じて前記書込みチェックビットを反転し
て試験チェックビットを出力する反転回路と、前記記憶
回路からの読出しデータ、前記読出しデータレジスタの
出力信号と前記試験チェックビット、前記書込みデータ
と前記試験チクーツクピットのいずれか１つを選択して
前記誤り訂正検出回路へ出力するデータ切換回路とを含
む。
進情報を記憶する記憶回路と、この記憶回路への書込み
データに対する書込みチェックビットを発生するチェッ
クビット生成回路と、そのチェックビットを含むデータ
を入力として誤りの訂正および検出を行い読出しデータ
レジスタへ出力する誤り訂正検出回路と、試験パターン
を発生する試験パターン発生回路と、試験パターン発生
回路の出力に応じて前記書込みチェックビットを反転し
て試験チェックビットを出力する反転回路と、前記記憶
回路からの読出しデータ、前記読出しデータレジスタの
出力信号と前記試験チェックビット、前記書込みデータ
と前記試験チクーツクピットのいずれか１つを選択して
前記誤り訂正検出回路へ出力するデータ切換回路とを含
む。
［実施例」
次に、この発明について図面を参照して詳細に説明１゛
る。この発明の一実施例を示す第１図において、この発
明の一実施例による記憶装置は、外部装置からの書込み
データＩＷＤを一旦格納し、記憶回路１３への曹込みデ
ータＷＤを出力する書込みデータレジスタ１）と、その
書込みデータＷＤを入力として記憶回路１３への曹込み
チェックビットを生成するチェックピッｔ４成回路１２
と、試験パターン発生回路１４からの試験パターンＴＤ
に基づき、前記曹込みチェックビットＷＨＶこ誤りを挿
入し、試験チェックビットＷＴを出力する反転回路１５
と、前記読出しデータレジスタ１８からの出力ＩＲＤと
前記書込みチェックビットＷＨ１前記書込みデータと試
験チェックビットＷ′ｆ、記憶回路１３からの読出しデ
ータ几りを入力としていずれか１つを出力するデータ切
換回路１６と、そのデータ切換回路１６からの切換えデ
ータＲＸを人力として誤りの訂正および検出な行５誤り
訂正検出回路１７どを含む。
る。この発明の一実施例を示す第１図において、この発
明の一実施例による記憶装置は、外部装置からの書込み
データＩＷＤを一旦格納し、記憶回路１３への曹込みデ
ータＷＤを出力する書込みデータレジスタ１）と、その
書込みデータＷＤを入力として記憶回路１３への曹込み
チェックビットを生成するチェックピッｔ４成回路１２
と、試験パターン発生回路１４からの試験パターンＴＤ
に基づき、前記曹込みチェックビットＷＨＶこ誤りを挿
入し、試験チェックビットＷＴを出力する反転回路１５
と、前記読出しデータレジスタ１８からの出力ＩＲＤと
前記書込みチェックビットＷＨ１前記書込みデータと試
験チェックビットＷ′ｆ、記憶回路１３からの読出しデ
ータ几りを入力としていずれか１つを出力するデータ切
換回路１６と、そのデータ切換回路１６からの切換えデ
ータＲＸを人力として誤りの訂正および検出な行５誤り
訂正検出回路１７どを含む。
第１図における回路の５５、第２図に示した回路と同じ
機能を有１゛るものは同じ参照番号を用いている。
機能を有１゛るものは同じ参照番号を用いている。
この発明の一実施例による記憶装置が書込み動作の場合
には、外部装置からの書込みデータＩＷＤは書込みデー
タレジスタ１）並びにチェックビット生成回路１２に入
力され、書込みデータＷＤおよび書込チェックビットＷ
Ｈを記憶回路へ書込む。
には、外部装置からの書込みデータＩＷＤは書込みデー
タレジスタ１）並びにチェックビット生成回路１２に入
力され、書込みデータＷＤおよび書込チェックビットＷ
Ｈを記憶回路へ書込む。
この場合、読出し系シζ属する誤り訂正検出回路１７は
記憶回路１３への１込みには使用されてなく、上記の書
込み動作と並行して饋り訂正検出回路１７の試験を行う
ことがｉ１工能である。
記憶回路１３への１込みには使用されてなく、上記の書
込み動作と並行して饋り訂正検出回路１７の試験を行う
ことがｉ１工能である。
以下に誤り訂正検出回路１７の試験について説明する。
チェックビット生成回路１２で生成された書込みチェッ
クピッ１−Ｗｌ：Ｉは、書込みデー、りＷＤに基づき生
成されているので、４Ｆ込みデータＷＤおよび書込みチ
ェックビットＷＨを誤り訂正検出回路１７へ入力し、シ
ンドローム主成回路１７１により生成されたシンドロー
ムＳにはチェツクビット先成回路１２およびシンドロー
ム生成回路１７１に障害がない場合、誤りのない状態に
なる。
クピッ１−Ｗｌ：Ｉは、書込みデー、りＷＤに基づき生
成されているので、４Ｆ込みデータＷＤおよび書込みチ
ェックビットＷＨを誤り訂正検出回路１７へ入力し、シ
ンドローム主成回路１７１により生成されたシンドロー
ムＳにはチェツクビット先成回路１２およびシンドロー
ム生成回路１７１に障害がない場合、誤りのない状態に
なる。
試験パターン発生回路１４により発生した試験パターン
に基づき前記書込みチェックピッ）ＷＨのビットを反転
回路１５により反転すると、試験パターンＴＤの内容だ
け誤ったデータとなる。この誤りを挿入された試験チェ
ックビットＷＴと前記書込みデータＷＤとを誤り訂正検
出回路１７へ入力し、シンドローム生成回路１７１ 、
解読回路１７３および訂正回路１７４を介して出力され
る訂正データＣＤは、試験パターンＴＤが記憶装置に用
いた誤り訂正符号により訂正可能な誤り内容である場合
、試験パターンＴＤに対応するデータビットが反転され
る。この場合、訂正データＣＤは前記曹込みデータＷＤ
に対して試験パターンＴＤに基づき誤りを挿入したビッ
トが反転され、試ぶチェックビットＷＴが正しい情報で
書込みデータＷＤに誤りがあったように訂正される。
に基づき前記書込みチェックピッ）ＷＨのビットを反転
回路１５により反転すると、試験パターンＴＤの内容だ
け誤ったデータとなる。この誤りを挿入された試験チェ
ックビットＷＴと前記書込みデータＷＤとを誤り訂正検
出回路１７へ入力し、シンドローム生成回路１７１ 、
解読回路１７３および訂正回路１７４を介して出力され
る訂正データＣＤは、試験パターンＴＤが記憶装置に用
いた誤り訂正符号により訂正可能な誤り内容である場合
、試験パターンＴＤに対応するデータビットが反転され
る。この場合、訂正データＣＤは前記曹込みデータＷＤ
に対して試験パターンＴＤに基づき誤りを挿入したビッ
トが反転され、試ぶチェックビットＷＴが正しい情報で
書込みデータＷＤに誤りがあったように訂正される。
従ってこの訂正データＣＤを読出しデータレジスタ１８
を介して再［１記試験チエツクビツトＷＴとともに誤り
側止検出Ｌ１路１７へ入力すれば、誤りのない状態が検
出される。シンドローム生成回路１７１のみならずＭ読
回路１７３および訂正回路１７４に障害がある場合、前
述１−だデータの訂正が正しく行われないため、訂■後
のデータＩＢ、Ｄと試駆チェックビット七入力とするＦ
［のシンドローム主成回路１７１および誤り検出回路１
７２による誤り検出により誤り状態となり、誤り訂正検
出回路１７２に障害があることを検出できる。
を介して再［１記試験チエツクビツトＷＴとともに誤り
側止検出Ｌ１路１７へ入力すれば、誤りのない状態が検
出される。シンドローム生成回路１７１のみならずＭ読
回路１７３および訂正回路１７４に障害がある場合、前
述１−だデータの訂正が正しく行われないため、訂■後
のデータＩＢ、Ｄと試駆チェックビット七入力とするＦ
［のシンドローム主成回路１７１および誤り検出回路１
７２による誤り検出により誤り状態となり、誤り訂正検
出回路１７２に障害があることを検出できる。
また、チェックビット発生回路１２に障害がある場合、
書込みデータＷＤに対して曹込みチェックビットＷＨが
正しく主成されていないため、その誤り内容と試験パタ
ーンＴ ｌ）の内容とが重複した誤り内容となり、試験
パターンＴＤｔｃＭづくビットが正しく訂正されＩＬい
ため、試験チェックビットＷＴと読出しデータＩＲＤを
入力とした誤り訂正検出回路１７での再度の誤り検出で
誤り状態となり、障害があることが検出できる。
書込みデータＷＤに対して曹込みチェックビットＷＨが
正しく主成されていないため、その誤り内容と試験パタ
ーンＴ ｌ）の内容とが重複した誤り内容となり、試験
パターンＴＤｔｃＭづくビットが正しく訂正されＩＬい
ため、試験チェックビットＷＴと読出しデータＩＲＤを
入力とした誤り訂正検出回路１７での再度の誤り検出で
誤り状態となり、障害があることが検出できる。
なお、上述の説明では試験パターン発主回路１４により
発生される試験パターンＴＤは、記憶装置に用いた誤り
訂正符号で訂正可能な範囲について述べたが、試験パタ
ーンＴＤが誤りなし状態、すなわち試験チェックビット
ＷＴと書込チェックビットＷＨが同じ状態でもデータ訂
正が行われない他は同様九障害の有無を検出でき、試験
パターンＴＤが上記誤り訂正符号の能力を越えた内容の
場合、誤り訂正検出回路１７での再度の誤り検出で誤り
状態として検出された場合を正常として判別する回路を
付加すれば、試験パターンＴＤは前記隔り訂正符号の能
力を越えて与えてもよいことは明白である。
発生される試験パターンＴＤは、記憶装置に用いた誤り
訂正符号で訂正可能な範囲について述べたが、試験パタ
ーンＴＤが誤りなし状態、すなわち試験チェックビット
ＷＴと書込チェックビットＷＨが同じ状態でもデータ訂
正が行われない他は同様九障害の有無を検出でき、試験
パターンＴＤが上記誤り訂正符号の能力を越えた内容の
場合、誤り訂正検出回路１７での再度の誤り検出で誤り
状態として検出された場合を正常として判別する回路を
付加すれば、試験パターンＴＤは前記隔り訂正符号の能
力を越えて与えてもよいことは明白である。
「発明の効果」
以上説明したように、この発明は誤り訂正機能を冷する
記憶装置が書込み動作の場合に、書込みデータｔこ対し
て生成された書込みチェックビットに誤りを挿入して直
り訂正検出回路で訂正し、訂正彼のデータを再度誤り訂
正検出回路で誤りの有無を検出できる構成とすることに
より、チェックビット生成回路およびシンドローム生成
回路に障害がある場合に早期に発見できるのみならず、
解部装置への読出しデータ。
記憶装置が書込み動作の場合に、書込みデータｔこ対し
て生成された書込みチェックビットに誤りを挿入して直
り訂正検出回路で訂正し、訂正彼のデータを再度誤り訂
正検出回路で誤りの有無を検出できる構成とすることに
より、チェックビット生成回路およびシンドローム生成
回路に障害がある場合に早期に発見できるのみならず、
解部装置への読出しデータ。
読回路および訂正回路Ｖこ障害がある場合でも早期に発
見でき、外部装置−＼し↓−）た銃出しデータを送出す
るのを大幅に防く゛ことが・できるという効果がある。
見でき、外部装置−＼し↓−）た銃出しデータを送出す
るのを大幅に防く゛ことが・できるという効果がある。
第１図はこの発明の記憶装置の一実施例を示すブロック
図、第２図は従来σノ記憶装置を示すブロック図である
。
図、第２図は従来σノ記憶装置を示すブロック図である
。
Claims (1)
- （１）誤り訂正機能を有する記憶装置において、２進情
報を記憶する記憶回路と、 その記憶回路への書込みデータに対する書込みチェック
ビットを発生するチェックビット生成回路と、 チェックビットを含むデータを入力として誤りの訂正及
び検出を行い読出しデータレジスタへ出力する誤り訂正
検出回路と、 試験パターンを発生する試験パターン発生回路と、 その試験パターン発生回路の出力に応じて前記チェック
ビット生成回路よりの書込みチェックビットを反転して
試験チェックビットを出力する反転回路と、 前記記憶回路からの読出しデータ、前記読出しデータレ
ジスタの出力信号と前記試験チェックビット、前記書込
みデータと前記試験チェックビットのいずれか１つを選
択して前記誤り訂正検出回路へ出力するデータ切換回路
とを含み、 前記記憶装置が書込み動作の際に前記試験パターンに従
い前記書込みデータに誤りを発生した後、前記誤り訂正
検出回路で誤りを訂正し、その訂正後のデータに誤りが
あるか否かを検出することにより前記誤り訂正検出回路
を試験することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065526A JPS62221756A (ja) | 1986-03-24 | 1986-03-24 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065526A JPS62221756A (ja) | 1986-03-24 | 1986-03-24 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62221756A true JPS62221756A (ja) | 1987-09-29 |
Family
ID=13289547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61065526A Pending JPS62221756A (ja) | 1986-03-24 | 1986-03-24 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62221756A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02179999A (ja) * | 1988-12-29 | 1990-07-12 | Fujitsu Ltd | 半導体メモリ |
-
1986
- 1986-03-24 JP JP61065526A patent/JPS62221756A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02179999A (ja) * | 1988-12-29 | 1990-07-12 | Fujitsu Ltd | 半導体メモリ |
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