JPS593798A - メモリ・システムにおける置換ベクトル発生方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は一般に故障に対して抵抗力を有する（フォール
ト・トレラントな）メモリ・システム、特に初期に１つ
の７１−レスにおいて多重ピッ１〜誤りの源となった２
つのチップが将来において（同一のワードに）整列され
る事を防止するように各メモリ列内のメモリ・チップを
再整列するための改良された方法に関する。

〔先行技術の説明〕

大容量、高速且つ低価格の半導体メモリが望ましい事は
データ処理技術の分野で良く認識されている。例えば１
６メガバイトの大容量のメモリは一般に多数の６４にビ
ットのメモリ・チップから構成される。１つの典型的な
１６メガバイトのメモリの構成では、６４にビン１への
チップは１２８個のチップが１枚のカード上に４つの３
２チツプ・アレイの形に配置され、そのようなカー１へ
１８枚が全体的システムを形成している。このシステム
は３２チツプ・アレイの各々から並列に１ピツ１〜づつ
を供給し７２ビツトのデータ・ワードを形成するように
構成されている。このデータ・ワードは、通常のＦＣＣ
（誤り訂正符号）シンドローム処理技術によって７２ビ
ツトのワードの任意のビット位置に生した単一ビット誤
りを自動的に訂正するように設計された８ビツトのＥＣ
Ｃ検査文字を含んでいる。

データ処理システムのＣＰＵ　（中央演算処理装置）と
メモリ・システムとの間には１６ワード７２ピツ１〜の
バッファが接続されている。記憶動作は、最初ＣＰＵか
ら１６ワードのバッファにデーゾをロードし、次に記憶
又はメモリ書込コマンドに応答して１６ワー１くを並列
にメモリに転送するステップが関与する。メモリ・アド
レスは各３２チツプ・アレイから１６個のチップを選択
するのに用いられ、さらに１６個の選択されたチップの
各々の６４にの記憶位置の１つを選択するために１６ビ
ツトのアドレスが用いられる。

周知のように、６４にのメモリ・チップは必ずしも全部
の６４に個の１ビツト記憶位置が動作可能である必要は
ない。メモリ・システムはメモリから転送される各７２
ビツトのデータ・ワードに存在する１つの誤りを許容で
きるので、必ずしも完全ではないメモリ・チップを用い
ることによって相当の費用節約が達成できる。しかしな
がら、１６メガバイトのメモリを形成するために１８枚
の別個のカード上の７２個のチップのアレイの形に種々
のチップを組み立てる際に故障記憶位置を有するチップ
の配置によっては、２つ以上の故障ビット位置を含むワ
ード・アドレスが生じる可能性がある。またチップ上の
１ビツトの故障に加えて、行又は列全体が故障し、その
結果２５６ビツトの記憶位置が故障となる可能性もある
ので、メモリ・アドレスが２つ以上の故障ピッ１ル位置
を含む可能性は高い。そのような状況が発生するのに備
えて先行技術のシステムは種々の構成を提案している。

先行技術における１つの提案は、２つ以」二の故障ビッ
ト整置を有する記憶位置を単に回避するという事である
。また別の構成が、１９８２年６月１６日米国特許出願
第３８８８３４号に開示されている。この関連出願にお
いては、マルチ・チップ・アレイとマルチ・ワードのバ
ッファ・レジスタとの間の各アレイ・チャネルにデータ
・ステアリング論理か設けられている。この論理回路は
故障整列排除レジスタの内容に応答して、故障ビット位
置を異なったデータ・ワードあるいは記憶位置の間に分
散させる事により、いずれかのメモリ・アドレスにおい
て２個以上の故障ビット位置が存在するという事態を最
小限にする。このシステムでは故障ビット位置の分散を
さらに改善するために、３２チツプ・アレイ毎にアドレ
ス置換論理ブロックが設けられている。この回路は、デ
ータ処理システムからそこに供給される制御信号に応答
して（故障ビット位置を有する）１つのチップを同じ３
２チツプ・アレイ中の他のチップに置き換えるように機
能する。

この関連出願にも説明されているように、その制御信号
は、メモリ・システムにデータを記憶する前に適当なテ
スト・プログラムによって形成さイする。テスト・プロ
グラムは第１に１６メガバイ１〜のメモリ中の全ての故
障位置を識別し、第２に故障ビット位置の数が誤り訂正
システムの能力を越える即っ２誤り以上であるようなメ
モリ・アドレス位置を全て識別する。次に、２つの故障
ビット位置の１つを全く故障ビット位置のない他のアド
レスに実質的に再整列させる適当なアルゴリズムに従っ
て、ステアリング論理及びアドレス置換論理のために制
御信号が形成される。アルボリス１１の複数塵は当然、
メモリの大きさ、システムとメモリとの間で転送される
データ・ワードの幅、並びに６４にメモリ・チップの各
々に発生し得る誤りの数及び型に依存して変化する。

そのようなシステムにおいて、どのアドレスにおいても
１以下の故障ビット位置しか存在しない位置を実質的に
分散させる制御信号が形成された後は、メモリ・アドレ
スにおいて１つよりも多くの故障ビット位置を不注意に
作る事なく故障ビット位置の再整列が達成されたものと
一般に想定される。しかし不幸な事に、メモリ・チップ
中の及び多数のチップから成る大規模なメモリ・システ
ム中の故障ビット位置を検出するように設計さ九た多く
のテス１へ・システムは多くの妥当な技術的理由により
大規模な例えば１６メガバイトのメモリ中のあらゆるＪ
ビット誤りを識別する事は不可能である。さらにメモリ
・チップは稼動した後に新しい恒久的故障が生じる事が
あり、それらは必ずしも生じた時に検出されるとは限ら
ない。また２つの故障ビット位置の整列を除去する新し
い制御信号を形成する仕事は、新しい配置が常にアドレ
ス当り１つだけの故障しか生じさせない事を必ずしも保
証しない。従って２つの故障記憶位置を有するようなメ
モリ・アドレスを生じさせる故障ビット位置を有するチ
ップを置き換える可ＵＨ性を減らす方法を提供する事が
望ましい。そのような構成は、メモリが古くなり、より
多くの故障記憶位置が生じると共に重要になる。という
のは新しい故障の数の増加と共に故障位置の再整列が成
功する可能性が減少してゆくからである。さらにシステ
ムは、２重誤りが発生した時点で特定の故障チップを即
座に識別する事によって、診断テスト中にアドレスされ
なかった環境に依存する特定のパターンの下でメモリの
正常な動作中に発生する間欠型の故障の問題を解決する
。

そのよう条件が発生したとすれば、各チップ中の故障位
置を識別する初期のメモリ・テス１−が、現在は故障で
あると識別されている位置の】っを゛　何かの原因で見
逃したとみなさなければならない。

もし基本アルボリス１１に従って新しいアドレス置換ベ
ク１ヘルが初期のベクトルを置き代えるために形成され
るならば、初期の制御信８を形成した故障整列アルボリ
スｌ＼は将来誤りを繰り返す１ｆ能性がある。というの
は新しい誤りは当初形成された誤りマツプ中に存在しな
いからである。従って訂正不能な誤りの原因となった２
つのチップが同しアドレス又は他のアドレスにおいて同
じ関係で再び対を形成するのを防ぐ必要がある。本発明
はそれら２つのチップが将来においてそのような対を形
成する事を防止する方法を提供する。

〔発明の開示〕

本発明によれば、検出された予期しない２重誤りの各々
に関して新たに検出された２重誤りに関係する１対の列
番号を、各々の制御信号（又は置換ベクトル）に対する
排他的ＯＲ演算等の線型の数学的演算の結果と共にリス
トする表がメモリに形成される。各置換バク１−ルに対
する演算結果は、訂正不能な誤りを常に生じる２個のチ
ップの相互関係を定め、従ってそのような関係は新しい
置換ベクトルがそれらの列に関して形成されようとする
たびに禁止される。２重故障を再整列するための新しい
置換ベクトルの形成は、新しく作られた置換バク１−ル
をシステムに恒久的に割り当てる前に、新しい置換ベク
トルに対して同し方法で演算を行なった結果を禁止結果
リスｉ−に対して比較するステップを含むように修正さ
れる。本発明は、メモリがシステム中で動作される時に
全ての記憶位置が２以上の故障を含まない事を保証する
。

従って本発明の目的は、メモリ・アドレスにおける故障
ビット位置の整列を制御するフォール１〜・トレラント
なメモリ・システムのための制御信号（置換ベクトル）
を作るための改良された方法を提供する事である。

〔良好な実施例の説明〕

第１図に図示したメモリ・システムは、例えは１６メガ
バイトの通常の大規模半導体メモリを表わす。第１図に
示すようにメモリは１８枚の別個のメモリ・カード１０
より構成される。各カードは、１２８個の６４にメモリ
・チップ１１が搭載され、メモリ・チップ１１はカード
１０上で４つの別個の３２チツプ・アレイ１２．１３．
１４及び１５の形に配置されている。７２（４Ｘ１８）
個のアレイの各々が各データ・ワードに１ビン１−の寄
与をするので、システムは７２ビツトのデータ・ワード
を与えるように構成される。アレイは並列に、例えば１
６ビツトのア１ヘレスによって７１くレスされる。１６
ビツトのアドレスは３２個の６４にビット・チップの各
々の、２５６の列の１つと２５６の行の１つとの１ビツ
トの交点を定める。チップが選択され読み出される方式
は明細書中で後述する。

第１図に示すように、各カード上のチップ・アレイ１２
〜１５にそれぞれ４つの１６ビツト・バッファ２０〜２
３が付属する。各バッファ２０．２】、２２及び２３は
１６のバッファ位置を有し、従ってバッファ全体には１
６個の７２ビツト・データ・ワードが含まれる。バッフ
ァは入力及び出力の両機能を有する。

アドレス信号に加えて、各カードには、周知のようにタ
ロツク又はタイミング信号（図示せす）と共に適当な書
込み信号、読取り信号及び制御信号も供給される。

第１図に示すメモリは７２個の別個の列（チャネル）を
有するとみなす事もできる。その各列は１つの３２チツ
プ・アレイ１２とそれに対応する１６ビツ１〜・バッフ
ァ２０とから構成され、その詳細は第２図に示されてい
る。

バッファ２０〜２３は、１６個の７２ピッ１−・ワード
をシステムにビット形式によりシリアルに又はパラレル
に転送するためにシステム・データバス２６に接続され
ている。さらに例えばワードの任意の１ビツト位置にあ
る１ビット誤りを自動的に訂正するために、構成全体に
適当な誤り訂正システム（ＦＣＣシステム）２７が設け
られている。従ってデータ・ワードは例えば８ピッ１〜
位置から成る検査バイトを含んでいる。

当業者の認めるように、全て完全であり且つメモリの実
用的な寿命中誤りを起こさない１２８×１８個の無欠陥
の６４にピッ１〜・メモリ・チップを有する１６メガバ
イトのメモリを与、える事は全く経済的に不可能である
。１゛ピツ］・誤りをＷ」圧するための単純なＦＣＣシ
ステムの価格と無欠陥のチップを得るための付加的費用
との比較により、多くのメモリにおいては妥当な能力及
び価格のＦＣＣシステムが設けらｈている。しかしなが
ら、各６４にチップ中に許される欠陥の数が増加すると
共に、及びメモリの容量の増大と共に、２つ以上の欠陥
ビット位置を有するメモリ・アドレスの生じる確率も増
大する。そのようなアドレスをシステムによって使用さ
れるアドレスから削除する代りに、第２図に示す構成を
用いることができる。

この構成を用いれば、少量の年別的論理回路を用いるこ
とにより、従来技術では忌避されていたアドレスを利用
する事ができるという利点が得られる。

第２図は、第１図に示すメモリの１つの列を詳細に示す
ものである。第２図には３２チツプ・アレイに属する各
々のチップが示されている。図示されているように、３
２個のチップにはそのブロック内に０〜３１の番号が付
され、Ａアレイ及びＢアレイに分割されている。これら
のアレイは付勢論理３０の出力に基き異ったクロック時
に動作する。アレイＡ及びＢの各々の１つのチップ（例
えばチップ０．又は１６）の出力は１ピッ１−幅のデー
タ・バス５１を経由し故障整列排除レジスタ３６から制
御信号Ｒ５〜Ｒ８を供給されるデータ・ステアリング論
理ブロック３５を経由してバッファ・レジスタ２０の段
０に供給される。論理ブロック３５の一般的な機能は、
制御信号Ｒ５〜Ｒ８の２進数パターンに依存して、３２
個のチップの各々がバッファ２０の１６個の段の各々に
選択的に接続され得るように、例えばＡアレイのチップ
０及びＢアレイのチップ１６とバッファ・レジスタ２０
の段０との正規の関係を変更する事である。

また第２図に示す構成は、１つのシステム・アドレス・
メモリ線４Ｉと付勢論理３０との間に接続され故障整列
排除レジスタ３Ｇから制御信号Ｒ２を供給されるアドレ
ス置換論理４０を有する。

置換論理４０の機能は、もしも所与のメモリ・アドレス
において例えばチップＯに欠陥ビット位置が存在すれば
、制御信号Ｒ２に応答してそのメモリ・アドレスに関し
てチップ０を他のメモリ・チップ１６と交換するように
、１つのチャネル内の２つの関連するメモリ・チップを
実効的に変更あるいは交換する事である。データ・ステ
アリング論理３５及び置換論理４０の目的は、メモリ・
システム全体で訂正不能な誤りが決して生しないように
各メモリ・アドレスの欠陥ピッ１ル位置の数をＦＣＣシ
ステムの能力に等しいが又はそれより少なく制限する事
である。

メモリの正規の動作は下記の通である。１６ワード・バ
ッファ２０は第２図に示すように接続されている。１８
枚のカー１へは同じ１６ビツ１へのチップ・アドレスを
用いて給電トリー４５を経てパラレルにアＩ−レス指定
され、７２ビツトのデータワードがアレイ中の各チップ
からバッファ２０に転送され、次にバッファ読取コマン
ドに応答して１度にシステム・バス２６に転送される。

また１６個のデータ・ワードは、バッファ書込コマンド
に応答してシステム・データ・バス２６からバッファ２
０に転送される。この１６個のデータ・ワードはメモリ
書込コマンドに応答してパラレルにメモリに転送される
。

バッファとメモリとの間の転送は、読取り又は書込みに
かかわらずアレイの全てのチップにおいて一般に同様で
あり、同じビット・アドレスで、あるタロツク時におい
てＡアレイに関する１６個のチップからパラレルに１６
ビツトが読み出され、その次のクロック時にＢアレイに
関する１６個のチップから１６ビツトが読み出される。

ステアリング論理３５が中性状態のとき、即ち全ての制
御信号が２進数０の時、チップとバッファの各段との接
続関係は第２図に示し且つ前述した通りである。

以前に述べたようにステアリング論理３５への制御信号
の印加は、各チップがバッファの段に対して有する正規
の関係を変化させる。

制御信号は何らかの適当なソース、例えばＣＰＵに付属
する他のメモリから供給される。制御信号は、メモリ・
システムにおけるデータの記憶に先行して適当なテス１
〜・プログラムによって形成される。このテスト・プロ
グラムは、第１に１６メガバイトのメモリ中に全ての欠
陥記憶位置を識別し、第２に欠陥ビット位置の数がＦＣ
Ｃシステムの能力を越えるようなメモリ・アドレスを全
て識別する。次に適当なアルゴリズムに従って、ステア
リング論理及び／又はアドレス置換論理のための制御信
号Ｒ２〜Ｒ８が形成される。このアルゴリズムは、第１
に２以上の欠陥を有するメモリ・アドレスを識別し、次
に１つ以外の欠陥ビット位置を、欠陥位置の存在しない
他のアドレスに再整列する。再整列はステアリング論理
又は置換論理又はその両方に制御信号を加える事によっ
て達成される。アルゴリズムの複雑さは当然の事ながら
メモリの大きさ、ＣＰＵとメモリとの間で転送されるデ
ータ・ワードの幅、並びに６４にメモリ・チップの各々
で許される誤りの数及び型に依存して変化する。またア
ルゴリズムは両方の欠陥を現在のアドレスから２つの異
なったアドレスに移動させてもよい。さらにメモリの経
年変化により新しい欠陥が生し、た時は新しい誤りデー
タを反映するように制御信号を更新及び変更する必要が
あるかもしれない。

各列（チャネル）に関するステアリング論理３５及び置
換論理４０の機能は、３２個のチップがマトリックスの
列内で配列される順序を定義するものとみなしてもよい
。例えばもしも全ての制御信号Ｒ２及びＲ５−Ｒ８が０
であればチップは正規の順序０〜３１を取る。しかしな
がら、例えばＩＯ進数９の置換ベタ１ヘルがその列に加
えられれば、チップは下記の順序のように見える。

（以下余白） 列当り３２個のチップがあり、これらのチップの順序の
再配列に５ビツトのベタ１ヘルが利用可能なので、。各
列において独立に３２の異なった順序が利用可能である
。別の言い方をすると、行列に対する置換ベクトルを適
当に選択する事によって、３２の行位置の各々に３２の
チップの任意のものを割当てる事ができる。

置換ベクトルを求めるためのアルゴリズムは、置換ベタ
１ヘルが列毎に求められる時欠陥ビン１〜位置を含むチ
ップが対応するビット・アドレスに全く欠陥を含まない
チップを含む行位置に移される事を保証するように、記
憶されたマツプに含まれる誤りデータに完全に依存する
。

こ九は、１６ビツトのアドレスがチップ上のピッ１−位
置を２５６の行の１つと２５６の列の１つとの交点とし
て定め１６ビツ１〜・アドレスは７１〜リツクス中の各
チップに加えられるので必要である。従って誤りマツプ
の完全性は重要であり、マツプを最新の状態に保ち且つ
メモリが使用者のデータを記憶する時にいかなる訂正不
能な誤りの発生も防止するために種々のメモリ動作方式
が開発されている。

第３図の流れ図は、全ての他の先行するテストが行なわ
れた後に誤り訂正システムによって予期しない訂正不能
な誤りが確認された時、システムの取るへき一連のステ
ップを表わす。訂正不能な誤りの確Ｊ、トは、メモリに
データを記憶させるのに先行して、使用者によるテスト
中又は現場での実際の使用中に行なわれる。

第３図のブロック８０及び８１に示すように、ｊＪ正不
能な誤りを検出するプロセスの一部として、整列した欠
陥ビット位置を有する２つのチップの列位置が、各置換
ベタ１〜ルによってチップの割り当てられた行位置と共
に決定される。誤りに寄与した欠陥の少なくとも１つは
何らかの正当な理由により故障マツプに存在しないか、
又は例え両方の欠陥が故障マツプに記録されていたとし
ても、整列が起きるかもしれないが実際は起きそうもな
い低い（しかしゼロではない）確率に基づき置換アルゴ
リズ１１が置換ベクトルを割り当てたものと想定しなけ
ればならない。故障マツプの詳細な形式に依存して、第
３図のボックス８２に示すように、最も最近の予期しな
い誤り整列に基づき新たに利用可能な情報を反映するよ
うに故障マツプを更新してもよい。

Ｌ−系吉」−ジジー：二一；ξ−Ｊし 誤りマツプの更新に加えて、ブロック８３に示すように
、上記表に示すデータをメモリに記録するために新しい
テーブルが形成される。最も最後に整列した誤りに関与
する２つのチップの列数は、整列した誤りが見い出され
た時にそれらに加えられた置換ベタ１−ルの排他的０１
（と共に記録される。

このテーブルの機能は、過去のある時点で予期しない誤
り整列の原因となったチップの対が新しい置換ムク１−
ルによって将来他の行で整列しない事を保証する事であ
る。表の第１列及び第２列は初期の予期しない誤りが発
生した時において誤りピッ１〜を供給した２つのチップ
列を識別する。表の第３列の苅応記人事項は、予期しな
い整列が起きた時にチップの２つの列に加えられた２つ
の置換ベクトルを排他的ＯＲした結果を表わす。表の第
１列及び第２列の記入項目は範囲１〜７２の数字であり
、チップの列を識別する。列３の記入項目は、誤ったワ
ードが発見された時に誤ったデータを供給していた２つ
の列に加えられていた置換ベタ１〜ルの排他的ＯＲを取
った結果を表わす５ビットの２進数である。表の各行は
「禁止された結果」を表わす。これは置換ベクトルの排
他的ＯＲが表の第３列の対応記入項目中の「禁止された
結果」を生じるような置換ベタ１〜ルの組み合せがチッ
プ列の対に加えられるのを禁止する。この拘束は、以前
にあるチップの行で誤り整列の原因となってチップ列が
メモリ中の同じ又は他のチップの行において再び共に整
列される事を防止する。

現在誤りを起こしている２つの列の１つに関する新しい
置換ベクトルを求める工程はブロック８４で開始する。

新しい置換ベタ１〜ルを決定するために種々のアルゴリ
ズムを用いる事ができる。その選択は一般に８ハ一ドウ
エア価格と選択工程に利用できる時間との間の妥協に依
存する。良好な実施例では単純な試行錯誤法が用いられ
る。即ち、１つの列のために全ての可能な置換ベクトル
のリス１〜から１つの置換ベクトルを選択し、次にこの
試験的に選択されたベクｌ−ルは第３図のボックス８５
に示すようにチップの他の７１の列に割り当てられた置
換ベタ１ヘルと組み合される。この試験的な組み合せは
、１つの列に関して選択されたベクトルが表のいずれか
の行によって禁止されているが否かを判定するために表
に対してテストされる。例えばある早い時期に列２４の
１つのチップと列３８の１つのチップに関係して故障位
置の整列が検出さ４したと仮定する。その時開２４及び
列３８に割り当てられた置換ベタトルは各々００゜１０
及び００　］、　１　］であったとする。この初期の誤
りが検出された時、第４図の最初の行の記入事項に示す
ように、計算された禁止組み合せは００ｏ１ｏ＋ｏｏｘ
ｘ＝ｏｏ］ｏＪである。一方、列２４の１つのチップ及
び列３１の１つのチップに関係して現在新しい整列が生
じたものとする。

２つの検出された誤りの間の期間において取られる他の
動作の結果、この時開２４．３１及び３８に割り当てら
れている置換ベクトルは各々０００１１、ＯＬ　００１
及び００１０１となっている。

表に示す２番目の行の記入項目は、第３図のボックス８
３の動作によって加えられた、最後の整列に伴なう新し
い禁止結果を反映している。

列２４及び列３１は最後に整列した誤りに関係する２つ
の列である。列２４に新しい置換ベクトルが割り当てら
れると仮定する。これを求める最も単純な方法は、禁止
された結果を生じないものが見つかるまで、３２の可能
なベクトルの割り当ての各々をテストする事である。列
２４に対する。ｏｏｏｏの割り当ては、まだ列３８に割
り当てられているベクトル００１０１とｏｏｏｏｏの排
他的ＯＲが表の第１行によって禁止された００１０１を
生じるので、拒絶される。この拒絶は第３図のボックス
８６で行なわれる。ボックス８７は列２４に関して別の
置換ベグ１〜ルの割り当てが可能かどうかを判定し、次
にボックス８４が００００１を試行する。ＯＯ’ＯＯ１
は表の最初の記入項目に対してテストされる。即ち列３
８に現在割り当てられたベクｌ〜ル０ＣＩＩＯＬと００
００１が排他的ＯＲされ００１００を生じる。これは許
されている。次に表の２番目の行に移行し、００００−
　１は現在列３１に割り当てられているベクトル０１０
０１と排他的ＯＲされ、０１０００を生じる。

これも許されている。従って列２４に００００１を割り
当てる事は禁止結果を生ずる事がなく、ボックス８８が
この割り当てを行なう。これはハードウェア・データ・
ステアリング論理にロートされるある便利な時間まで保
持される。

一般に最も最近の誤りに関与した２つの列の１つに割り
当て可能な各々の置換ベクトルが、全ての禁止結果を避
けるものを見つけるためにテストされる。もし何も見っ
からなけれは、ブロック８７がその条件を検出し、さら
に何らかの動作が必要なことをシステムに知らせる。実
際は、誤りを含む両方の列に関して置換ベクトルが提案
される。

全ての提案された置換ベクトルが拒絶された時に起こる
具体的な動作はシステムに任され、メモリ・カードの手
動的又は自動的再配列が行われ得る。

もしブロック８６が、ブロック８５の排他的ＯＲ結果が
禁止されていない事を示すならば、ブロック８８に従っ
て新しい置換ベクトルが列に割り当てられる。システム
はブロック８９に示すように、新しい置換ベグ１−ルを
適当な整列排除レジスタ（第２図）にロードできる便な
時間まで、その新しいベクトルを保持する。

２つの置換ベクトルの排他的ＯＲを取る事によって、そ
の結果は列中の行位置に無関係な２つのチップ間の相対
的関係を表わす。盾い換えると、もしも２つの対をなす
チップが最初に各々の置換ベグ１−ルによってユトリッ
クスの行４に置かれているとすれば、これらの置換ベグ
１−ルの排他的ＯＲの結果は、２つのチップがマトリッ
クス中の他で対になっている時の各々の置換ベクトルの
排他的ＯＲの結果と同一である。

第３図のブロック８５及び８６で表わされる上記置換ベ
クトルの関係のテストは、メモリが接続される前に行な
われる置換ベグ１−ルの割り当てに関する基本的アルゴ
リズムに含まれても良い。あるいはその代りに、訂正不
能な誤りの検出によりメモリのオンライン動作が一時的
に停止する時に、上記関係テストを満足する１つの列に
関する新しい置換ベクトルの決定が最小限の中断で行な
われてもよい。しかしながら、システムが正常動作に復
帰する前に、新しい置換ベタ１ヘルを有する列のデータ
が１９８２年６月１６日の米国特許出願第３８８８３１
号の技術思想に従って再配列されるべきである。

前記禁止結果テーブルは２行しかデータが入っていない
が、メモリ・カードが変更されるまでテーブルは消去さ
れない事を認識すべきである。従ってテーブルはメモリ
の寿命の間に成長し、その重要性は、誤りの数が増加し
２つ以前に対をなしたチップが１正不能な誤りを生じる
機会が増加すると共に大きくなる。

訂正不能な誤りの同一性は単に１つのメモリ・アドレス
における欠陥に関係するたけである。欠陥ビット位置は
その１つのビット位置における孤立した欠陥かもしれず
、またチップ全体が故障しているか又はチップの全行も
しくは全列が故障している事もあり得る。結果として生
しるバク１〜ル・テーブルは単に対をなしたチップが将
来において再び対をなす事を防止する。置換ベクトルを
発生するための基本アルゴリズムは、誤りマツプに含ま
れるデータに基いて、訂正不能な誤りを生じさせない行
位置において以前に対をなしたチップの各々の関係を確
立する事を保証する。

良好な実施例を参照して本発明を具体的に説明してきた
が、本発明の思想から逸脱する事なく種々の変更を行な
う事ができる。例えば、もしもデータ・ステアリング論
理が、各列の置換ベクトルによって指定される量だけへ
ソファ位置に対してアレイ・チップの位置をシフトさせ
る事によって動作する（実質的のＡアレイ及びＢアレイ
に関するモジュロ１６加算）ならば、禁止結果テーブル
に記入された禁止結果はそれらを作るのに使われた置換
ベクトルの対の間の差を反映しなければならない。

この代りに、全ての知られた２チツプ故障を記録する別
個の故障マツプ及びそれを処理するための別個のアルゴ
リズムは、チップの同し行に置かれたならば整列する既
知の単一チップ故障の各対に関して禁止結果テーブルに
単に記入を行なう事によって、全面的に回避できる。第
３図の手続は。

最も最近の予期されない整列に関係した列の１つに関す
るものだけてはなく、メモリ中の全てのチップの列に関
する置換ベタ１ヘルの完全な系列を作るように拡張でき
るであろう。

（例えば非常に高いチップ故障率又は故障チップを置き
代えるのか不可能な事により）多くの故障がメモリに蓄
積する環境において、整列した故障の数をセロに減らす
事は可能でなく、ただ整列した故障を含むアドレスの数
を最小域にする事しか可能でないかもしれない。そのよ
うな場合、（整列した故障を含むアドレスの数によって
）各禁止結果を侵犯する事の影響を反映するように禁止
結果テーブルに別の列を付は加えてもよい。第３図の手
続はこの時、整列した故障を含むアドレスの数をゼロに
減らすという不可能な仕事を試みる代りにその数を最小
化する置換を児つけ出すように修正され得る。

【図面の簡単な説明】

第１図は典型的なメモリ・システムの概略図。 第２図は第１図に示すメモリ・システムの１つの列（チ
ャネル）を示す概略図、 第３図は同じメモリ・アドレスに２つの故障ピン１〜位
置を有する新しい配列を最小化する制御信号を発生する
ための改良された方法の流れ図である。 １０・・・・カード、１１・・・・チップ、１２〜１５
・・・・３２個のチップから成るアレイ、２０〜２３・
・・・バッファ。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　岡　　１）　次　　生（外１名） ＦＩＧ、　　（

Claims (3)

【特許請求の範囲】
1. （１）メモリ配列体の各列毎に置換ベクトルを用いる事
   によって個々のメモリ・チップの論理的順序を列内で選
   択的に再配置し、同しアドレスに欠陥ビット位置を含む
   チップの対を相対的に再配置して」二記同じアドレスが
   高々１つの欠陥ピン１〜位置しか含まないようにする事
   の可能なメモリ・システムにおいて、上記列の１つにつ
   いて新しい置換ベクトルを発生する方法であって、 予期しない訂正不能な誤りに寄与した欠陥を有するチッ
   プを含む２つの列に関する２つの当初の置換ベタ１−ル
   を組み合せる事によって、上記置換ベクトル間の一定の
   関係を表わす結果ベクトル髪形成し、 上記結果ベタ１〜ルを、上記２つの列を識別するデータ
   と共に記憶し。 上記２つの列の一方の列内の上記チップの順序を再配置
   するために上記一方の列に関する新しい置換ベタ１〜ル
   を形成し、 既存の結果ベタ１−ル及び２つの列を識別するデータよ
   り成るテーブル中に上記一方の列と対をなすものとして
   リストされた他の列の各々の現在の置換ベクトルと上記
   新しい置換ベクトルを組み合せて、新しい結果ベクトル
   を形成し、 対応する列の対に関するテーブル中の結果ベタ１〜ルの
   各々と上記新しい結果バク１ヘルの各々とを比較し、 比較の結果に応して、一致があれは」二記一方の列に関
   する別の新しい置換ベクトルを形成して再度上記比較を
   行なうか、又は一致がなければ上記メモリ・システ１１
   で使用するために上記新しい置換ムク１〜ルを上記一方
   の列に割り当てるステップを含む 置換ベクトル発生方法。
2. （２）上記２つの置換ベクトルを組み合せて結果ベクト
   ルを形成する演算が排他的論理和である特許請求の範囲
   第（１）項記載の方法。
3. （３）上記２つの置換ベクトルを組み合せて結果ベクト
   ルを形成する演算が上記２つの置換ベクトルの値の差で
   ある特許請求の範囲第（２）項記載の方法。