JPS592300A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS592300A JPS592300A JP57111140A JP11114082A JPS592300A JP S592300 A JPS592300 A JP S592300A JP 57111140 A JP57111140 A JP 57111140A JP 11114082 A JP11114082 A JP 11114082A JP S592300 A JPS592300 A JP S592300A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000015654 memory Effects 0.000 claims abstract description 109
- 238000007689 inspection Methods 0.000 claims description 13
- 230000007547 defect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000002950 deficient Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000009957 hemming Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体記憶装置に関し、特に固定欠陥ビットや
α線等の入射により生じるビット誤りを自動的Ｃ二検出
しかつ訂正する回路を内蔵した半導体記憶装置に関する
ものである。
α線等の入射により生じるビット誤りを自動的Ｃ二検出
しかつ訂正する回路を内蔵した半導体記憶装置に関する
ものである。
従来技術と問題点
従来、半導体記憶装置においては予備の救済ビット線を
設けておき、製造段階で発生した固定欠陥ビット線を救
済ビット線に置換すること（二より固定欠陥ビット線を
救済して装置の歩留りを向上させるようにしたものがあ
る。しかしながらこのような構成の半導体記憶装置Ｃ二
おいては、欠陥ビットを専用回路やレーザ装置等により
救済ビットに置換するものであるため、製造段階で生じ
た固定欠陥ビットは救済できるが、α線等の入射により
生じる非固定的ビット誤りに対しては、その救済を全く
行なうことができないという欠点があった。
設けておき、製造段階で発生した固定欠陥ビット線を救
済ビット線に置換すること（二より固定欠陥ビット線を
救済して装置の歩留りを向上させるようにしたものがあ
る。しかしながらこのような構成の半導体記憶装置Ｃ二
おいては、欠陥ビットを専用回路やレーザ装置等により
救済ビットに置換するものであるため、製造段階で生じ
た固定欠陥ビットは救済できるが、α線等の入射により
生じる非固定的ビット誤りに対しては、その救済を全く
行なうことができないという欠点があった。
発明の目的
本発明は、このような欠点を解決するためになされたも
のであり、その目的は固定的欠陥ヒ：ットおよび非固定
的欠陥ビットの両方を救済しうるようにした半導体記憶
装置を提供することにある。
のであり、その目的は固定的欠陥ヒ：ットおよび非固定
的欠陥ビットの両方を救済しうるようにした半導体記憶
装置を提供することにある。
このため本発明による半導体記憶装置は、ビット誤りを
訂正する機能を搭載し、この機能をできうる限り小規模
な付加回路で実現したものである。
訂正する機能を搭載し、この機能をできうる限り小規模
な付加回路で実現したものである。
以下、これについて詳細に説明する。
発明の原理
第１図は本発明における誤り訂正の原理説明図であり、
各ワード線に接続された個々の情報メモリセルを３つの
群の各々に所属させた場合の一例であり、１ｓｊｋ（０
≦ｉ≦ｌ、Ｑ≦ｊ≦ｍ、Ｑ≦に≦ｎ、以下同じ）は情報
メモリセル、２ｉｊは第１群を構成する検査用メモリセ
ル、５ｉｋは第２群を構成する検査用メモリセル、４３
には第３群を構成する検査用メモリセル、１１ｍｏは例
にとりあげた被検査メモリセル、５はワード線である。
各ワード線に接続された個々の情報メモリセルを３つの
群の各々に所属させた場合の一例であり、１ｓｊｋ（０
≦ｉ≦ｌ、Ｑ≦ｊ≦ｍ、Ｑ≦に≦ｎ、以下同じ）は情報
メモリセル、２ｉｊは第１群を構成する検査用メモリセ
ル、５ｉｋは第２群を構成する検査用メモリセル、４３
には第３群を構成する検査用メモリセル、１１ｍｏは例
にとりあげた被検査メモリセル、５はワード線である。
３つの群の検査用メモリセル２ｊｊ ｔ Ｋｋ ＋ ４
３ｋには、−例として情報メモリセルの３つの方向のパ
リティ情報をその位置に従い記憶させておく。例えば検
査用メモリセル２１ｍには情報メモリセル１ｔｊｋ（ｉ
−１，ｊ＝ｒｎ、Ｑ≦に≦ル）のパリティ情報を格納し
、検査用メモリセル５１ａには情報メモリセ＃１ｉｊｋ
Ｃ４＝ｌ、０≦ｊ≦ｍ 、 ｋ＝ｏ ）のパリティ情報
を格納し、検査用メモリセル４ｍｏには情報メモリセル
１ｉｊｋ（０≦イ≦ｌ ｅ ｊ”−ｍ、 Ｉｃ−０，）
のパリティ情報を格納する。
３ｋには、−例として情報メモリセルの３つの方向のパ
リティ情報をその位置に従い記憶させておく。例えば検
査用メモリセル２１ｍには情報メモリセル１ｔｊｋ（ｉ
−１，ｊ＝ｒｎ、Ｑ≦に≦ル）のパリティ情報を格納し
、検査用メモリセル５１ａには情報メモリセ＃１ｉｊｋ
Ｃ４＝ｌ、０≦ｊ≦ｍ 、 ｋ＝ｏ ）のパリティ情報
を格納し、検査用メモリセル４ｍｏには情報メモリセル
１ｉｊｋ（０≦イ≦ｌ ｅ ｊ”−ｍ、 Ｉｃ−０，）
のパリティ情報を格納する。
いま、複数の情報メモリセルの中で１１ｒｎａで示す被
検査メモリセルの誤り訂正を行なう場合を考えると、同
図中対角線で示す情報メモリセルと検査用メモリセル２
１ｍ ｐ ６１ａ ＊ ４ｍｏに対して、３つの方向の
それぞれ（二ついてパリティチェックをし、すべてにパ
リティエラーが生じたときはそのメモリセルの記憶情報
が誤つ℃いるのでその場合のみ被検査メモリセル１１ｍ
ｏの情報を反転すれば良い。従って同図＠（＝示すよう
に、ワード線５に情報メモリセルと検査用メモリセルを
接線し、被検査メモリセルに関係する情報メモリセル及
び検査用メモリセルを選択し、６つの群でそれぞれパリ
ティチェックを行ない、その結果を用いることにより被
検査メモリセルの記憶情報の誤り訂正が可能となる。
検査メモリセルの誤り訂正を行なう場合を考えると、同
図中対角線で示す情報メモリセルと検査用メモリセル２
１ｍ ｐ ６１ａ ＊ ４ｍｏに対して、３つの方向の
それぞれ（二ついてパリティチェックをし、すべてにパ
リティエラーが生じたときはそのメモリセルの記憶情報
が誤つ℃いるのでその場合のみ被検査メモリセル１１ｍ
ｏの情報を反転すれば良い。従って同図＠（＝示すよう
に、ワード線５に情報メモリセルと検査用メモリセルを
接線し、被検査メモリセルに関係する情報メモリセル及
び検査用メモリセルを選択し、６つの群でそれぞれパリ
ティチェックを行ない、その結果を用いることにより被
検査メモリセルの記憶情報の誤り訂正が可能となる。
第２図は、第１図の検査用メモリセル２ｓｊ＊３ｓｋ、
４ｊｋ＠誤りをも訂正するための原理説明図であり、第
１図と同一符号は同一部分を示し、７ｉｚ８ｋｙ９ｊは
第２検査用メモリセルである。−例として、第２検査用
メモリセルフｉの各々には第１検査用メモリセル２ｉｊ
に格納されたパリティ情報のパリティ（これは対応する
第１検査用メモリセル５４にのパリティ情報のパリティ
（二等しい）を記憶させ、第２検査用メモリセル８にの
各々には第１検査用メモリセル３ｊｋｌ＝格納されたパ
リティ情憚のペリティ（これは対応する第１検査用メモ
リセル４ｊｋのパリティ情報のパリティ（二等しい）を
記憶させ、第２検査用メモリセル９ｊｌ＝は第１検査用
メモリセル４ｊｋに格納されたパリティ情報のパリティ
（これは対応する第１検査用メモリセル２ｓｊのパリテ
ィ情報のパリティに等しい）を記憶させておく。
４ｊｋ＠誤りをも訂正するための原理説明図であり、第
１図と同一符号は同一部分を示し、７ｉｚ８ｋｙ９ｊは
第２検査用メモリセルである。−例として、第２検査用
メモリセルフｉの各々には第１検査用メモリセル２ｉｊ
に格納されたパリティ情報のパリティ（これは対応する
第１検査用メモリセル５４にのパリティ情報のパリティ
（二等しい）を記憶させ、第２検査用メモリセル８にの
各々には第１検査用メモリセル３ｊｋｌ＝格納されたパ
リティ情憚のペリティ（これは対応する第１検査用メモ
リセル４ｊｋのパリティ情報のパリティ（二等しい）を
記憶させ、第２検査用メモリセル９ｊｌ＝は第１検査用
メモリセル４ｊｋに格納されたパリティ情報のパリティ
（これは対応する第１検査用メモリセル２ｓｊのパリテ
ィ情報のパリティに等しい）を記憶させておく。
即ち、例えば第２検査用メモリセノシ７１には、第１検
査用メモリセル２ｉｊ（ｉ＝ｌ 、 ０≦ｊ≦ｍ）に格
納されたパリティ情報のパリティを記憶させておくもの
である。また第２検査用メモリセル１ｏには第２検査用
メモリセルフｉのパリティ情報のパリティ（これは第２
検査用メモリセル８ｋ ｐ ９ ｊのパリティ情報のパ
リティ（二等しい）を記憶させておく。
査用メモリセル２ｉｊ（ｉ＝ｌ 、 ０≦ｊ≦ｍ）に格
納されたパリティ情報のパリティを記憶させておくもの
である。また第２検査用メモリセル１ｏには第２検査用
メモリセルフｉのパリティ情報のパリティ（これは第２
検査用メモリセル８ｋ ｐ ９ ｊのパリティ情報のパ
リティ（二等しい）を記憶させておく。
このような構成においては、検査用メモリセルを被検査
メモリセルにすることも可能となり、第１図と同様に５
つの方向のパリティチェックを行なうこと（二より検査
用メモリセルの誤り訂正もできることになる。即ち、例
えば検査用メモリセル２１ｍを被検査メモリセルとした
場合には、検査用メモリセル２ｉｊ （ｉ＝ｌ 、 ０
≦ｊ≦ｍ）と検査用メモリセルフ１．検査用メモｙセル
２ｉｊ （０≦ｉ≦ｌ、ｊ−ｍ）と検査用メモリ９ｍ、
情報用メモリセル１ｉｊｋ（ｉ＝＝ｌ。
メモリセルにすることも可能となり、第１図と同様に５
つの方向のパリティチェックを行なうこと（二より検査
用メモリセルの誤り訂正もできることになる。即ち、例
えば検査用メモリセル２１ｍを被検査メモリセルとした
場合には、検査用メモリセル２ｉｊ （ｉ＝ｌ 、 ０
≦ｊ≦ｍ）と検査用メモリセルフ１．検査用メモｙセル
２ｉｊ （０≦ｉ≦ｌ、ｊ−ｍ）と検査用メモリ９ｍ、
情報用メモリセル１ｉｊｋ（ｉ＝＝ｌ。
ｊ＝ｍ、０≦に≦ｎ）と検査用メモリセル２１ｍのそれ
ぞれのパリティチェックを行ない、すべてにパリティエ
ラーが生じた場合のみ被検査メモリセル２１ｍの情報を
反転すれば良い。従って、第１図と同様（＝各ワード線
に情報メモリセル、第１及び第２検査用メモリセルを接
続することにより、すべてのメモリセルの誤りを訂正す
ることができる。また、検査用メモリセルフ１を被検査
メモリセルとする場合には、検査メモリセル２ｉｊＣ４
＝ｌ、Ｏ≦ｊ≦ｍ）と検査用メモリセルフ１、検査メモ
リセル３ｉｋ（ｊ ＝ｌ 、 Ｏ≦に≦ｎ ）ト検査メ
モリセルフ１．検査メモリセルフｉと検査メモリセノν
１０の各パリティチェックを行なえば良い。
ぞれのパリティチェックを行ない、すべてにパリティエ
ラーが生じた場合のみ被検査メモリセル２１ｍの情報を
反転すれば良い。従って、第１図と同様（＝各ワード線
に情報メモリセル、第１及び第２検査用メモリセルを接
続することにより、すべてのメモリセルの誤りを訂正す
ることができる。また、検査用メモリセルフ１を被検査
メモリセルとする場合には、検査メモリセル２ｉｊＣ４
＝ｌ、Ｏ≦ｊ≦ｍ）と検査用メモリセルフ１、検査メモ
リセル３ｉｋ（ｊ ＝ｌ 、 Ｏ≦に≦ｎ ）ト検査メ
モリセルフ１．検査メモリセルフｉと検査メモリセノν
１０の各パリティチェックを行なえば良い。
発明の実施例
第５図は本発明の一実施例の要部ブロック図であり、第
１図の原理図を基にした構成例を示す。
１図の原理図を基にした構成例を示す。
同図において第１図と同一符号は同一部分を示し、５ｃ
Ｌ〜５Ｃはワード線、１１，１２．１３は複数のビット
線から訂正対象である出力情報が関係するビット線群グ
ループを、それぞれ情報メモリの各群に対応する第１．
第２．第３のビット線群の中から選択するためのセレク
タ、１４ 、１５．１６は選択されたビット線グループ
に関連する検査用ビット線を、それぞれ第、１１．第２
．第３の複数の検査用ピット線から選択するためのセレ
クタであり、共にアドレスのデコード信号によって選択
されるスイッチング素子群等からなる。また、１７ ｔ
１８ ｔ １９は３つの群（＝おけるパリティをｔニ
ックす嶌回路、２゜は出力情報を選択するマルチプレク
チ、２１は論理積ゲート、２２〜２６は排他的論理和ゲ
ート、２７はリードイネーブルでオン、ライトイネーブ
ルでオフとなるゲート、２８はリードイネーブルでオフ
、ライトイネーブルでオンとなるゲート、２９〜６１は
ライトイネーブルでオン、リードイネーブルでオフとな
るゲートである。以下このメモリ動作（＝ついて説明す
る。
Ｌ〜５Ｃはワード線、１１，１２．１３は複数のビット
線から訂正対象である出力情報が関係するビット線群グ
ループを、それぞれ情報メモリの各群に対応する第１．
第２．第３のビット線群の中から選択するためのセレク
タ、１４ 、１５．１６は選択されたビット線グループ
に関連する検査用ビット線を、それぞれ第、１１．第２
．第３の複数の検査用ピット線から選択するためのセレ
クタであり、共にアドレスのデコード信号によって選択
されるスイッチング素子群等からなる。また、１７ ｔ
１８ ｔ １９は３つの群（＝おけるパリティをｔニ
ックす嶌回路、２゜は出力情報を選択するマルチプレク
チ、２１は論理積ゲート、２２〜２６は排他的論理和ゲ
ート、２７はリードイネーブルでオン、ライトイネーブ
ルでオフとなるゲート、２８はリードイネーブルでオフ
、ライトイネーブルでオンとなるゲート、２９〜６１は
ライトイネーブルでオン、リードイネーブルでオフとな
るゲートである。以下このメモリ動作（＝ついて説明す
る。
まず、すべての情報メモリセル及び検査用メモリセルの
記憶情報をクリアする。
記憶情報をクリアする。
読出し時においては、選択されたワード線例えばワード
線５αに接続している情報メモリセル及び検査用メモ′
リセルの記憶情報がピント線及び検査用ビット線上に現
れる。その中で、訂正対象である出力情報が関係するビ
ット線グループおよび検査用ピット線が、３つのビット
線群のそれぞれからセレクタ１１〜１５．１４〜１６（
二より選択され、その記憶情報がパリティチェック回路
１７〜１９に入力されパリティチェックが行なわれる。
線５αに接続している情報メモリセル及び検査用メモ′
リセルの記憶情報がピント線及び検査用ビット線上に現
れる。その中で、訂正対象である出力情報が関係するビ
ット線グループおよび検査用ピット線が、３つのビット
線群のそれぞれからセレクタ１１〜１５．１４〜１６（
二より選択され、その記憶情報がパリティチェック回路
１７〜１９に入力されパリティチェックが行なわれる。
そして、５つのパリティチェック回路１７〜１９の出力
がともに“１″即ちパリティエラーが発生したときにの
み論理積ゲート２１の出力は“１”となり、排他的論理
和ゲート２２により記憶情報が反転（訂正）されて出力
端子ＯＵＴに読出されると同時に、ゲート２７を経て元
の位置に再記憶される。他のワード線５ｂ、５ｃが選択
されたときも同様である。
がともに“１″即ちパリティエラーが発生したときにの
み論理積ゲート２１の出力は“１”となり、排他的論理
和ゲート２２により記憶情報が反転（訂正）されて出力
端子ＯＵＴに読出されると同時に、ゲート２７を経て元
の位置に再記憶される。他のワード線５ｂ、５ｃが選択
されたときも同様である。
また書込み時においては、書込みアドレスの書込前の記
憶情報を読出し時と同様に読圧し、その情報と入力端子
ＩＮに加わる書込み情報とを排他的論理和ゲート２６で
比較する。そして、この比較結果を用いて、書込みアド
レスへの情報の書込みと同時に排他的論理和ゲート２４
〜２６を用いて検査用メモリセルの記憶情報を更新する
。従って、読出し情報と書込み情報とが相違していると
きにのみ検査用メモリセルの記憶情報の内容が変更され
る。
憶情報を読出し時と同様に読圧し、その情報と入力端子
ＩＮに加わる書込み情報とを排他的論理和ゲート２６で
比較する。そして、この比較結果を用いて、書込みアド
レスへの情報の書込みと同時に排他的論理和ゲート２４
〜２６を用いて検査用メモリセルの記憶情報を更新する
。従って、読出し情報と書込み情報とが相違していると
きにのみ検査用メモリセルの記憶情報の内容が変更され
る。
第４図は本発明の別の実施例を表わす要部ブロック図で
あり、第２図の原理図を基にした構成例を示している。
あり、第２図の原理図を基にした構成例を示している。
なお同図において第２図及び第５図と同一符号は同一部
分を示し、１１′〜１３′及び２０′は第３図のセレク
タ１１〜１３及びマルチプレクサ２０とほぼ同様のセレ
クタであり、第１及び第２検査用ピツト線を選択する回
路も含んでいる。また、１４〜１６．３２〜５４は選択
された第１及び第２検査用メモリセルの記憶情報を更新
するためのセレクタ、５５〜３８は同じ役目の排他的論
理和ゲート、３９〜４２はライトイネーブルでオン、リ
ードイネーブルでオフとなるゲートである。
分を示し、１１′〜１３′及び２０′は第３図のセレク
タ１１〜１３及びマルチプレクサ２０とほぼ同様のセレ
クタであり、第１及び第２検査用ピツト線を選択する回
路も含んでいる。また、１４〜１６．３２〜５４は選択
された第１及び第２検査用メモリセルの記憶情報を更新
するためのセレクタ、５５〜３８は同じ役目の排他的論
理和ゲート、３９〜４２はライトイネーブルでオン、リ
ードイネーブルでオフとなるゲートである。
このメモリ動作は、セレクタ１１′〜１３′により検査
メモリセルをも誤り訂正の対象にすることができる以外
は先の実施例と同様である。即ち、続出し時においては
、訂正対象である出力情報が関係するピット線グループ
および検査用ピット線が、６つのビット線群のそれぞれ
からセレクタ１１′〜１３′により選択され、その記憶
情報がパリティチェック回路１７〜１９に入力されてパ
リティチェックが行なわれ、３つのパリティチェック回
路１７〜１９の出力がともに“１”即ちパリティエラー
が発生したときにのみ論理積ゲート２１の出力が“１″
となり、排他的論理和ゲート２２により記憶情報が反転
（訂正）されて出力端子ＯＵＴに続出されると同時に、
ゲート２７を経て元の位置シニ再記憶される。
メモリセルをも誤り訂正の対象にすることができる以外
は先の実施例と同様である。即ち、続出し時においては
、訂正対象である出力情報が関係するピット線グループ
および検査用ピット線が、６つのビット線群のそれぞれ
からセレクタ１１′〜１３′により選択され、その記憶
情報がパリティチェック回路１７〜１９に入力されてパ
リティチェックが行なわれ、３つのパリティチェック回
路１７〜１９の出力がともに“１”即ちパリティエラー
が発生したときにのみ論理積ゲート２１の出力が“１″
となり、排他的論理和ゲート２２により記憶情報が反転
（訂正）されて出力端子ＯＵＴに続出されると同時に、
ゲート２７を経て元の位置シニ再記憶される。
また書込み時（＝おいては、書込みアドレスの書込み前
の記憶情報を続出し時と同様Ｃ：続出してその続出し情
報と書込み情報とを比較し、この比較結果を用いて書込
みアドレスへの書込みと同時に排他的論理和ゲート２４
〜２６ 、 ！１５〜３８を用いて検査用メモリセルの
記憶情報を更新する。そして、＄２検査用メモリセルの
記憶情報を第１の検査メモリセルの記憶情報と同様に取
り扱うことにより、そのメモリセルの記憶情報の訂正も
可能となり、結局、第１及び第２の検査用メモリセルの
記憶情報の誤り訂正を行なうことができる。
の記憶情報を続出し時と同様Ｃ：続出してその続出し情
報と書込み情報とを比較し、この比較結果を用いて書込
みアドレスへの書込みと同時に排他的論理和ゲート２４
〜２６ 、 ！１５〜３８を用いて検査用メモリセルの
記憶情報を更新する。そして、＄２検査用メモリセルの
記憶情報を第１の検査メモリセルの記憶情報と同様に取
り扱うことにより、そのメモリセルの記憶情報の訂正も
可能となり、結局、第１及び第２の検査用メモリセルの
記憶情報の誤り訂正を行なうことができる。
なお、以上の説明では、複数のピット線のそれぞれを５
つのピット線群の各々に所属させたが、ビット線群の数
が５つ以外であっても良いことは勿論のことである。ま
たチェック方法としてはパリティチェックの他、へミン
グ符号に基づく各種のチェック方法を採用することが可
能である。
つのピット線群の各々に所属させたが、ビット線群の数
が５つ以外であっても良いことは勿論のことである。ま
たチェック方法としてはパリティチェックの他、へミン
グ符号に基づく各種のチェック方法を採用することが可
能である。
発明の詳細
な説明したように、本発明は情報メモリセルを複数の群
のそれぞれに所属させるとともに検査用メモリセルを設
けて多次元的な構造を利用してメモリセルの誤り訂正を
行なうようにしたものであり、固定欠陥ビットは勿論の
ことα線等の入射により生じるビット誤り（非固定的ビ
ット誤り）も救済することが可能となる。また検査用メ
モリセル部のビット誤りをも訂正する機能を有している
ので、信頼性及び歩留りを著しく向上することができる
。特に３次元以上の構造に依れば、誤り訂正能力が２次
元的構造に比べ高くなり更に信頼性等を向上させること
が可能となる。更に、装置レベルのＥＣＣ（エラー・チ
ェツキングＯコレクティング）に比べて付加回路規模を
小さく抑えることができる利点もある。
のそれぞれに所属させるとともに検査用メモリセルを設
けて多次元的な構造を利用してメモリセルの誤り訂正を
行なうようにしたものであり、固定欠陥ビットは勿論の
ことα線等の入射により生じるビット誤り（非固定的ビ
ット誤り）も救済することが可能となる。また検査用メ
モリセル部のビット誤りをも訂正する機能を有している
ので、信頼性及び歩留りを著しく向上することができる
。特に３次元以上の構造に依れば、誤り訂正能力が２次
元的構造に比べ高くなり更に信頼性等を向上させること
が可能となる。更に、装置レベルのＥＣＣ（エラー・チ
ェツキングＯコレクティング）に比べて付加回路規模を
小さく抑えることができる利点もある。
第１図は本発明における誤り訂正の原理説明図、第２図
は本発明ｉ二おける検査部の誤りをも訂正する誤り訂正
の原理説明図、第３図は第１図の原理を基にした本発明
の一実施例を表わす要部ブロック図、第４図は第２図の
原理を基にした本発明の別の実施例を表わす要部ブロッ
ク図である。 １ｉｊｋは情報メモリセル、２ｔｊは第１群を構成する
検査用メモリセル、３４には第２群を構成する検査用メ
モリセル、４３には第５群を構成する検査用メモリセル
、５はワード線、７ｊｔ８＆ｔ９ｊ＊１０は第２検査用
メモリセル、１１〜１６ 、１１’〜１３’ 、 ５２
〜５４はセレクタ、１７〜１９はパリティチェック回路
、２０゜２０′はマルチプレクサ、２１は論理積ゲート
、２２〜２６ 、５５〜′５８は排他的論理和ゲート、
２７〜５１ 、３９〜４２は動作時のあるタイミングで
イネーブルとなるゲートである。 特許出願人 日本電信電話公社
は本発明ｉ二おける検査部の誤りをも訂正する誤り訂正
の原理説明図、第３図は第１図の原理を基にした本発明
の一実施例を表わす要部ブロック図、第４図は第２図の
原理を基にした本発明の別の実施例を表わす要部ブロッ
ク図である。 １ｉｊｋは情報メモリセル、２ｔｊは第１群を構成する
検査用メモリセル、３４には第２群を構成する検査用メ
モリセル、４３には第５群を構成する検査用メモリセル
、５はワード線、７ｊｔ８＆ｔ９ｊ＊１０は第２検査用
メモリセル、１１〜１６ 、１１’〜１３’ 、 ５２
〜５４はセレクタ、１７〜１９はパリティチェック回路
、２０゜２０′はマルチプレクサ、２１は論理積ゲート
、２２〜２６ 、５５〜′５８は排他的論理和ゲート、
２７〜５１ 、３９〜４２は動作時のあるタイミングで
イネーブルとなるゲートである。 特許出願人 日本電信電話公社
Claims (2)
- （１）情報を記憶する情報メモリセルとこれを選択する
ための複数のビット線およびワード線とを有する半導体
記憶装置（二おいて、前記複数のビット線のそれぞれを
複数のピット線群の各々に所属させ、共通するビット線
群に所属するビット線を所定数単位でグループ化したと
きのピッ）１グループの数に対応した検査用ビット線と
、該検査用ピット線のそれぞれに接続されて前記ワード
線により活性化される複数の検査用メモリセルと、前記
情報メモリセルに記憶させる複数のピット情報に関する
検査情報を前記検査用メモリセルに記憶させる手段と、
検査すべき情報に係るビット線を含む前記ビット線群の
グループとそれ（二関連した検査用ピット線を前記複数
のビット線群の中から選択するセレクタと、該セレクタ
の出力を用いて前記検査すべきビット線の情報の誤り訂
正を行なう手段とを具備したことを特徴とする半導体記
憶装置。 - （２）情報を記憶する情報メモリセルとこれを選択する
ための複数のビット線およびワード線とを有する半導体
記憶装置において、前記複数のビット線のそれぞれを複
数のビット線群の各々に所属させ、共通するビット線群
Ｃ二所属するビット線を所定数単位でグループ化したと
きのビット線グループの数に対応した第１検査用ビツト
線と、該第１検査用ビツト線のそれぞれに接続されて前
記ワード線により活性化される複数の第１検査用メモリ
セルと、前記情報メモリセルＣ二記憶させる複数のピッ
ト情報に関する検査情報を前記第１検査用メモリセルに
記憶させる手段と、前記第１検査用メモリセルの記憶情
報を調べるための第２検査用ピツト線と、該第２検査用
ビツト線のそれぞれに接続されて前記ワード線（二より
活性化される複数の第２検査用メモリセルと、前記第１
検査用メモリセルに記憶させる複数のピット情報（−関
する検査情報を前記第２検査用メモリセルＣ二記憶させ
る手段と、検査すべき情報（二係るビット線に関連した
前記ビット線群のグループ、第１．第２検査用ビツト線
を前記複数のビット線群の中から選択するセレクタと、
該セレクタの出力を用いて前記検査すべきビット線の情
報の誤り訂正を行なう手段とを具備したことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111140A JPS592300A (ja) | 1982-06-28 | 1982-06-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111140A JPS592300A (ja) | 1982-06-28 | 1982-06-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS592300A true JPS592300A (ja) | 1984-01-07 |
Family
ID=14553467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111140A Pending JPS592300A (ja) | 1982-06-28 | 1982-06-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592300A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60246452A (ja) * | 1984-05-22 | 1985-12-06 | Toshiba Corp | 半導体メモリの誤り検出訂正方式 |
| US4953164A (en) * | 1987-11-12 | 1990-08-28 | Mitsubishi Denki Kabushiki Kaisha | Cache memory system having error correcting circuit |
-
1982
- 1982-06-28 JP JP57111140A patent/JPS592300A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60246452A (ja) * | 1984-05-22 | 1985-12-06 | Toshiba Corp | 半導体メモリの誤り検出訂正方式 |
| US4953164A (en) * | 1987-11-12 | 1990-08-28 | Mitsubishi Denki Kabushiki Kaisha | Cache memory system having error correcting circuit |
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