JPH01260699A - 記憶回路 - Google Patents
記憶回路Info
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- JPH01260699A JPH01260699A JP63090514A JP9051488A JPH01260699A JP H01260699 A JPH01260699 A JP H01260699A JP 63090514 A JP63090514 A JP 63090514A JP 9051488 A JP9051488 A JP 9051488A JP H01260699 A JPH01260699 A JP H01260699A
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- 230000014759 maintenance of location Effects 0.000 claims description 5
- 230000002950 deficient Effects 0.000 abstract description 4
- 230000006870 function Effects 0.000 description 10
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 230000001066 destructive effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005065 mining Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誤り訂正回路が付加された記憶回路に関し、特
に記憶回路のテスト方法に関する。
に記憶回路のテスト方法に関する。
近年、半導体を使用した製品の普及は著しく、特に記憶
回路は集積度が向上するに従って、その記憶回路の品質
が重要になっている。こうした信頼束の向上を目的とし
て記憶するデータの他に誤り修正のための冗長データ（
一般に、ＥｒｒｏｒＣｏｚｚｅｃｔ Ｃｏｄｅ：ＥＣＣ
と称される。）を付加して記憶し、データの読み出し時
にこの冗長データを利用して、記憶データの一部に誤り
が生じても訂正を可能とする誤り訂正回路を内蔵させる
様になってきている。特に、電気的に書込み及び消去可
能な不揮発生メモリー（以下、単にＥＥＦＲＯＭと称す
。）は、書換え可能なメモリーであり、がっ不揮発生で
あるという特殊性から、記憶保持に関しては他の記憶回
路と比較して不利であり、上記の誤り訂正回路を付加さ
せることが通例となっている。
回路は集積度が向上するに従って、その記憶回路の品質
が重要になっている。こうした信頼束の向上を目的とし
て記憶するデータの他に誤り修正のための冗長データ（
一般に、ＥｒｒｏｒＣｏｚｚｅｃｔ Ｃｏｄｅ：ＥＣＣ
と称される。）を付加して記憶し、データの読み出し時
にこの冗長データを利用して、記憶データの一部に誤り
が生じても訂正を可能とする誤り訂正回路を内蔵させる
様になってきている。特に、電気的に書込み及び消去可
能な不揮発生メモリー（以下、単にＥＥＦＲＯＭと称す
。）は、書換え可能なメモリーであり、がっ不揮発生で
あるという特殊性から、記憶保持に関しては他の記憶回
路と比較して不利であり、上記の誤り訂正回路を付加さ
せることが通例となっている。
第２図は誤り訂正回路を内蔵したＥＥＦＲＯＭの従来例
である。以下図面に従って説明する。
である。以下図面に従って説明する。
本従来例において、書込を行なう場合、外部から書込デ
ータ２０７が入力されると、冗長データ生成回路２０２
は書込データの誤り訂正に必要な固有の冗長データ２０
８を生成する（一般には）＼ミング符号方式等が用いら
れる。）この生成された冗長データ２０８は、書込デー
タ２０７と共にデータラッチ２０３に取り込まれて、Ｅ
ＥＰＲＯＭセル２０４に記憶保持される。
ータ２０７が入力されると、冗長データ生成回路２０２
は書込データの誤り訂正に必要な固有の冗長データ２０
８を生成する（一般には）＼ミング符号方式等が用いら
れる。）この生成された冗長データ２０８は、書込デー
タ２０７と共にデータラッチ２０３に取り込まれて、Ｅ
ＥＰＲＯＭセル２０４に記憶保持される。
次に読み出しを行なう場合、記憶保持しているデータが
ＥＥＰＲＯＭセル２０４からデータラッチ２０５に読み
出され、データラッチ２０５にラッチされたデータは、
誤り訂正回路２０６に入力される。誤り訂正回路２０６
へ入力されるデータ２０９は、（書込データ＋冗長デー
タ）の形式となっており、誤り訂正回路はこの冗長デー
タを利用して誤りを検出し誤りが発生している場合には
、これを訂正して訂正完了データ２１０を読み出しデー
タとして出力する。
ＥＥＰＲＯＭセル２０４からデータラッチ２０５に読み
出され、データラッチ２０５にラッチされたデータは、
誤り訂正回路２０６に入力される。誤り訂正回路２０６
へ入力されるデータ２０９は、（書込データ＋冗長デー
タ）の形式となっており、誤り訂正回路はこの冗長デー
タを利用して誤りを検出し誤りが発生している場合には
、これを訂正して訂正完了データ２１０を読み出しデー
タとして出力する。
上述した従来の記憶回路は、書込データ２０７が入力さ
れると、そのデータに対応した固有の冗長データ２０８
が決定されて、書込データ２０７と共に記憶される構造
となっている。
れると、そのデータに対応した固有の冗長データ２０８
が決定されて、書込データ２０７と共に記憶される構造
となっている。
一方、記憶回路のテストの１つにビット干渉チエツクが
あるが、これはメモリーセルの物理的に隣り合うビット
に異なるデータ″１″＋、ＩＩＱ＋＋を書込んで、互い
に干渉しないことをチエツクするものであり、一般には
全メモリーセルの相隣り合うビットに異なるデータパ１
”ＺＩＩＯＩ″を書込んだ状態（いわゆる格子状態、チ
エッカ−状態）を作り記憶保持させてチエツクするもの
である。
あるが、これはメモリーセルの物理的に隣り合うビット
に異なるデータ″１″＋、ＩＩＱ＋＋を書込んで、互い
に干渉しないことをチエツクするものであり、一般には
全メモリーセルの相隣り合うビットに異なるデータパ１
”ＺＩＩＯＩ″を書込んだ状態（いわゆる格子状態、チ
エッカ−状態）を作り記憶保持させてチエツクするもの
である。
上述した従来の記憶回路は、上記した理由により冗長デ
ータ２０８を可変させることができないため、完全な格
子状態を作ることができず、ビット干渉チエツクができ
ない欠点があり、ビット干渉を生しる製品を排除できな
い欠点がある。
ータ２０８を可変させることができないため、完全な格
子状態を作ることができず、ビット干渉チエツクができ
ない欠点があり、ビット干渉を生しる製品を排除できな
い欠点がある。
また、誤り訂正回路２０６に入力されるデータ２０９は
実際にメモリーセル２０４で記憶保持不良が起らない限
り正しいデータであり、つまり、書込データと冗長デー
タの組合せが書込んだ時の正しい組合せであって訂正の
必要がない正しいデータである。従って、誤り訂正回路
２０６において、訂正機能が正しく働くか否かは、実際
に記憶保持不良が起こる際にしか確認できず、テスト時
に確認できない欠点があり、訂正機能不良製品を排除で
きない欠点がある。
実際にメモリーセル２０４で記憶保持不良が起らない限
り正しいデータであり、つまり、書込データと冗長デー
タの組合せが書込んだ時の正しい組合せであって訂正の
必要がない正しいデータである。従って、誤り訂正回路
２０６において、訂正機能が正しく働くか否かは、実際
に記憶保持不良が起こる際にしか確認できず、テスト時
に確認できない欠点があり、訂正機能不良製品を排除で
きない欠点がある。
上述した従来の記憶回路に対し、本発明の記憶回路は、
メモリーセルのビット干渉チエツクが実現でき、誤り訂
正回路の訂正機能を完全にチエツクできるという相違点
を有し、ビット干渉不良の製品や訂正機能不良の製品を
選別時に排除して、製品の品質を向上させることができ
るという相違点を有する。
メモリーセルのビット干渉チエツクが実現でき、誤り訂
正回路の訂正機能を完全にチエツクできるという相違点
を有し、ビット干渉不良の製品や訂正機能不良の製品を
選別時に排除して、製品の品質を向上させることができ
るという相違点を有する。
本発明の記憶回路は書込データの供給を受け、該書込デ
ータの誤り訂正に使用する冗長データを生成する手段と
、該書込データと該冗長データの両方を記憶する手段と
、記憶したデータを読み出す際に記憶している冗長デー
タによる書込データの記憶保持不良訂正を行なう手段と
を有する従来の記憶回路に対してさらに、書込データの
誤り訂正に使用する冗長データを外部から供給する手段
と、この供給された冗長データと記憶回路内部で生成し
た冗長データとの記憶選択手段と、記憶したデータを読
み出す際に上記記憶保持不良訂正を行う手段を使用した
訂正済データを出力するか、使用せずに記憶データをそ
のまま出力するかを選択する手段とを有している。
ータの誤り訂正に使用する冗長データを生成する手段と
、該書込データと該冗長データの両方を記憶する手段と
、記憶したデータを読み出す際に記憶している冗長デー
タによる書込データの記憶保持不良訂正を行なう手段と
を有する従来の記憶回路に対してさらに、書込データの
誤り訂正に使用する冗長データを外部から供給する手段
と、この供給された冗長データと記憶回路内部で生成し
た冗長データとの記憶選択手段と、記憶したデータを読
み出す際に上記記憶保持不良訂正を行う手段を使用した
訂正済データを出力するか、使用せずに記憶データをそ
のまま出力するかを選択する手段とを有している。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例であり、冗長データ生成回路１
０２．冗長データの選択回路１０３．メモリーセル１０
５．誤り訂正回路１０７．出力データの選択回路１０８
から成るＥＥＰＲＯＭである。
０２．冗長データの選択回路１０３．メモリーセル１０
５．誤り訂正回路１０７．出力データの選択回路１０８
から成るＥＥＰＲＯＭである。
初めに通常の使用時の動作について述べる。書−６＝
込みを行なう場合、外部から書込データ１０９が入力さ
れると、冗長データ生成回路１０２は書込データの誤り
訂正に必要な固有の冗長データ１１１を生成する。冗長
データ選択回路１０３はこの内部生成した冗長データ１
１１を選択する。この選択データ１１２と書込データ１
０９は共にデータラッチ１０４に取り込まれて、ＥＥＰ
ＲＯＭセル１０５に記憶保持される。読み出しを行なう
場合、記憶保持しているデータがＥＥＰＲＯＭセル１０
５からデータラッチ１０６に読み出され、データラッチ
１０６から誤り訂正回路１０７へ入力される。誤り訂正
回路１０７へ入力されるデータ１１３は、（書込データ
＋冗長データ）の形式となっており、誤り訂正回路１０
７はこの冗長データを利用して、誤り検出し、誤りが発
生している場合には、訂正して訂正完了データ１１４を
出力する。
れると、冗長データ生成回路１０２は書込データの誤り
訂正に必要な固有の冗長データ１１１を生成する。冗長
データ選択回路１０３はこの内部生成した冗長データ１
１１を選択する。この選択データ１１２と書込データ１
０９は共にデータラッチ１０４に取り込まれて、ＥＥＰ
ＲＯＭセル１０５に記憶保持される。読み出しを行なう
場合、記憶保持しているデータがＥＥＰＲＯＭセル１０
５からデータラッチ１０６に読み出され、データラッチ
１０６から誤り訂正回路１０７へ入力される。誤り訂正
回路１０７へ入力されるデータ１１３は、（書込データ
＋冗長データ）の形式となっており、誤り訂正回路１０
７はこの冗長データを利用して、誤り検出し、誤りが発
生している場合には、訂正して訂正完了データ１１４を
出力する。
読み出しデータ選択回路１０８はこの訂正完了データ１
１４を選択し、読み出しデータ１１５として出力する。
１４を選択し、読み出しデータ１１５として出力する。
一般にハミグ符号方式を用いて１ビツトの誤り訂正を行
なう場合、書込データ長４ビツトには冗長データ３ビツ
ト、書込データ長８ビツトには冗長データ長４ビツト、
書込データ長１６ビツ）・には冗長データ長５ビツトを
必要とする。
なう場合、書込データ長４ビツトには冗長データ３ビツ
ト、書込データ長８ビツトには冗長データ長４ビツト、
書込データ長１６ビツ）・には冗長データ長５ビツトを
必要とする。
次に本実施例のＥＥＦＲＯＭのビット干渉チエツクを実
施する場合について動作を述べる。
施する場合について動作を述べる。
ビット干渉チエツクを実施するためには、前記した様に
物理的に隣り合う全メモリーセルに異なるデータパ１″
″ ＩＩ ０１′を書込んで格子状態を作る必要があ
る。このため、書込データ１０９を入力すると共に、冗
長データに相当する書込データ１１０を入力する。但し
、この書込データ１１０は、誤り訂正の為のデータでは
なく、格子状態を作るためのデータであり、ＥＥＰＲＯ
Ｍセル１０５の物理的構成（アドレス構成、ビット構成
）に従って適宜変化させて入力する。冗長データ選択回
路１０３は外部からの書込データ１１０を選択し、この
選択データ１１２は書込データ１０９と共にデータラッ
チ１０４に取り込まれてＥＥＰＲＯＭセル１０５に記憶
保持される。
物理的に隣り合う全メモリーセルに異なるデータパ１″
″ ＩＩ ０１′を書込んで格子状態を作る必要があ
る。このため、書込データ１０９を入力すると共に、冗
長データに相当する書込データ１１０を入力する。但し
、この書込データ１１０は、誤り訂正の為のデータでは
なく、格子状態を作るためのデータであり、ＥＥＰＲＯ
Ｍセル１０５の物理的構成（アドレス構成、ビット構成
）に従って適宜変化させて入力する。冗長データ選択回
路１０３は外部からの書込データ１１０を選択し、この
選択データ１１２は書込データ１０９と共にデータラッ
チ１０４に取り込まれてＥＥＰＲＯＭセル１０５に記憶
保持される。
各アドレスについて書込データ１０９．及び１１０を適
宜変化させて書込むことで格子状態を作ることができる
。次に、この記憶保持したデータを読み出してビット干
渉をチエツクする。記憶保持しているデータがＥＥＰＲ
ＯＭセル１０５がらデータラッチ１０６に読み出される
。データラッチ１０６からのデータ１１３はデータ選択
回路１０８により選択され出力される。この読み出しデ
ータをチエツクすることで全メモリーセルのビット干渉
がチエツク可能である。
宜変化させて書込むことで格子状態を作ることができる
。次に、この記憶保持したデータを読み出してビット干
渉をチエツクする。記憶保持しているデータがＥＥＰＲ
ＯＭセル１０５がらデータラッチ１０６に読み出される
。データラッチ１０６からのデータ１１３はデータ選択
回路１０８により選択され出力される。この読み出しデ
ータをチエツクすることで全メモリーセルのビット干渉
がチエツク可能である。
最後に、誤り訂正回路の訂正機能をチエツクする場合に
ついて動作を述べる。
ついて動作を述べる。
誤り訂正回路の訂正機能をチエツクするには、誤り訂正
回路が訂正できる範囲の誤りデータを入力し、正しく訂
正されることを確認する必要がある。たとえば、１ビツ
トの誤り訂正能力をもつものであれば、正しい（書込デ
ータ＋冗長データ）から成るデータの１ビツトを反転さ
せた全組合せデータを順次入力して正しく訂正されるこ
とを確認する必要がある。
回路が訂正できる範囲の誤りデータを入力し、正しく訂
正されることを確認する必要がある。たとえば、１ビツ
トの誤り訂正能力をもつものであれば、正しい（書込デ
ータ＋冗長データ）から成るデータの１ビツトを反転さ
せた全組合せデータを順次入力して正しく訂正されるこ
とを確認する必要がある。
このため、書込データ１０９を入力すると共に、冗長デ
ータに相当する書込データ１１０を入力する。但し、こ
の（書込データ１０９＋書込データ１１０）は通常使用
時にデータラッチ１０４にラッチされる（書込データ１
０９＋冗長データ１１１）を誤り訂正回路１０７の訂正
能力範囲内で破壊（パ１°”→パ０°′、及び“′Ｏ”
′→“１″すしたものと成っている。冗長データ選択回
路１０３は書込データ１１０を選択し、この選択データ
１１２は書込データ１０９とともにデータラッチ１０４
に取り込まれてＥＥＰＲＯＭセル１０５へ記憶保持され
る。各アドレスに対して破壊データの全組合せを順次書
込む。
ータに相当する書込データ１１０を入力する。但し、こ
の（書込データ１０９＋書込データ１１０）は通常使用
時にデータラッチ１０４にラッチされる（書込データ１
０９＋冗長データ１１１）を誤り訂正回路１０７の訂正
能力範囲内で破壊（パ１°”→パ０°′、及び“′Ｏ”
′→“１″すしたものと成っている。冗長データ選択回
路１０３は書込データ１１０を選択し、この選択データ
１１２は書込データ１０９とともにデータラッチ１０４
に取り込まれてＥＥＰＲＯＭセル１０５へ記憶保持され
る。各アドレスに対して破壊データの全組合せを順次書
込む。
次に、この記憶保持したデータを読み出して、誤り訂正
機能をチエツクする。記憶保持しているデータがＥＥＰ
ＲＯＭセル１０５からデータラッチ１０６に読み出され
、データラッチ１０６からのデータ１１３は誤り訂正回
路１０７へ入力される。データ１１３は誤ったデータ、
つまり故意に誤りを作り記憶保持不良をシミュレートし
たものであるが、誤りの程度は誤り訂正回路１０７の訂
正能力範囲内であるので、出力される１１４は正しく訂
正されたデータとなっている。データ選択回路１０８は
データ１１４を選択し出力する。破壊データの全組合せ
を書込んだアドレスに対して順次読み出しを行なうこと
で誤り訂正回路１０７の訂正機能を完全にチエツク可能
である。
機能をチエツクする。記憶保持しているデータがＥＥＰ
ＲＯＭセル１０５からデータラッチ１０６に読み出され
、データラッチ１０６からのデータ１１３は誤り訂正回
路１０７へ入力される。データ１１３は誤ったデータ、
つまり故意に誤りを作り記憶保持不良をシミュレートし
たものであるが、誤りの程度は誤り訂正回路１０７の訂
正能力範囲内であるので、出力される１１４は正しく訂
正されたデータとなっている。データ選択回路１０８は
データ１１４を選択し出力する。破壊データの全組合せ
を書込んだアドレスに対して順次読み出しを行なうこと
で誤り訂正回路１０７の訂正機能を完全にチエツク可能
である。
以上説明したように本発明は、書込データの誤り訂正に
必要な冗長データを外部から供給する手段とこの供給さ
れた冗長データと内部で生成された冗長データのどちら
を記憶するかを選択する手段と記憶したデータの読み出
し時に誤り訂正手段を使用した訂正済データを出力する
か使用せずにそのまま記憶データを出力するかを選択す
る手段とを具備することで記憶回路のビット干渉をテス
トできるのでビット干渉不良の製品を排除できる効果が
あり、しかも、誤り訂正回路の訂正機能を完全にチエツ
クできるので訂正機能不良の製品を排除できる効果があ
り、記憶回路の製品品質の向上に効果がある。
必要な冗長データを外部から供給する手段とこの供給さ
れた冗長データと内部で生成された冗長データのどちら
を記憶するかを選択する手段と記憶したデータの読み出
し時に誤り訂正手段を使用した訂正済データを出力する
か使用せずにそのまま記憶データを出力するかを選択す
る手段とを具備することで記憶回路のビット干渉をテス
トできるのでビット干渉不良の製品を排除できる効果が
あり、しかも、誤り訂正回路の訂正機能を完全にチエツ
クできるので訂正機能不良の製品を排除できる効果があ
り、記憶回路の製品品質の向上に効果がある。
第１図は本発明の実施例のＥＥＦＲＯＭのブロック図で
あり、第２図は従来のＥＥＦＲＯＭのブロック図である
。 １０１．２０１・・・・・・ＥＥＰＲＯＭ本体、１０２
，２０２・・・・・・冗長データ（ＦＣＣ）生成回路、
１０３・・・・・・冗長データ選択回路、１０４，１０
６，２０３゜２０５・・・・・データラッチ回路、１０
５，２０４・・・・・ＥＥＰＲＯＭメモリーセル、１０
７，２０６・・・・誤り訂正回路、１０８・・・・・・
読み出しデータ選択回路、１０９，１１０，２０７・・
・・・・書込データ、１１１．２０８・・・・・・内部
生成した冗長データ、１１２・・・・・選択された冗長
データ、１１３，２０９・・・・・読み出しデータ（未
訂正）、１１４，２１０・・・・読み出しデータ（訂正
済）、１１５・・・・・・選択された読み出しデ゛−タ
。 代理人 弁理士 内 原 晋
あり、第２図は従来のＥＥＦＲＯＭのブロック図である
。 １０１．２０１・・・・・・ＥＥＰＲＯＭ本体、１０２
，２０２・・・・・・冗長データ（ＦＣＣ）生成回路、
１０３・・・・・・冗長データ選択回路、１０４，１０
６，２０３゜２０５・・・・・データラッチ回路、１０
５，２０４・・・・・ＥＥＰＲＯＭメモリーセル、１０
７，２０６・・・・誤り訂正回路、１０８・・・・・・
読み出しデータ選択回路、１０９，１１０，２０７・・
・・・・書込データ、１１１．２０８・・・・・・内部
生成した冗長データ、１１２・・・・・選択された冗長
データ、１１３，２０９・・・・・読み出しデータ（未
訂正）、１１４，２１０・・・・読み出しデータ（訂正
済）、１１５・・・・・・選択された読み出しデ゛−タ
。 代理人 弁理士 内 原 晋
Claims (1)
- 書込データの供給を受け、該書込データの誤り訂正に必
要な冗長データを生成する手段と、該書込データと該冗
長データの両方を記憶する手段とを有し、記憶したデー
タの読み出し時に該冗長データにより該書込データの記
憶保持不良に対する誤り訂正手段とを有する記憶回路に
おいて、書込データの誤り訂正に必要な冗長データを外
部から供給する手段と該供給された冗長データと内部で
生成された冗長データのどちらを記憶するかを選択する
手段とを有し、記憶したデータの読み出し時に上記誤り
訂正手段を使用した訂正済データを出力するか、または
記憶したデータを上記誤り訂正手段を使用せずにそのま
ま出力するかを選択する手段とを具備したことを特徴と
する記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090514A JPH01260699A (ja) | 1988-04-12 | 1988-04-12 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090514A JPH01260699A (ja) | 1988-04-12 | 1988-04-12 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01260699A true JPH01260699A (ja) | 1989-10-17 |
Family
ID=14000571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63090514A Pending JPH01260699A (ja) | 1988-04-12 | 1988-04-12 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01260699A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04315898A (ja) * | 1991-04-15 | 1992-11-06 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH0668700A (ja) * | 1992-08-21 | 1994-03-11 | Toshiba Corp | 半導体メモリ装置 |
| JP2006172649A (ja) * | 2004-12-17 | 2006-06-29 | Fujitsu Ltd | 半導体メモリ |
| JP2008198341A (ja) * | 2007-02-09 | 2008-08-28 | Hynix Semiconductor Inc | 半導体記憶装置のデータエラー測定回路 |
| JP2016152054A (ja) * | 2015-02-19 | 2016-08-22 | ラピスセミコンダクタ株式会社 | 半導体記憶装置のテスト方法及び半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6011952A (ja) * | 1983-07-01 | 1985-01-22 | Mitsubishi Electric Corp | 誤り訂正機構付半導体メモリ装置 |
-
1988
- 1988-04-12 JP JP63090514A patent/JPH01260699A/ja active Pending
Patent Citations (1)
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