JP2008198341A

JP2008198341A - 半導体記憶装置のデータエラー測定回路

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Publication number: JP2008198341A
Application number: JP2008027722A
Authority: JP
Inventors: Seong-Seop Lee; 聖燮李
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2007-02-09
Filing date: 2008-02-07
Publication date: 2008-08-28
Also published as: US20080195909A1; KR100803373B1; US8370708B2

Abstract

【課題】入力されるデータと出力されるデータの１ビットのエラーと２ビット以上のエラーをすべて判別できる半導体記憶装置のデータエラー測定回路を提供する。
【解決手段】本発明は、データとパリティデータを比較して修正データを出力するデータエラー修正手段、テスト選択信号に応答し、前記データ又は修正データを選択データとして出力するデータ選択手段、及び前記選択データと前記パリティデータが入力され、前記テスト選択信号に応答してテスト結果信号を出力するテスト結果出力手段を含む。
【選択図】図２

Description

本発明は、半導体記憶装置に関し、より具体的には半導体記憶装置のデータエラー測定回路に関するものである。

半導体記憶装置は、入力されるデータを格納し、格納されたデータを出力するように設計される。よって、半導体記憶装置が入力されたデータを正常に格納して出力するかに対するテストが必要である。

半導体記憶装置は、入出力されるデータの信頼度を高めるために、データの１ビットのエラーを修正して出力する方法としてＥＣＣ（ＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎＣｏｄｅ）を用いる（例えば、特許文献１参照）。
前記ＥＣＣは、半導体記憶装置に入力されるデータに関する情報をパリティデータに格納し、出力されるデータを前記パリティデータと比較して、出力されるデータが１ビットのエラーを有する場合、それを修正して出力することによって半導体記憶装置のデータ入出力に対する信頼度を高める役割をする。

図１は、従来の半導体記憶装置におけるデータエラー測定回路のブロック図である。
８ビットの第１データｄａｔａ０＜０：７＞と第２データｄａｔａ１＜０：７＞が半導体記憶装置に入力される時、前記第１データｄａｔａ０＜０：７＞の情報は第１パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞に格納し、前記第２データｄａｔａ１＜０：７＞の情報は第２パリティデータｐａｒｂ−ｄａｔａ１＜０：３＞に格納する。

データエラー修正手段１０は、前記第１データｄａｔａ０＜０：７＞、前記第２データｄａｔａ１＜０：７＞、前記第１パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞、及び前記第２パリティデータｐａｒｂ＿ｄａｔａ１＜０：３＞が入力されると、前記第１データｄａｔａ０＜０：７＞と前記第１パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞を比較して第１修正データｄａｔａ＿ｃｏｒ０＜０：７＞を出力し、前記第２データｄａｔａ１＜０：７＞と前記第２パリティデータｐａｒｂ＿ｄａｔａ１＜０：３＞を比較して前記第２修正データｄａｔａ＿ｃｏｒ１＜０：７＞を出力する。この時、前記第１及び第２修正データ（ｄａｔａ＿ｃｏｒ０＜０：７＞，ｄａｔａ＿ｃｏｒ１＜０：７＞）は、前記第１及び第２データ（ｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞）が１ビットのエラーを有する場合にそれを修正したデータである。

テスト結果出力手段２０は、前記第１修正データｄａｔａ＿ｃｏｒ０＜０：７＞、前記第２修正データｄａｔａ＿ｃｏｒ１＜０：７＞が入力されると、テストの結果をロジックレベルに示したテスト結果信号Ｔｅｓｔ＿ｏｕｔを出力する。

このように構成された半導体記憶装置のデータエラー測定回路は、テスト時にすべてのセルにハイ値を書き込み、それを読み取ってエラーを探す方式に用いられる。よって、前記データエラー修正手段１０に入力される前記第１データｄａｔａ０＜０：７＞と前記第２データｄａｔａ１＜０：７＞のうち、１ビットのエラーが発生しても前記データエラー修正手段１０がエラー修正を行って出力する。したがって、前記第１修正データｄａｔａ＿ｃｏｒ０＜０：７＞と前記第２修正データｄａｔａ＿ｃｏｒ１＜０：７＞のすべてのビットがハイ値として前記テスト結果出力手段２０に入力され、前記テスト結果信号Ｔｅｓｔ＿ｏｕｔをハイ値として出力する。したがって、前記テスト結果信号Ｔｅｓｔ＿ｏｕｔがハイ値を有すれば、前記第１データｄａｔａ０＜０：７＞と前記第２データｄａｔａ１＜０：７＞はエラーがないということを示す。つまり、実際には前記第１及び第２データ（ｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞）が１ビットのエラーを有してもテストではそれを検出することができない。よって、前記ＥＣＣを含む半導体記憶装置は、例えば８ビットのデータを格納する８個のセルのうちの１つにエラーが生じれば、それを検出する方法がなく、ＥＣＣを含む半導体記憶装置の信頼度を落とす問題が生じる。
特開２００７−１４９２２２号公報

本発明は、上述した問題点を解決するために案出されたものであり、入力されるデータと出力されるデータの１ビットのエラーと２ビット以上のエラーをすべて判別できる半導体記憶装置のデータエラー測定回路を提供することをその目的とする。

本発明に係る半導体記憶装置のデータエラー測定回路は、データとパリティデータを比較して修正データを出力するデータエラー修正手段、テスト選択信号に応答して前記データ又は修正データを選択データとして出力するデータ選択手段、及び前記選択データと前記パリティデータが入力され、前記テスト選択信号に応答してテスト結果信号を出力するテスト結果出力手段を含む。

本発明に係る半導体記憶装置のデータエラー測定回路は、１ビットのデータエラーと２ビット以上のデータエラーをすべて判別してデータが格納されたセルをリペアすることによって半導体記憶装置の信頼性を高める効果がある。

以下、本発明に係る半導体記憶装置の好ましい一実施形態を添付図面に基づいて詳細に説明すれば次の通りである。

図２は、本発明に係る半導体記憶装置のデータエラー測定回路のブロック図である。
データエラー修正手段１０は、半導体記憶装置に入力される第１データｄａｔａ０＜０：７＞と第２データｄａｔａ１＜０：７＞の情報を有する第１パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞と第２パリティデータｐａｒｂ＿ｄａｔａ１＜０：３＞が入力されると、半導体記憶装置から出力される前記第１データｄａｔａ０＜０：７＞と前記第２データｄａｔａ１＜０：７＞の１ビットのデータエラーを修正して、第１修正データｄａｔａ＿ｃｏｒ０＜０：７＞と第２修正データｄａｔａ＿ｃｏｒ１＜０：７＞として出力する。この時、前記第１パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞は、半導体記憶装置に入力される前記第１データｄａｔａ０＜０：７＞の選択された各ビットのハイ値が奇数であるか偶数であるかに関する情報を有する。これは、第２パリティデータｐａｒｂ＿ｄａｔａ１＜０：３＞と前記第２データｄａｔａ１＜０：７＞との関係も同様である。

データ選択手段１００は、テスト選択信号Ｔｅｓｔ＿ｓｅｌに応答し、前記第１及び第２修正データ（ｄａｔａ＿ｃｏｒ０＜０：７＞，ｄａｔａ＿ｃｏｒ１＜０：７＞）又は前記第１及び第２データ（ｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞）を第１及び第２選択データ（ｄａｔａ＿ｓｅｌ０＜０：７＞，ｄａｔａ＿ｓｅｌ１＜０：７＞）として出力する。

テスト結果出力手段２００は、前記テスト選択信号Ｔｅｓｔ＿ｓｅｌに応答し、前記第１及び第２選択データ（ｄａｔａ＿ｓｅｌ０＜０：７＞，ｄａｔａ＿ｓｅｌ１＜０：７＞）と前記第１及び第２パリティデータ（ｐａｒｂ＿ｄａｔａ０＜０：３＞，ｐａｒｂ＿ｄａｔａ１＜０：３＞）の各ビットを、論理値を比較してテスト結果信号Ｔｅｓｔ＿ｏｕｔとして出力する。

図３は、図２のデータ選択手段の回路図である。
データ選択手段１００は、テスト選択信号Ｔｅｓｔ＿ｓｅｌがイネーブルになれば、第１及び第２データ（ｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞）を第１及び第２選択データ（ｄａｔａ＿ｓｅｌ０＜０：７＞，ｄａｔａ＿ｓｅｌ１＜０：７＞）として出力する。また、前記データ選択手段１００は、前記テスト選択信号Ｔｅｓｔ＿ｓｅｌがディセーブルになれば、第１及び第２修正データ（ｄａｔａ＿ｃｏｒ０＜０：７＞，ｄａｔａ＿ｃｏｒ１＜０：７＞）を前記第１及び第２選択データ（ｄａｔａ＿ｓｅｌ０＜０：７＞，ｄａｔａ＿ｓｅｌ１＜０：７＞）として出力する。

前記データ選択手段１００は、前記テスト選択信号Ｔｅｓｔ＿ｓｅｌに応答し、前記第１及び第２修正データ（ｄａｔａ＿ｃｏｒ０＜０：７＞，ｄａｔａ＿ｃｏｒ１＜０：７＞）の値を反転させて、前記第１及び第２選択データ（ｄａｔａ＿ｓｅｌ０＜０：７＞，ｄａｔａ＿ｓｅｌ１＜０：７＞）として出力する第１スイッチング部１１０、前記テスト選択信号Ｔｅｓｔ＿ｓｅｌに応答し、前記第１及び第２データ（ｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞）の値を反転させて、前記第１及び第２選択データ（ｄａｔａ＿ｓｅｌ０＜０：７＞，ｄａｔａ＿ｓｅｌ１＜０：７＞）として出力する第２スイッチング部１２０、前記テスト選択信号Ｔｅｓｔ＿ｓｅｌを反転させる第１インバータＩＶ１、入力端が前記第１スイッチング部１１０の出力端と前記第２スイッチング部１２０の出力端が共通に接続されたノードに接続された第２及び第３インバータ（ＩＶ２，ＩＶ３）を含み、前記第２及び第３インバータ（ＩＶ２，ＩＶ３）が前記第１及び第２選択データ（ｄａｔａ＿ｓｅｌ０＜０：７＞，ｄａｔａ＿ｓｅｌ１＜０：７＞）を出力する。

前記第１スイッチング部１１０は、前記テスト選択信号Ｔｅｓｔ＿ｓｅｌがローレベルにディセーブルになれば、前記第１及び第２修正データ（ｄａｔａ＿ｃｏｒ０＜０：７＞，ｄａｔａ＿ｃｏｒ１＜０：７＞）を前記第１及び第２選択データ（ｄａｔａ＿ｓｅｌ０＜０：７＞，ｄａｔａ＿ｓｅｌ１＜０：７＞）として出力する。

前記第１スイッチング部１１０は、前記第１インバータＩＶ１の出力信号に応答し、前記第１修正データｄａｔａ＿ｃｏｒ０＜０：７＞を前記第１選択データｄａｔａ＿ｓｅｌ０＜０：７＞として出力する第１スイッチＳＷ１、及び前記第１インバータＩＶ１の出力信号に応答し、前記第２修正データｄａｔａ＿ｃｏｒ１＜０：７＞を前記第２選択データｄａｔａ＿ｓｅｌ１＜０：７＞として出力する第２スイッチＳＷ２を含む。

前記第２スイッチング部１２０は、前記テスト選択信号Ｔｅｓｔ＿ｓｅｌがハイレベルにイネーブルになれば、前記第１及び第２データ（ｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞）を前記第１及び第２選択データ（ｄａｔａ＿ｓｅｌ０＜０：７＞，ｄａｔａ＿ｓｅｌ１＜０：７＞）として出力する。

前記第２スイッチング部１２０は、前記テスト選択信号Ｔｅｓｔ＿ｓｅｌが入力されると、前記第１データｄａｔａ０＜０：７＞を前記第１選択データｄａｔａ＿ｓｅｌ０＜０：７＞として出力する第３スイッチＳＷ３、及び前記テスト選択信号Ｔｅｓｔ＿ｓｅｌが入力されると、前記第２データｄａｔａ１＜０：７＞を前記第２選択データｄａｔａ＿ｓｅｌ１＜０：７＞として出力する第４スイッチＳＷ４を含む。

図４は、図２のテスト結果出力手段の回路図である。
テスト結果出力手段２００は、テスト選択信号Ｔｅｓｔ＿ｓｅｌに応答し、第１選択データｄａｔａ＿ｓｅｌ０＜０：７＞と第１パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞の各ビットを比較して第１比較信号ｃｏｍ１を出力する第１比較部２１０、前記テスト選択信号Ｔｅｓｔ＿ｓｅｌに応答し、第２選択データｄａｔａ＿ｓｅｌ１＜０：７＞と前記第２パリティデータｐａｒｂ＿ｄａｔａ１＜０：３＞の各ビットを比較して第２比較信号ｃｏｍ２を出力する第２比較部２２０、及び読み取り命令時、前記第１及び第２比較信号（ｃｏｍ１，ｃｏｍ２）が入力されると、テスト結果信号Ｔｅｓｔ＿ｏｕｔを出力するテスト結果出力部２３０を含む。

前記第１比較部２１０は、前記第１選択データｄａｔａ＿ｓｅｌ０＜０：７＞の各ビットを比較する第１データビット比較部２１１、前記第１パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞の各ビットを比較する第１パリティビット比較部２１２、前記テスト選択信号Ｔｅｓｔ＿ｓｅｌに応答し、前記第１パリティビット比較部２１２の出力信号を出力する第１パリティオプション部２１３、及び前記第１データビット比較部２１１と前記第１パリティオプション部２１３の出力信号が入力されると、前記第１比較信号ｃｏｍ１を生成する第１信号組合部２１４を含む。

前記第１データビット比較部２１１は、前記第１選択データｄａｔａ＿ｓｅｌ０＜０：３＞が入力される第１ナンドゲートＮＤ１１、及び前記第１選択データｄａｔａ＿ｓｅｌ０＜４：７＞が入力される第２ナンドゲートＮＤ１２を含み、前記第１及び第２ナンドゲートＮＤ１１，ＮＤ１２の出力信号が前記第１データビット比較部２１１の出力信号である。

前記第１パリティビット比較部２１２は、前記第１パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞が入力される第１ノアゲートＮＯＲ１１、前記第１ノアゲートＮＯＲ１１の出力信号を反転させて出力する第４インバータＩＶ１１を含み、前記第４インバータＩＶ１１の出力信号が前記第１パリティビット比較部２１２の出力信号である。

前記第１パリティオプション部２１３は、前記第１パリティビット比較部２１２の出力信号と前記テスト選択信号Ｔｅｓｔ＿ｓｅｌが入力される第３ナンドゲートＮＤ１３、前記第３ナンドゲートＮＤ１３の出力信号を反転させて前記第１パリティオプション部２１３の出力信号として出力する第５インバータＩＶ１２を含む。

前記第１信号組合部２１４は、前記第１データビット比較部２１１の出力信号、すなわち前記第１及び第２ナンドゲートＮＤ１１，ＮＤ１２の出力信号と前記第１パリティオプション部２１３の出力信号が入力される第２ノアゲートＮＯＲ１２を含み、前記第２ノアゲートＮＯＲ１２の出力信号が前記第１比較信号ｃｏｍ１である。

前記第２比較部２２０は、前記第２選択データｄａｔａ＿ｓｅｌ１＜０：７＞の各ビットを比較する第２データビット比較部２２１、前記第２パリティデータｐａｒｂ＿ｄａｔａ１＜０：３＞の各ビットを比較する第２パリティビット比較部２２２、前記テスト選択信号Ｔｅｓｔ＿ｓｅｌに応答し、前記第２パリティビット比較部２２２の出力信号を出力する第２パリティオプション部２２３、及び前記第２データビット比較部２２１と前記第２パリティオプション部２２３の出力信号が入力されて前記第２比較信号ｃｏｍ２を生成する第２信号組合部２２４を含む。

前記第２データビット比較部２２１は、前記第２選択データｄａｔａ＿ｓｅｌ１＜０：３＞が入力される第４ナンドゲートＮＤ１４、及び前記第２選択データｄａｔａ＿ｓｅｌ０＜４：７＞が入力される第５ナンドゲートＮＤ１５を含み、前記第４及び第５ナンドゲートＮＤ１４，ＮＤ１５の出力信号が前記第２データビット比較部２２１の出力信号である。

前記第２パリティビット比較部２２２は、前記第２パリティデータｐａｒｂ＿ｄａｔａ１＜０：３＞が入力される第３ノアゲートＮＯＲ１３、及び前記第３ノアゲートＮＯＲ１３の出力信号を反転させて出力する第６インバータＩＶ１３を含み、前記第６インバータＩＶ１３の出力信号が前記第２パリティビット比較部２２２の出力信号である。

前記第２パリティオプション部２２３は、前記第２パリティビット比較部２２２の出力信号と前記テスト選択信号Ｔｅｓｔ＿ｓｅｌが入力される第６ナンドゲートＮＤ１６、前記第６ナンドゲートＮＤ１６の出力信号を反転させて前記第２パリティオプション部２２３の出力信号として出力する第７インバータＩＶ１４を含む。

前記第２信号組合部２２４は、前記第２データビット比較部２２１の出力信号、すなわち前記第４及び第５ナンドゲートＮＤ１４，ＮＤ１５の出力信号と前記第２パリティオプション部２２３の出力信号が入力される第４ノアゲートＮＯＲ１４を含み、前記第４ノアゲートＮＯＲ１４の出力信号が前記第２比較信号ｃｏｍ２である。

前記テスト結果出力部２３０は、前記第１及び第２比較信号ｃｏｍ１，ｃｏｍ２が入力される第３信号組合部２３１、読み取り状態信号ＩＯＳＴＢに応答し、前記第３信号組合部２３１の出力信号を出力する第１出力制御部２３２、反転した前記読み取り状態信号ＩＯＳＴＢｂに応答し、前記第３信号組合部２３１の出力信号を出力する第２出力制御部２３３、及び前記第１及び第２出力制御部２３２，２３３の出力信号が入力されて、前記テスト結果信号Ｔｅｓｔ＿ｏｕｔを出力する信号生成部２３４を含む。この時、読み取り状態信号ＩＯＳＴＢは、読み取り命令が入力され、半導体記憶装置が読み取り動作を行う場合にハイ値を有する信号である。

前記第３信号組合部２３１は、前記第１及び第２比較信号ｃｏｍ１，ｃｏｍ２が入力される第７ナンドゲートＮＤ１７を含む。
前記第１出力制御部２３２は、前記読み取り状態信号ＩＯＳＴＢと前記第３信号組合部２３１の出力信号が入力される第8ナンドゲートＮD 18、前記第8ナンドゲートＮD 18信号を反転させて出力する第８インバータＩＶ１５を含む。

前記第２出力制御部２３３は、前記反転した読み取り状態信号ＩＯＳＴＢｂと前記第３信号組合部２３１の出力信号が入力される第６ノアゲートＮＯＲ１６、前記第６ノアゲートＮＯＲ１６の出力信号を反転させて出力する第９インバータＩＶ１６を含む。

前記信号生成部２３４は、ゲート端には前記第１出力制御部２３２の出力信号、すなわち前記第８インバータＩＶ１５の出力信号が入力され、ドレーン端には接地端ＶＳＳが接続された第１トランジスタN１1、及びゲート端には前記第２出力制御部２３３の出力信号、すなわち第９インバータＩＶ１６の出力信号が入力され、ソース端には外部電圧ＶＤＤが印加され、ドレーン端には前記第１トランジスタN11のソース端が接続された第２トランジスタN11を含む。この時、前記テスト結果信号Ｔｅｓｔ＿ｏｕｔは、前記第１トランジスタＰ１２と前記第２トランジスタＰ１１が接続されたノードから出力される。

このように構成された本発明に係る半導体記憶装置のデータエラー測定回路は次のように動作する。
半導体記憶装置をテストする場合、第１データｄａｔａ０＜０：７＞と第２データｄａｔａ１＜０：７＞の各ビットのデータ値をすべてロー値にして半導体記憶装置に入力する。この時、第１パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞と第２パリティデータｐａｒｂ＿ｄａｔａ１＜０：３＞はすべてロー値を有する。前記第１及び第２パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞，ｐａｒｂ＿ｄａｔａ１＜０：３＞がすべてロー値を有する理由は次の通りである。前記第１及び第２パリティデータｐａｒｂ＿ｄａｔａ０＜０：７＞，ｐａｒｂ＿ｄａｔａ１＜０：７＞は、前記第１及び第２データｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞のうちから選択されたビットのデータ値がハイ値であるビットの個数に応じて、すなわちハイ値を有するビット数が奇数であればハイ値を有し、偶数であればロー値を有する。

つまり、半導体記憶装置に入力される前記第１データｄａｔａ０＜０：７＞と前記第２データｄａｔａ１＜０：７＞の各ビット値がすべてロー値であるため、それに該当する前記第１及び第２パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞，ｐａｒｂ＿ｄａｔａ１＜０：３＞の各ビット値もまたすべてロー値を有する。

一方、半導体記憶装置に前記第１及び第２データｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞を入力することによって生成された前記第１及び第２パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞，ｐａｒｂ＿ｄａｔａ１＜０：３＞と半導体記憶装置に格納された前記第１及び第２データｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞を、読み取り命令を入力して出力する。この時、前記第１及び第２データｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞がすべてロー値で出力されれば、テスト結果信号Ｔｅｓｔ＿ｏｕｔはハイ値で出力され、そうでない場合にはロー値で出力され、前記第１及び第２データｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞が格納されたセルが不良であることが分かる。

まず、テスト選択信号Ｔｅｓｔ＿ｓｅｌをローレベルにディセーブルにして半導体記憶装置をテストする。
データエラー修正手段１０は、前記第１及び第２データｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞と前記第１及び第２パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞，ｐａｒｂ＿ｄａｔａ１＜０：３＞が入力され、前記第１及び第２データｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞の各ビットがロー値であれば、前記第１及び第２データｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞を前記第１及び第２修正データｄａｔａ＿ｃｏｒ０＜０：７＞，ｄａｔａ＿ｃｏｒ１＜０：７＞として出力する。また、前記第１データｄａｔａ０＜０：７＞又は前記第２データｄａｔａ１＜０：７＞のうちの１つのビットがハイ値を有する場合、それを修正してすべてロー値を有する前記第１及び第２修正データｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞として出力する。しかし、前記第１データｄａｔａ０＜０：７＞又は前記第２データｄａｔａ１＜０：７＞のうちの２つ以上のビットがハイ値を有する場合、前記第１及び第２修正データｄａｔａ＿ｃｏｒ０＜０：７＞，ｄａｔａ＿ｃｏｒ１＜０：７＞はすべてロー値を有することができない。

データ選択手段１００にはロー値の前記テスト選択信号Ｔｅｓｔ＿ｓｅｌが入力される。したがって、第１スイッチング部１１０はターンオンになり、前記第１及び第２修正データｄａｔａ＿ｃｏｒ０＜０：７＞，ｄａｔａ＿ｃｏｒ１＜０：７＞は反転し、すべてハイ値を有する前記第１及び第２選択データｄａｔａ＿ｓｅｌ０＜０：７＞，ｄａｔａ＿ｓｅｌ１＜０：７＞として出力される。一方、前記第１及び第２修正データｄａｔａ＿ｃｏｒ０＜０：７＞，ｄａｔａ＿ｃｏｒ１＜０：７＞がすべてロー値を有しなければ、すなわち前記第１データｄａｔａ０＜０：７＞又は前記第２データｄａｔａ１＜０：７＞に２ビット以上のエラーが発生すれば、前記第１及び第２選択データｄａｔａ＿ｓｅｌ０＜０：７＞，ｄａｔａ＿ｓｅｌ１＜０：７＞もまたすべてハイ値を有することができない。

テスト結果出力手段２００にはロー値の前記テスト選択信号Ｔｅｓｔ＿ｓｅｌが入力される。したがって、第１及び第２パリティオプション部２１３，２２３は第１及び第２パリティビット比較部２１２，２２２の出力信号に関わらずロー値を出力する。つまり、前記第１選択データｄａｔａ＿ｓｅｌ０＜０：７＞がすべてハイ値を有すれば、第１ナンドゲートＮＤ１１と第２ナンドゲートＮＤ１２はすべてロー値を第１データビット比較部２１１の出力信号として出力する。しかし、前記第１選択データｄａｔａ＿ｓｅｌ０＜０：７＞がすべてハイ値を有しなければ、すなわち１つのビットでもロー値を有すれば、前記第１データビット比較部２１１はハイ値を出力する。また、前記第２選択データｄａｔａ＿ｓｅｌ１＜０：７＞がすべてハイ値を有すれば、第４ナンドゲートＮＤ１４と第５ナンドゲートＮＤ１５はすべてロー値を第２データビット比較部２２１の出力信号として出力する。しかし、前記第２選択データｄａｔａ＿ｓｅｌ１＜０：７＞がすべてハイ値を有しなければ、すなわち１つのビットでもロー値を有すれば、前記第２データビット比較部２２１はハイ値を出力する。

前記テスト結果出力手段２００の第１信号組合部２１４は、前記第１データビット比較部２１１と前記第１パリティオプション部２１３の出力信号がすべてロー値を有するため、ハイ値を第１比較信号ｃｏｍ１として出力する。一方、前記第１データビット比較部２１１の出力信号がハイ値を有すれば、前記第１比較信号ｃｏｍ１はロー値として出力される。

前記テスト結果出力手段２００の第２信号組合部２２４は、前記第２データビット比較部２２１と前記第２パリティオプション部２２３の出力信号がすべてロー値を有するため、ハイ値を第２比較信号ｃｏｍ２として出力する。一方、前記第２データビット比較部２２１の出力信号がハイ値を有すれば、前記第２比較信号ｃｏｍ２はロー値として出力される。

テスト結果出力部２３０には前記第１及び第２比較信号ｃｏｍ１，ｃｏｍ２がすべてハイ値として入力される。また、半導体記憶装置が読み取り動作中であるとき、ハイ値を有する読み取り状態信号ＩＯＳＴＢと反転した読み取り状態信号ＩＯＳＴＢｂが入力される。第３信号組合部２３１は、すべてハイ値が入力され、ロー値を第１及び第２出力制御部２３２，２３３に出力する。つまり、ハイ値の読み取り状態信号ＩＯＳＴＢとロー値の前記第３信号組合部２３１の出力信号が入力される前記第１出力制御部２３２はハイ値を出力する。また、ロー値の反転した読み取り状態信号ＩＯＳＴＢとロー値の前記第３信号組合部２３１の出力信号が入力される前記第２出力制御部２３３はロー値を出力する。つまり、前記第１出力制御部２３２の出力信号が入力される第１トランジスタＰ１２はターンオフになり、前記第２出力制御部２３３の出力信号が入力される第２トランジスタＰ１１はターンオンになる。したがって、前記テスト結果出力部２３０は、テスト結果信号Ｔｅｓｔ＿ｏｕｔとしてハイ値を出力して、第１及び第２データｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞が２ビット以上のエラーがないということを示す。

一方、前記テスト結果出力部２３０に入力される第１及び第２比較信号ｃｏｍ１，ｃｏｍ２のうちのいずれか１つの信号でもロー値を有すれば、前記テスト結果出力部２３０はロー値を出力して、前記第１データｄａｔａ０＜０：７＞又は前記第２データｄａｔａ１＜０：７＞に２ビット以上のエラーが発生したことが分かる。

次は、前記テスト選択信号Ｔｅｓｔ＿ｓｅｌがハイレベルにイネーブルになった場合を説明する。
データ選択手段１００には前記テスト選択信号Ｔｅｓｔ＿ｓｅｌがハイ値として入力される。したがって、前記第１スイッチング部１１０はターンオフになり、第２スイッチング部１２０はターンオンになる。つまり、前記第１及び第２データｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞は反転して、前記第１及び第２選択データｄａｔａ＿ｓｅｌ０＜０：７＞，ｄａｔａ＿ｓｅｌ１＜０：７＞として出力される。

テスト結果出力手段２００は、前記第１及び第２選択データｄａｔａ＿ｓｅｌ０＜０：７＞，ｄａｔａ＿ｓｅｌ１＜０：７＞と前記第１及び第２パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞，ｐａｒｂ＿ｄａｔａ１＜０：３＞に応じて前記テスト結果信号Ｔｅｓｔ＿ｏｕｔを出力する。

前記第１選択データｄａｔａ＿ｓｅｌ０＜０：７＞がすべてハイ値を有すれば、前記第１データビット比較部２１１はロー値を出力する。また、前記第１パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞もまたすべてロー値を有すれば、第１パリティビット比較部２１２はハイ値を出力する。前記第１パリティオプション部２１３は、ハイ値の前記テスト選択信号Ｔｅｓｔ＿ｓｅｌが入力され、前記第１データビット比較部２１１の出力信号に応じて自身の出力信号のレベルを決定する。したがって、前記第１パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞がすべてローレベルである場合にロー値を出力し、前記第１パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞のうちの１つのビットでもハイ値を有すればハイ値を出力する。

つまり、前記第１比較信号ｃｏｍ１は、前記第１修正データｄａｔａ＿ｃｏｒ０＜０：７＞がすべてハイ値を有し、前記第１パリティデータｐａｒｂ＿ｄａｔａ０＜０：３＞がすべてロー値を有する場合にだけハイ値を有する。また、前記第２比較信号ｃｏｍ２も、前記第２修正データｄａｔａ＿ｃｏｒ１＜０：７＞がすべてハイ値を有し、前記第２パリティデータｐａｒｂ＿ｄａｔａ１＜０：７＞がすべてロー値を有する場合にだけハイ値を有する。

テスト結果出力部２３０は、すべてハイ値を有する前記第１及び第２比較信号ｃｏｍ１，ｃｏｍ２が入力されれば、ハイ値の前記テスト結果信号Ｔｅｓｔ＿ｏｕｔを出力して、前記第１及び第２データｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞と前記第１及び第２パリティデータｐａｒｂ＿ｄａｔａ０＜０：７＞，ｐａｒｂ＿ｄａｔａ１＜０：７＞が１ビットのエラーもないことが分かる。これは、前記第１及び第２データｄａｔａ０＜０：７＞，ｄａｔａ１＜０：７＞と前記第１及び第２パリティデータｐａｒｂ＿ｄａｔａ０＜０：７＞，ｐａｒｂ＿ｄａｔａ１＜０：７＞を格納するセルが不良ではないことが分かる。

本発明に係るデータエラー測定回路を用いて半導体記憶装置のデータ入出力エラーを検査すれば、１ビットのエラーだけでなく２ビット以上のエラーも検査することができ、それによってデータが格納されるセルをリペアすることにより、既存の２ビット以上のエラーだけを検査する場合より半導体記憶装置のデータ入出力に関する信頼度を一層高めることができる。

このように、本発明が属する技術分野の当業者であれば、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態によって実施され得ることを理解するはずである。したがって、以上で記述した実施形態はすべての面で例示的なものであって、限定的なものではないものと理解しなければならない。本発明の範囲は上記の詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味及び範囲そしてその等価概念から導き出されるすべての変更又は変形された形態が本発明の範囲に含まれると解釈しなければならない。

従来の半導体記憶装置におけるデータエラー測定回路のブロック図である。本発明に係る半導体記憶装置のデータエラー測定回路のブロック図である。図２のデータ選択手段の回路図である。図２のテスト結果出力手段の回路図である。

符号の説明

１０…データエラー修正手段
１００…データ選択手段
２００…テスト結果出力手段

Claims

データとパリティデータを比較して修正データを出力するデータエラー修正手段と、
テスト選択信号に応答し、前記データ又は修正データを選択データとして出力するデータ選択手段と、
前記選択データと前記パリティデータが入力され、前記テスト選択信号に応答してテスト結果信号を出力するテスト結果出力手段と
を含むことを特徴とする半導体記憶装置のデータエラー測定回路。
前記データ選択手段は、
前記テスト選択信号に応答し、前記修正データを前記選択データとして出力する第１スイッチング部と、
前記テスト選択信号に応答し、前記データを前記選択データとして出力する第２スイッチング部と
を含み、
前記第１スイッチング部と前記第２スイッチング部の出力端が接続されたノードから前記選択データが出力される
ことを特徴とする請求項１に記載の半導体記憶装置のデータエラー測定回路。
前記第１及び第２スイッチング部は、前記テスト選択信号に応じ、
前記第１スイッチング部がターンオンになった場合、前記第２スイッチング部はターンオフとなり、
前記第１スイッチング部がターンオフになった場合、前記第２スイッチング部はターンオンとなる
ことを特徴とする請求項２に記載の半導体記憶装置のデータエラー測定回路。
前記選択データは、第１選択データ及び第２選択データを含み、
前記パリティデータは、第１パリティデータ及び第２パリティデータを含み、
前記テスト結果出力手段は、
前記テスト選択信号に応答して前記第１選択データ及び前記第１パリティデータのエラーを検出し、その結果を第１比較信号として出力する第１比較部と、
前記テスト選択信号に応答して前記第２選択データ及び前記第２パリティデータのエラーを検出し、その結果を第２比較信号として出力する第２比較部と、
読み取り命令時、前記第１比較信号と前記第２比較信号に応答して前記テスト結果信号を出力するテスト結果出力部と
を含むことを特徴とする請求項１に記載の半導体記憶装置のデータエラー測定回路。
前記第１比較部は、
前記第１選択データの各ビットを比較するデータビット比較部と、
前記第１パリティデータの各ビットを比較するパリティビット比較部と、
前記テスト選択信号に応答し、前記パリティビット比較部の出力信号を出力するパリティオプション部と、
前記データビット比較部及び前記パリティオプション部の出力信号を組み合わせて、前記第１比較信号を出力する信号組合部と
を含むことを特徴とする請求項４に記載の半導体記憶装置のデータエラー測定回路。
前記データビット比較部は、前記第１選択データの各ビットがすべてハイ値を有すればロー値を出力することを特徴とする請求項５に記載の半導体記憶装置のデータエラー測定回路。
前記パリティビット比較部は、前記第１パリティデータの各ビットがすべてロー値を有すればロー値を出力することを特徴とする請求項５に記載の半導体記憶装置のデータエラー測定回路。
前記パリティオプション部は、前記テスト選択信号に応答し、前記パリティビット比較部の出力信号を出力するか一定レベルの信号を出力することを特徴とする請求項５に記載の半導体記憶装置のデータエラー測定回路。
前記第２比較部は、
前記第２選択データの各ビットを比較するデータビット比較部と、
前記第２パリティデータの各ビットを比較するパリティビット比較部と、
前記テスト選択信号に応答し、前記パリティビット比較部の出力信号を出力するパリティオプション部と、
前記データビット比較部と前記パリティオプション部の出力信号を組み合わせて第２比較信号を出力する信号組合部と
を含むことを特徴とする請求項４に記載の半導体記憶装置のデータエラー測定回路。
前記データビット比較部は、前記第２選択データの各ビットがすべてハイ値を有すればロー値を出力することを特徴とする請求項９に記載の半導体記憶装置のデータエラー測定回路。
前記パリティビット比較部は、前記第２パリティデータの各ビットがすべてロー値を有すればロー値を出力することを特徴とする請求項９に記載の半導体記憶装置のデータエラー測定回路。
前記パリティオプション部は、前記テスト選択信号に応答し、前記パリティビット比較部の出力信号を出力するか一定レベルの信号を出力することを特徴とする請求項９に記載の半導体記憶装置のデータエラー測定回路。
前記テスト結果出力部は、
前記第１比較信号と前記第２比較信号が入力される信号組合部と、
前記読み取り命令時、前記信号組合部の出力信号を前記テスト結果信号として出力するための第１及び第２出力制御部と、
前記第１及び第２出力制御部の出力信号を前記テスト結果信号として出力する信号生成部と
を含むことを特徴とする請求項４に記載の半導体記憶装置のデータエラー測定回路。
前記第１出力制御部は、読み取り状態信号に応答し、前記信号組合部の出力信号を前記テスト結果信号として出力することを特徴とする請求項１３に記載の半導体記憶装置のデータエラー測定回路。
前記第２出力制御部は、読み取り状態信号に応答し、前記信号組合部の出力信号を前記テスト結果信号として出力することを特徴とする請求項１３に記載の半導体記憶装置のデータエラー測定回路。
前記信号生成部は、
ドレーン端には接地端が接続され、ゲート端には前記第１出力制御部の出力信号が入力される第１トランジスタと、
ソース端には外部電圧が印加され、ゲート端には前記第２出力制御部の出力信号が入力され、ドレーン端には前記第１トランジスタのソース端が接続される第２トランジスタと
を含み、
前記第１トランジスタと前記第２トランジスタが接続されたノードから前記テスト結果信号を出力する
ことを特徴とする請求項１３に記載の半導体記憶装置のデータエラー測定回路。