JP4336168B2 - Ｅｃｃ機能付き半導体記憶装置 - Google Patents

Description

本発明は、ＥＣＣ（Error Check and Correct）機能付き半導体記憶装置に関し、特に、各群が複数の列からなり、複数群に分割され、群単位でデータの読出しおよび書込みが行なわれる正規部のメモリセルアレイと、各行が正規部の同一行のメモリセルのデータのパリティを記憶するパリティ部のメモリセルアレイとを備えたＥＣＣ機能付き半導体記憶装置に関する。

特許文献１には、ＥＣＣ機能を有する半導体記憶装置が開示されている。このＥＣＣ機能付き半導体記憶装置では、メモリセルアレイは、ｍビットのデータビットを記憶するｍ個の列（ノーマル部）と、ｐビットのパリティビットを記憶するｐ個の列（パリティ部）とからなる。

このＥＣＣ機能付き半導体記憶装置では、読出し時には、メモリセルアレイから（ｍ＋ｐ）ビットが読出され、ＥＣＣ回路が、ｐビットのパリティビットを用いてｍビットのデータビットのエラーをチェックして、エラーがあれば訂正を行なう。

また、書込み時には、ｍビットの書込みデータが与えられ、パリティビット発生回路が、ｍビットのデータビットからｐビットのパリティビットを発生し、書込みドライバが、メモリセルアレイに（ｍ＋ｐ）ビットを書込む。

このようなＥＣＣ機能付き半導体記憶装置では、エラーがチェックされて、エラーがあれば訂正されるので、信頼性が向上する。
特開２００１−８４７９２号公報

上述のように、特許文献１では、書込み時には、ｍビットの書込みデータが与えられ、ノーマル部のｍ個の列すべてに対してデータの書込みを行なう。

しかしながら、たとえば、第０〜第３１列（ノーマル部）と第３２列〜第３６列（パリティ部）とからなるメモリセルアレイにおいて、第０〜第７列にデータの書込みを行なうような場合には、書込みを行なう行のパリティビットを再計算するために、書込みを行なう列（第０〜第７列）以外の第８〜第３１列のデータが必要となる。

そのため、メモリセルアレイから書込みを行なう行の第８〜第３１列のデータと、これらのデータのエラーのチェックおよび訂正を行なうために第０〜第７列のデータおよびパリティ部のパリティを読み出さなければならない。

そして、これらを読出した後、第８〜第３１列のデータのエラーのチェックおよび訂正を行なわなければならない。

したがって、このようにメモリセルアレイのうち特定の列のみにデータの書込みを行なう場合には、メモリセルへ実際にデータが書込まれるまでには、長時間要することになる。

それゆえに、本発明の目的は、メモリセルアレイのうち特定の列のみにデータの書込みを行なうような場合にでも、高速に書込みができるＥＣＣ機能付き半導体記憶装置を提供することである。

上記課題を解決するために、本発明は、行列状に配置されるとともに、複数の列を１個の群としたときに複数群に分割され、群単位でデータの読出しおよび書込みが行なわれる正規部のメモリセルアレイと、各行が正規部の同一行のメモリセルのデータのパリティを記憶するパリティ部のメモリセルアレイとを備えたＥＣＣ機能付き半導体記憶装置であって、正規部と同一のワード線の活性化によってその開閉が制御され、読出し用ビット線対と接続される読出し用のポートと、パリティ部専用のワード線の活性化によってその開閉が制御され、書込み用ビット線対と接続される書込み用のポートを有するパリティ部のメモリセルと、正規部の各列のメモリセルからデータの読出しを行なう正規部の各列の読出し系回路と、パリティ部の各列のメモリセルから読出し用ポートおよび読出し用ビット線対を通じて、パリティの読出しを行なうパリティ部の各列の読出し系回路と、パリティ部の各列の読出し系回路で読み出されたパリティを用いて、正規部の各列の読出し系回路で読み出されたデータに誤りがあれば、訂正を行なう訂正回路と、読書き制御信号が非書込みを指示する群に属する列についての訂正回路から出力されるデータと、読書き制御信号が書込みを指示する群に属する列についての外部からの書込みデータとからなる情報ビットのデータについてのパリティを算出するパリティ算出回路と、正規部の各列が属する群の読書き制御信号が書込みを指示するときに、外部からの書込みデータをビット線対を通じてメモリセルに書込む正規部の各列の書込みドライバと、外部からのアドレス信号を所定サイクル遅延させて遅延アドレス信号を出力するアドレス遅延回路と、遅延アドレス信号に従って、パリティ部専用のワード線を活性化させるパリティ部専用のロウ系デコーダと、各群の読書き制御信号を所定サイクル数遅延させて各群の遅延読書き制御信号を出力する制御信号生成回路と、いずれかの群の遅延読書き制御信号が書込みを指示するときに、算出されたパリティを書込み用ビット線対および書込み用ポートを通じてメモリセルに書込むパリティ部の各列の書込みドライバとを備える。

本発明に係るＥＣＣ機能付き半導体記憶装置によれば、メモリセルアレイのうち特定の列のみにデータの書込みを行なうような場合にでも、高速に書込みができる。

以下、本発明の実施の形態について図面を用いて説明する。

図１は、本発明の実施形態に係るＥＣＣ機能付き半導体記憶装置の構成を示す。同図を参照して、このＥＣＣ機能付き半導体記憶装置１００は、ＣＰＵ(central processing unit)１１と、ＣＬＫ生成回路１２と、データ遅延回路１４と、制御信号生成回路１３と、ＥＣＣ読出し回路１５と、ＥＣＣ書込み回路１６と、セレクト部１７と、メモリセルアレイ２１と、第１ロウ系デコーダ１８と、第２ロウ系デコーダ１９と、メモリセルアレイ周辺回路群２２と、アドレス遅延回路２０とを備える。

ＣＬＫ生成回路１２は、クロック信号ＣＬＫφ１，φ２を生成して、各構成要素に供給する。

ＣＰＵ１１は、読出しデータバスＲＤＢ０〜ＲＤＢ３１から読出しデータを受ける。すなわち、ＣＰＵ１１は、読出しデータバスＲＤＢ０〜ＲＤＢ７から８ビットの第０群読出しデータＤａｔａ＿Ｒ０〜７を受け、読出しデータバスＲＤＢ８〜ＲＤＢ１５から８ビットの第１群読出しデータＤａｔａ＿Ｒ８〜１５を受け、読出しデータバスＲＤＢ１６〜ＲＤＢ２３から８ビットの第２群読出しデータＤａｔａ＿Ｒ１６〜２３を受け、読出しデータバスＲＤＢ２４〜ＲＤＢ３１から８ビットの第３群読出しデータＤａｔａ＿Ｒ２４〜３１を受ける。

また、ＣＰＵ１１は、書込みデータバスＷＤＢ０〜ＷＤＢ３１へ書込みデータを出力する。すなわち、ＣＰＵ１１は、書込みデータバスＷＤＢ０〜ＷＤＢ７に８ビットの第０群書込みデータＤａｔａ＿Ｗ０〜７を出力し、書込みデータバスＷＤＢ８〜ＷＤＢ１５に８ビットの第１群書込みデータＤａｔａ＿Ｗ８〜１５を出力し、書込みデータバスＷＤＢ１６〜ＷＤＢ２３に８ビットの第２群書込みデータＤａｔａ＿Ｗ１６〜２３を出力し、書込みデータバスＷＤＢ２４〜ＷＤＢ３１に８ビットの第３群書込みデータＤａｔａ＿Ｗ２４〜３１を出力する。

また、ＣＰＵ１１は、読書き制御信号線へ読書き制御信号Ｒ／Ｗ０〜Ｒ／Ｗ３を出力し、ロウアドレス信号線へロウアドレス信号Ａ０〜Ａ８を出力する。読書き制御信号Ｒ／Ｗ０が「Ｈ」レベルのときには、第０群の列に対して書込みを行なわないこと（非書込み）を指示し、読書き制御信号Ｒ／Ｗ０が「Ｌ」レベルのときには、第０群の列に対して書込みを指示する。読書き制御信号Ｒ／Ｗ１が「Ｈ」レベルのときには、第１群の列に対して書込みを行なわないこと（非書込み）を指示し、読書き制御信号Ｒ／Ｗ１が「Ｌ」レベルのときには、第１群の列に対して書込みを指示する。読書き制御信号Ｒ／Ｗ２が「Ｈ」レベルのときには、第２群の列に対して書込みを行なわないこと（非書込み）を指示し、読書き制御信号Ｒ／Ｗ２が「Ｌ」レベルのときには、第２群の列に対して書込みを指示する。読書き制御信号Ｒ／Ｗ３が「Ｈ」レベルのときには、第３群の列に対して書込みを行なわないこと（非書込み）を指示し、読書き制御信号Ｒ／Ｗ３が「Ｌ」レベルのときには、第３群の列に対して書込みを指示する。ただし、読書き制御信号Ｒ／Ｗ０〜３によって、書込みが指示されたか、非書込みが指示されたかにかかわりなく、読出しは常に行なわれる。

図２は、アドレス遅延回路２０の構成を示す。同図を参照して、このアドレス遅延回路２０は、フリップフロップＦＦ３で構成される。このフリップフロップＦＦ３は、ロウアドレス信号Ａｉ（ｉ＝０〜８）を１サイクルだけ遅延させた遅延ロウアドレス信号ｄＡｉ（ｉ＝０〜８）を出力する。

図３は、データ遅延回路１４の構成を示す。同図を参照して、このデータ遅延回路１４は、フリップフロップＦＦ４で構成される。このフリップフロップＦＦ４は、書込みデータＤａｔａ＿Ｗｉ（ｉ＝０〜３１）を１サイクルだけ遅延させた遅延書込みデータｄＤａｔａ＿Ｗｉ（ｉ＝０〜３１）を出力する。

図４は、制御信号生成回路１３の構成を示す。同図を参照して、フリップフロップＦＦ０によって、読書き制御信号Ｒ／Ｗｉ（ｉ＝０〜３）を１サイクル遅延させた遅延読書き制御信号ｄＲ／Ｗｉ（ｉ＝０〜３）が生成される。

論理回路Ｌ１１によって、クロック信号ＣＬＫφ１が「Ｌ」レベル、かつクロック信号ＣＬＫφ２が「Ｌ」レベルのときに、プリチャージ信号ＰＣ０〜ＰＣ３，ＰＣＰが「Ｌ」レベルとなり、センスアンプ活性化信号ＳＡＥ０〜ＳＡＥ３，ＳＡＥＰが「Ｌ」レベルとなる。

このように、プリチャージ信号ＰＣ０〜ＰＣ３，ＰＣＰは、読書き制御信号Ｒ／Ｗ０〜Ｒ／Ｗ３のレベルに依存せず、プリチャージ回路３２を活性化させて、プリチャージを行なわせる。また、センスアンプ活性化信号ＳＡＥ０〜ＳＡＥ３，ＳＡＥＰは、読書き制御信号Ｒ／Ｗ０〜Ｒ／Ｗ３のレベルに依存せず、センスアンプ３３を活性化させて、増幅を行なわせる。

インバータＩＶ１によって、クロック信号ＣＬＫφ２が「Ｌ」レベルのときに、ビット線選択信号ＢＬＳ０〜ＢＬＳ３，ＢＬＳＰが「Ｈ」レベルとなる。このように、ビット線選択信号ＢＬＳ０〜ＢＬＳ３，ＢＬＳＰは、読書き制御信号Ｒ／Ｗ０〜Ｒ／Ｗ３のレベルに依存せず、ビット線選択回路３１を活性化させて、ビット線対の選択を行なわせる。

論理回路Ｌ１２によって、読書き制御信号Ｒ／Ｗｉ（ｉ＝０〜３）が「Ｌ」レベル、クロック信号ＣＬＫφ１が「Ｈ」レベル、かつクロック信号ＣＬＫφ２が「Ｈ」レベルのときに、書込みドライバ活性化信号ＷＥｉ（ｉ＝０〜３）が「Ｈ」レベルとなる。

論理回路Ｌ１３，Ｌ１４によって、遅延読書き制御信号Ｒ／Ｗ０〜Ｒ／Ｗ３のうちのいずれかが「Ｌ」レベル、クロック信号ＣＬＫφ１が「Ｈ」レベル、かつクロック信号ＣＬＫφ２が「Ｈ」レベルのときに、書込みドライバ活性化信号ＷＥＰが「Ｈ」レベルとなる。

図５は、図１におけるメモリセルアレイ２１と、メモリセルアレイ周辺回路群２２と、第１ロウ系デコーダ１８と、第２ロウ系デコーダ１９の構成を示す。

同図を参照して、メモリセルアレイ２１は、行列上に配置されたＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルＭＣ１，ＭＣ２からなる。

メモリセルアレイ２１は、第０〜第３１列のノーマル部と、第３２列〜第３７列のパリティ部に分けられる。第０〜第３１列をノーマル部の第０〜第３１列といい、第３２〜第３７列をパリティ部の第０〜第５列という。また、ノーマル部の第０〜第７列を第０群の列といい、ノーマル部の第８列〜第１５列を第２群の列といい、ノーマル部の第１６列〜第２３列を第２群の列といい、ノーマル部の第２４列〜第３１列を第３群の列という。

図６は、ノーマル部のＳＲＡＭセルＭＣ１の構成を示す。同図を参照して、ノーマル部のＳＲＡＭセルＭＣ１は、記憶素子である２つのインバータをクロスカップル（交差接続）させたフリップフロップＦＰと、アクセス用のＮチャネルＭＯＳトランジスタＮＭ５，ＮＭ６からなる。記憶素子であるフリップフロップＦＰでは、クロスカップリングさせた２つの記憶ノード（Ｎ，Ｉ＿Ｎ）は、（「Ｈ」レベル，「Ｌ」レベル）または（「Ｌ」レベル，「Ｈ」レベル）の双安定状態を保持する。

アクセス用のＮチャネルＭＯＳトランジスタＮＭ５，ＮＭ６のゲートは、ワード線ＷＬに接続される。また、アクセス用のＮチャネルＭＯＳトランジスタＮＭ５，ＮＭ６のソースは、ビット線対ＢＬ，Ｉ＿ＢＬに接続され、ドレインは、記憶素子（フリップフロップＦＰ）と接続される。

ワード線ＷＬが活性化されると、そのワード線ＷＬと接続するＳＲＡＭセルＭＣ１のアクセス用ＮチャネルＭＯＳトランジスタＮＭ５，ＮＭ６が導通する。これにより、読出し時には、そのＳＲＡＭセルＭＣ１の記憶素子（フリップフロップＦＰ）のデータが、そのＳＲＡＭセルＭＣ１に接続しているビット線対ＢＬ，Ｉ＿ＢＬに送られ、書込み時には、そのＳＲＡＭセルＭＣ１に接続しているビット線対ＢＬ，Ｉ＿ＢＬのデータがそのＳＲＡＭセルＭＣ１の記憶素子（フリップフロップＦＰ）に送られる。

図７は、パリティ部のＳＲＡＭセルＭＣ２の構成を示す。同図を参照して、パリティ部のＳＲＡＭセルＭＣ２は、記憶素子である２つのインバータをクロスカップル（交差接続）させたフリップフロップＦＰと、アクセス用のＮチャネルＭＯＳトランジスタＮＭ７，ＮＭ８，ＮＭ９，ＮＭ１０からなる。記憶素子であるフリップフロップＦＰでは、クロスカップリングさせた２つの記憶ノード（Ｎ，Ｉ＿Ｎ）は、（「Ｈ」レベル，「Ｌ」レベル）または（「Ｌ」レベル，「Ｈ」レベル）の双安定状態を保持する。

アクセス用のＮチャネルＭＯＳトランジスタＮＭ７，ＮＭ８のゲートは、ワード線ＷＬに接続される。また、アクセス用のＮチャネルＭＯＳトランジスタＮＭ７，ＮＭ８のソースは、読出し用ビット線対ＲＢＬＰ，Ｉ＿ＲＢＬＰに接続され、ドレインは、記憶素子（フリップフロップＦＰ）と接続される。

アクセス用のＮチャネルＭＯＳトランジスタＮＭ９，ＮＭ１０のゲートは、パリティ書込み専用ワード線ＰＷＬに接続される。また、アクセス用のＮチャネルＭＯＳトランジスタＮＭ９，ＮＭ１０のソースは、書込み用ビット線対ＷＢＬＰ，Ｉ＿ＷＢＬＰに接続され、ドレインは、記憶素子（フリップフロップＦＰ）と接続される。

読出し時に、ワード線ＷＬが活性化されると、そのワード線ＷＬと接続するＳＲＡＭセルＭＣ２のアクセス用ＮチャネルＭＯＳトランジスタＮＭ７，ＮＭ８が導通する。これにより、そのＳＲＡＭセルＭＣ２の記憶素子（フリップフロップＦＰ）のデータが、そのＳＲＡＭセルＭＣ２に接続している読出し用ビット線対ＲＢＬＰ，Ｉ＿ＲＢＬＰに送られる。

書込み時に、パリティ書込み専用ワード線ＰＷＬが活性化されると、そのワード線ＰＷＬと接続するＳＲＡＭセルＭＣ２のアクセス用ＮチャネルＭＯＳトランジスタＮＭ９，ＮＭ１０が導通する。これにより、そのＳＲＡＭセルＭＣ２に接続している書込み用ビット線対ＷＢＬＰ，Ｉ＿ＷＢＬＰのデータがそのＳＲＡＭセルＭＣ２の記憶素子（フリップフロップＦＰ）に送られる。

再び図５を参照して、第１ロウ系デコーダ１８は、プリデコーダ２４と、３２個のロウデコーダ２６とからなる。各ロウデコーダ２６は、１６個の行に対して設けられる。プリデコーダ２４は、ロウアドレス信号Ａ０〜Ａ３によって、各ロウデコーダ２６に接続される１６個の行の中から１個の行を選択する。また、ロウアドレス信号Ａ４〜Ａ８によって、３２個のロウデコーダ２６の中から１個のロウデコーダ２６が選択される。選択されたロウデコーダ２６は、プリデコーダ２４によって選択された行のワード線ＷＬを「Ｈ」レベルに活性化する。

第２ロウ系デコーダ１９は、プリデコーダ２３と、３２個のロウデコーダ２５とからなる。各ロウデコーダ２５は、１６個の行に対して設けられる。

プリデコーダ２３は、遅延ロウアドレス信号ｄＡ０〜ｄＡ３によって、各ロウデコーダ２５に接続される１６個の行の中から１個の行を選択する。また、遅延ロウアドレス信号ｄＡ４〜ｄＡ８によって、３２個のロウデコーダ２５の中から１個のロウデコーダ２５が選択される。選択されたロウデコーダ２５は、プリデコーダ２３によって選択された行のワード線ＰＷＬを「Ｈ」レベルに活性化する。

メモリセルアレイ周辺回路群２２は、列ごとに、ビット線選択回路３１と、プリチャージ回路３２と、センスアンプ３３と、読出しバッファＲＢと、書込みドライバＷＤＲとを有する。ビット線選択回路３１と、プリチャージ回路３２と、センスアンプ３３と、読出しバッファＲＢとを読出し系回路という。

各列のビット線選択回路３１は、ＮチャネルＭＯＳトランジスタＮＭ０，ＮＭ１とからなる。

ノーマル部の第０群の列におけるビット線選択回路３１のＮチャネルＭＯＳトランジスタＮＭ０，ＮＭ１のゲートは、ビット線選択信号ＢＬＳ０を受ける。ビット線選択信号ＢＬＳ０がイネーブル（Ｈレベル）になると、ＮチャネルＭＯＳトランジスタＮＭ０，ＮＭ１がオンになり、第０群の列のビット線対ＢＬ，Ｉ＿ＢＬが選択される。

ノーマル部の第１群の列におけるビット線選択回路３１のＮチャネルＭＯＳトランジスタＮＭ０，ＮＭ１のゲートは、ビット線選択信号ＢＬＳ１を受ける。ビット線選択信号ＢＬＳ１がイネーブル（Ｈレベル）になると、ＮチャネルＭＯＳトランジスタＮＭ０，ＮＭ１がオンになり、第１群の列のビット線対ＢＬ，Ｉ＿ＢＬが選択される。

ノーマル部の第２群の列におけるビット線選択回路３１のＮチャネルＭＯＳトランジスタＮＭ０，ＮＭ１のゲートは、ビット線選択信号ＢＬＳ２を受ける。ビット線選択信号ＢＬＳ２がイネーブル（Ｈレベル）になると、ＮチャネルＭＯＳトランジスタＮＭ０，ＮＭ１がオンになり、第２群の列のビット線対ＢＬ，Ｉ＿ＢＬが選択される。

ノーマル部の第３群の列におけるビット線選択回路３１のＮチャネルＭＯＳトランジスタＮＭ０，ＮＭ１のゲートは、ビット線選択信号ＢＬＳ３を受ける。ビット線選択信号ＢＬＳ３がイネーブル（Ｈレベル）になると、ＮチャネルＭＯＳトランジスタＮＭ０，ＮＭ１がオンになり、第３群の列のビット線対ＢＬ，Ｉ＿ＢＬが選択される。

パリティ部におけるビット線選択回路３１のＮチャネルＭＯＳトランジスタＮＭ０，ＮＭ１のゲートは、ビット線選択信号ＢＬＳＰを受ける。ビット線選択信号ＢＬＳＰがイネーブル（Ｈレベル）になると、ＮチャネルＭＯＳトランジスタＮＭ０，ＮＭ１がオンになり、パリティ部の列のビット線対ＲＢＬＰ，Ｉ＿ＲＢＬＰが選択される。

各列のプリチャージ回路３２は、ＰチャネルＭＯＳトランジスタＰＭ０，ＰＭ１，ＰＭ２からなる。

ノーマル部の第０群の列におけるプリチャージ回路３２のＰチャネルＭＯＳトランジスタＰＭ０，ＰＭ１，ＰＭ２のゲートは、プリチャージ信号ＰＣ０を受ける。プリチャージ信号ＰＣ０がイネーブル（Ｌレベル）になると、ＰチャネルＭＯＳトランジスタＰＭ０，ＰＭ１，ＰＭ２がオンになり、第０群の列のビット線対ＢＬ，Ｉ＿ＢＬが「Ｈ」レベルにプリチャージされる。

ノーマル部の第１群の列におけるプリチャージ回路３２のＰチャネルＭＯＳトランジスタＰＭ０，ＰＭ１，ＰＭ２のゲートは、プリチャージ信号ＰＣ１を受ける。プリチャージ信号ＰＣ１がイネーブル（Ｌレベル）になると、ＰチャネルＭＯＳトランジスタＰＭ０，ＰＭ１，ＰＭ２がオンになり、第１群の列のビット線対ＢＬ，Ｉ＿ＢＬが「Ｈ」レベルにプリチャージされる。

ノーマル部の第２群の列におけるプリチャージ回路３２のＰチャネルＭＯＳトランジスタＰＭ０，ＰＭ１，ＰＭ２のゲートは、プリチャージ信号ＰＣ２を受ける。プリチャージ信号ＰＣ２がイネーブル（Ｌレベル）になると、ＰチャネルＭＯＳトランジスタＰＭ０，ＰＭ１，ＰＭ２がオンになり、第２群の列のビット線対ＢＬ，Ｉ＿ＢＬが「Ｈ」レベルにプリチャージされる。

ノーマル部の第３群の列におけるプリチャージ回路３２のＰチャネルＭＯＳトランジスタＰＭ０，ＰＭ１，ＰＭ２のゲートは、プリチャージ信号ＰＣ３を受ける。プリチャージ信号ＰＣ３がイネーブル（Ｌレベル）になると、ＰチャネルＭＯＳトランジスタＰＭ０，ＰＭ１，ＰＭ２がオンになり、第３群の列のビット線対ＢＬ，Ｉ＿ＢＬが「Ｈ」レベルにプリチャージされる。

パリティ部におけるプリチャージ回路３２のＰチャネルＭＯＳトランジスタＰＭ０，ＰＭ１，ＰＭ２のゲートは、プリチャージ信号ＰＣＰを受ける。プリチャージ信号ＰＣＰがイネーブル（Ｌレベル）になると、ＰチャネルＭＯＳトランジスタＰＭ０，ＰＭ１，ＰＭ２がオンになり、パリティ部の列のビット線対ＲＢＬＰ，Ｉ＿ＲＢＬＰが「Ｈ」レベルにプリチャージされる。

各列のセンスアンプ３３は、ＰチャネルＭＯＳトランジスタＰＭ３，ＰＭ４と、ＮチャネルＭＯＳトランジスタＮＭ２，ＮＭ３，ＮＭ４とからなる。

ノーマル部の第０群の列におけるセンスアンプ３３のＮチャネルＭＯＳトランジスタＮＭ４のゲートは、センスアンプ活性化信号ＳＡＥ０を受ける。センスアンプ活性化信号ＳＡＥ０がイネーブル（Ｈレベル）になると、ＮチャネルＭＯＳトランジスタＮＭ４がオンになり、第０群の列のセンスアンプ３３が活性化される。

ノーマル部の第１群の列におけるセンスアンプ３３のＮチャネルＭＯＳトランジスタＮＭ４のゲートは、センスアンプ活性化信号ＳＡＥ１を受ける。センスアンプ活性化信号ＳＡＥ１がイネーブル（Ｈレベル）になると、ＮチャネルＭＯＳトランジスタＮＭ４がオンになり、第１群の列のセンスアンプ３３が活性化される。

ノーマル部の第２群の列におけるセンスアンプ３３のＮチャネルＭＯＳトランジスタＮＭ４のゲートは、センスアンプ活性化信号ＳＡＥ２を受ける。センスアンプ活性化信号ＳＡＥ２がイネーブル（Ｈレベル）になると、ＮチャネルＭＯＳトランジスタＮＭ４がオンになり、第２群の列のセンスアンプ３３が活性化される。

ノーマル部の第３群の列におけるセンスアンプ３３のＮチャネルＭＯＳトランジスタＮＭ４のゲートは、センスアンプ活性化信号ＳＡＥ３を受ける。センスアンプ活性化信号ＳＡＥ３がイネーブル（Ｈレベル）になると、ＮチャネルＭＯＳトランジスタＮＭ４がオンになり、第３群の列のセンスアンプ３３が活性化される。

パリティ部におけるセンスアンプ３３のＮチャネルＭＯＳトランジスタＮＭ４のゲートは、センスアンプ活性化信号ＳＡＥＰを受ける。センスアンプ活性化信号ＳＡＥＰがイネーブル（Ｈレベル）になると、ＮチャネルＭＯＳトランジスタＮＭ４がオンになり、パリティ部の列のセンスアンプ３３が活性化される。

各列の読出しバッファＲＢは、その列のビット線対と、その列の読出し信号線とに接続される。

ノーマル部における第０群の列における読出しバッファＲＢは、接続されているビット線対ＢＬ，Ｉ＿ＢＬのセンスアンプ３３で増幅されたデータを受けて、読出し信号線ＲＢ０〜ＲＢ７に第０群読出しデータＤａｔａ＿Ｒ０〜７として出力する。

ノーマル部における第１群の列における読出しバッファＲＢは、接続されているビット線対ＢＬ，Ｉ＿ＢＬのセンスアンプ３３で増幅されたデータを受けて、読出し信号線ＲＢ８〜ＲＢ１５に第１群読出しデータＤａｔａ＿Ｒ８〜１５として出力する。

ノーマル部における第２群の列における読出しバッファＲＢは、接続されているビット線対ＢＬ，Ｉ＿ＢＬのセンスアンプ３３で増幅されたデータを受けて、読出し信号線ＲＢ１６〜ＲＢ２３に第２群読出しデータＤａｔａ＿Ｒ１６〜２３として出力する。

ノーマル部における第３群の列における読出しバッファＲＢは、接続されているビット線対ＢＬ，Ｉ＿ＢＬのセンスアンプ３３で増幅されたデータを受けて、読出し信号線ＲＢ２４〜ＲＢ３１に第３群読出しデータＤａｔａ＿Ｒ２４〜３１として出力する。

パリティ部における読出しアンプＲＢは、接続されているビット線対ＲＢＬＰ，Ｉ＿ＲＢＬＰのセンスアンプ３３で増幅されたデータを受けて、読出し信号線ＲＰ０〜ＲＰ５にパリティ読出しデータとして出力する。

各列の書込みドライバＷＤＲは、その列のビット線対と、その列の書込み信号線とに接続される。

ノーマル部の第０群の列における書込みドライバＷＤＲは、書込みドライバ活性化信号ＷＥ０を受ける。書込みドライバ活性化信号ＷＥ０がイネーブル（Ｈレベル）になると、書込みドライバＷＤＲは、書込み信号線ＷＤ０〜ＷＤ７から受けた第０群書込みデータＤａｔａ＿Ｗ０〜７をビット線対ＢＬ，Ｉ＿ＢＬに出力する。

ノーマル部の第１群の列における書込みドライバＷＤＲは、書込みドライバ活性化信号ＷＥ１を受ける。書込みドライバ活性化信号ＷＥ１がイネーブル（Ｈレベル）になると、書込みドライバＷＤＲは、書込み信号線ＷＤ８〜ＷＤ１５から受けた第１群書込みデータＤａｔａ＿Ｗ８〜１５をビット線対ＢＬ，Ｉ＿ＢＬに出力する。

ノーマル部の第２群の列における書込みドライバＷＤＲは、書込みドライバ活性化信号ＷＥ２を受ける。書込みドライバ活性化信号ＷＥ２がイネーブル（Ｈレベル）になると、書込みドライバＷＤＲは、書込み信号線ＷＤ１６〜ＷＤ２３から受けた第２群書込みデータＤａｔａ＿Ｗ１６〜２３をビット線対ＢＬ，Ｉ＿ＢＬに出力する。

ノーマル部の第３群の列における書込みドライバＷＤＲは、書込みドライバ活性化信号ＷＥ３を受ける。書込みドライバ活性化信号ＷＥ３がイネーブル（Ｈレベル）になると、書込みドライバＷＤＲは、書込み信号線ＷＤ２４〜ＷＤ３１から受けた第３群書込みデータＤａｔａ＿Ｗ２４〜３１をビット線対ＢＬ，Ｉ＿ＢＬに出力する。

パリティ部における書込みドライバＷＤＲは、書込みドライバ活性化信号ＷＥＰを受ける。書込みドライバ活性化信号ＷＥＰがイネーブル（Ｈレベル）になると、書込みドライバＷＤＲは、書込み信号線ＷＰ０〜ＷＰ５から受けたパリティ書込みデータをビット線対ＷＢＬＰ，Ｉ＿ＷＢＬＰに出力する。

再び、図１を参照して、セレクト部１７は、データ遅延回路１４から出力される遅延書込みデータｄＤａｔａ＿Ｗ０〜３１と、読出しデータバスＲＤＢ０〜ＲＤＢ３１の３２ビットの読出しデータＤａｔａ＿Ｒ０〜３１を受けて、これらのデータに基づいて得られる３２ビットのデータをＥＣＣ書込み回路１６に出力する。より具体的には、セレクト部３０は、セレクタＳ０〜Ｓ３を備え、各セレクタＳ０〜Ｓ３は、以下の動作を行なう。

セレクタＳ０は、ＥＣＣ読出し回路１５から読出しデータバスＲＤＢ０〜ＲＤＢ７に出力された第０群読出しデータＤａｔａ＿Ｒ０〜７と、データ遅延回路１４から出力された遅延書込みデータｄＤａｔａ＿Ｗ０〜７とを受ける。セレクタＳ０は、読書き制御信号Ｒ／Ｗ０が「Ｈ」レベルのとき（すなわち、第０群の列の非書込み時）には、第０群読出しデータＤａｔａ＿Ｒ０〜７をＥＣＣ書込み回路１６に出力する。セレクタＳ０は、読書き制御信号Ｒ／Ｗ０が「Ｌ」レベルのとき（すなわち、第０群の列の書込み時）には、遅延書込みデータｄＤａｔａ＿Ｗ０〜７をＥＣＣ書込み回路１６に出力する。

セレクタＳ１は、ＥＣＣ読出し回路１５から読出しデータバスＲＤＢ８〜ＲＤＢ１５に出力された第１群読出しデータＤａｔａ＿Ｒ８〜１５と、データ遅延回路１４から出力された遅延書込みデータｄＤａｔａ＿Ｗ８〜１５とを受ける。セレクタＳ１は、読書き制御信号Ｒ／Ｗ１が「Ｈ」レベルのとき（すなわち、第１群の列の非書込み時）には、第１群読出しデータＤａｔａ＿Ｒ８〜１５をＥＣＣ書込み回路１６に出力する。セレクタＳ１は、読書き制御信号Ｒ／Ｗ１が「Ｌ」レベルのとき（すなわち、第１群の列の書込み時）には、遅延書込みデータｄＤａｔａ＿Ｗ８〜１５をＥＣＣ書込み回路１６に出力する。

セレクタＳ２は、ＥＣＣ読出し回路１５から読出しデータバスＲＤＢ１６〜ＲＤＢ２３に出力された第２群読出しデータＤａｔａ＿Ｒ１６〜２３と、データ遅延回路１４から出力された遅延書込みデータｄＤａｔａ＿Ｗ１６〜２３とを受ける。セレクタＳ２は、読書き制御信号Ｒ／Ｗ２が「Ｈ」レベルのとき（すなわち、第２群の列の非書込み時）には、第２群読出しデータＤａｔａ＿Ｒ１６〜２３をＥＣＣ書込み回路１６に出力する。セレクタＳ２は、読書き制御信号Ｒ／Ｗ２が「Ｌ」レベルのとき（すなわち、第２群の列の書込み時）には、遅延書込みデータｄＤａｔａ＿Ｗ１６〜２３をＥＣＣ書込み回路１６に出力する。

セレクタＳ３は、ＥＣＣ読出し回路１５から読出しデータバスＲＤＢ２４〜ＲＤＢ３１に出力された第３群読出しデータＤａｔａ＿Ｒ２４〜３１と、データ遅延回路１４から出力された遅延書込みデータｄＤａｔａ＿Ｗ２４〜３１とを受ける。セレクタＳ３は、読書き制御信号Ｒ／Ｗ３が「Ｈ」レベルのとき（すなわち、第３群の列の非書込み時）には、第３群読出しデータＤａｔａ＿Ｒ２４〜３１をＥＣＣ書込み回路１６に出力する。セレクタＳ３は、読書き制御信号Ｒ／Ｗ３が「Ｌ」レベルのとき（すなわち、第３群の列の書込み時）には、遅延書込みデータｄＤａｔａ＿Ｗ２４〜ｄＷＤ３１をＥＣＣ書込み回路１６に出力する。

ＥＣＣ書込み回路１６は、図８に具体的な構成例が示されるように、セレクト部１７から出力された３２ビットのデータを情報ビットのデータとして、誤り訂正を可能にするための６ビットのパリティを算出し、６ビットのパリティ書込みデータとして書込み信号線ＷＰ０〜ＷＰ５へ出力する。この情報ビットである３２ビットのデータと、算出された６ビットのパリティ書込みデータとからなるデータは、ハミング符号を形成する。

ＥＣＣ読出し回路１５は、図９に具体的な構成例が示されるように、読出し信号線ＲＢ０〜ＲＢ３１から第０群、第１群、第２群および第３群の読出しデータ、すなわち３２ビットのノーマル読出しデータを受け、読出し信号線ＲＰ０〜ＲＰ５から６ビットのパリティ読出しデータを受ける。ＥＣＣ読出し回路１５は、６ビットのパリティ読出しデータをを用いて、３２ビットのノーマル読出しデータのうちの１ビットの誤り訂正を行ない、誤り訂正後の３２ビットのノーマル読出しデータを読出しデータバスＲＤＢ０〜ＲＤＢ３１に出力する。

（各サイクルの動作の概要）
次に、図１０を参照して、本実施の形態のＥＣＣ機能付き半導体記憶装置１００の各サイクルの動作の概要について説明する。

第２サイクルにおいて、第３群の列の読書き制御信号Ｒ／Ｗ３が書込みを示す「Ｌ」レベルとなる。第３群の列のメモリセルＭＣ１に第３群書込みデータＤ２ｗの書込みが行なわれる。第２サイクルでは、これと並行して、ノーマル部およびパリティ部のすべての列のメモリセルＭＣ１，ＭＣ２から３２ビットのノーマル読出しデータＤ２ｒ，６ビットのパリティ読出しデータＰ２ｒの読出しが開始される。

第３サイクルにおいて、第２群の列の読書き制御信号Ｒ／Ｗ２が書込みを示す「Ｌ」レベルとなる。第２群の列のメモリセルＭＣ１に第２群書込みデータＤ３ｗの書込みが行なわれる。第３サイクルでは、これと並行して、ノーマル部およびパリティ部のすべての列のメモリセルＭＣ１，ＭＣ２から３２ビットのノーマル読出しデータＤ３ｒ，６ビットのパリティ読出しデータＰ３ｒの読出しが開始され、第４サイクルにその読出しが完了する。

第３サイクルでは、さらにこれと並行して、パリティ読出しデータＰ２ｒを用いてノーマル読出しデータＤ２ｒの誤り訂正が行なわれる。誤り訂正されたノーマル読出しデータＤ２ｒは、ＣＰＵ１１に入力される。また、データ遅延回路１４で第２群書込みデータＤ２ｗが遅延させられた第２群遅延書込みデータｄＤ２ｗと、誤り訂正されたノーマル読出しデータＤ２ｒとを用いて、パリティ書込みデータＰ２ｗが計算される。そして、パリティ書込みデータＰ２ｗがメモリセルＭＣ２に書込まれる。

このように本発明の実施の形態に係るＥＣＣ機能付き半導体記憶装置では、メモリセルにデータの書込みを行なう場合には、１サイクルで、指定された群のメモリセルへのデータの書込み、および正規部およびパリティ部のすべての列のメモリセルからのデータの読出しを行なう。そして、次のサイクルで、次に指定された群のメモリセルへのデータの書込み、およびすべての列のメモリセルからのデータの読出しを行ない、これと並行して、パリティ部へのパリティの書込みを行なう。したがって、実質的に１サイクルで、メモリセルにデータの書込みを行なうことができ、データの書込みを高速化することができる。

（動作の詳細）
次に、図１１に示すタイミングチャートを参照しつつ、このＥＣＣ機能付き半導体記憶装置１００の動作の詳細を説明する。

まず、第２サイクルにおいて、読書き制御信号Ｒ／Ｗ０〜Ｒ／Ｗ２が「Ｈ」レベルとなり、読書き制御信号Ｒ／Ｗ３が「Ｌ」レベルとなる。（図１１の（１）に示す）。

クロック信号ＣＬＫφ１およびＣＬＫφ２が「Ｌ」レベルのときには、制御信号生成回路１３によって、プリチャージ信号ＰＣ０〜ＰＣ３，ＰＣＰが「Ｌ」レベルとなる（図１１の（２）に示す）。これにより、すべてのプリチャージ回路３２は、接続されたビット線対ＢＬ，Ｉ＿ＢＬを、プリチャージする。

また、クロック信号ＣＬＫφ２が「Ｌ」レベルのときには、制御信号生成回路１３によって、ビット線選択信号ＢＬＳ０〜ＢＬＳ３，ＢＬＳＰが「Ｈ」レベルとなる（図１１の（３）に示す）。これにより、すべてのビット線選択回路３１は、それに接続されたビット線対ＢＬ，Ｉ＿ＢＬまたはＲＢＬＰ，Ｉ＿ＲＢＬＰと、対応する読出し信号線ＲＢ０〜ＲＢ３１またはＲＰ０〜ＲＰ５とを接続する。

クロック信号ＣＬＫφ１が「Ｈ」レベルになると、入力されたロウアドレス信号Ａ０〜Ａ８に対応するワード線ＷＬが活性化され（図１１の（４）に示す）、活性化されたワード線に接続されているすべての列のメモリセルＭＣ１またはＭＣ２のデータが、そのメモリセルＭＣ１またはＭＣ２に接続されているビット線対ＢＬ，Ｉ＿ＢＬまたはＲＢＬＰ，Ｉ＿ＲＢＬＰに読出しデータとして出力される。

また、クロック信号ＣＬＫφ１およびＣＬＫφ２が「Ｌ」レベルのとき以外には、制御信号生成回路１３によって、センスアンプ活性化信号ＳＡＥ０〜ＳＡＥ３，ＳＡＥＰが「Ｈ」レベルとなる（図１１の（５）に示す）。これにより、すべてのセンスアンプ３３は、活性化状態となり、それに接続するビット線対ＢＬ，Ｉ＿ＢＬまたはＲＢＬＰ，Ｉ＿ＲＢＬＰのノーマル読出しデータまたはパリティ読出しデータを増幅する（図１１の（６）に示す）。

制御信号生成回路１３によって、クロック信号ＣＬＫφ１およびＣＬＫφ２が「Ｈ」レベルのときに、書込みドライバ活性化信号ＷＥ３が「Ｈ」レベルとなる（図１１の（７）に示す）。

ＣＰＵ１１は、第３群書込みデータＤａｔａ＿Ｗ２４〜３１を書込みデータバスＷＤＢ２４〜ＷＤＢ３１に出力する（図１１の（８）に示す）。

第３群の列における書込みドライバＷＤＲは、書込みドライバ活性化信号ＷＥ３が「Ｈ」レベルとなると、書込み信号線ＷＤ２４〜ＷＤ３１の第３群書込みデータＤａｔａ＿Ｗ２４〜３１をビット線対ＢＬ，Ｉ＿ＢＬに出力する（図１１の（９）に示す）。これにより、活性化されているワード線ＷＬに接続されているメモリセルＭＣ１にデータが書込まれる。

このメモリセルＭＣ１への書込みと並行して、前述のように増幅された３２ビットのノーマル読出しデータは、読出し信号線ＲＢ０〜ＲＢ３１を通じてＥＣＣ読出し回路１５に送られ、６ビットのパリティ読出しデータは、読出し信号線ＲＰ０〜ＲＰ５を通じて、ＥＣＣ読出し回路１５に送られる（図１１の（１０）に示す）。

ＥＣＣ読出し回路１５は、６ビットのパリティ読出しデータを用いて、３２ビットのノーマル読出しデータの誤り訂正を行ない、訂正後のノーマル読出しデータを読出しデータバスＲＤＢ０〜ＲＤＢ３１を通じて、ＣＰＵ１１およびセレクト部１７に出力する（図１１の（１１）に示す）。

第３サイクルにおいて、ＣＰＵ１１は、読出しデータバスＲＤＢ０〜ＲＤＢ３１を通じて訂正後のノーマル読出しデータを取込む（図１１の（１２）に示す）。

セレクト部１７は、読出しデータバスＲＤＢ０〜ＲＤＢ３１を通じて誤り訂正されたノーマル読出しデータを受け、書込みデータバスＷＤＢ２４〜ＷＤＢ３１を通じて第３群遅延書込みデータを受け、書込みデータバスＷＤＢ０〜ＷＤＢ２３に誤り訂正された読出しデータを出力し、書込みデータバスＷＤＢ２４〜ＷＤＢ３１に第３群遅延書込みデータを出力する。書込みデータバスＷＤＢ０〜ＷＤＢ３１の３２ビットのデータは、ＥＣＣ書込み回路１５に送られる（図１１の（１３）に示す）
ＥＣＣ書込み回路１５は、セレクト部１７から出力された書込みデータバスＷＤＢ０〜ＷＤＢ３１の３２ビットのデータを用いて、パリティ書込みデータを算出して、書込み信号線ＷＰ０〜ＷＰ５に出力する（図１１の（１４）に示す）。

第３サイクルでは、読書き制御信号Ｒ／Ｗ０，Ｒ／Ｗ１，Ｒ／Ｗ３が「Ｈ」レベルとなり、読書き制御信号Ｒ／Ｗ２が「Ｌ」レベルとなる（図１１の（１５）に示す）。

第３サイクルにおいては、第０群、第１群および第３群の列に対応する信号および回路は、第２サイクルの第０群、第１群、第２群の列に対応する信号および回路と同様に動作し、第２群の列に対応する信号および回路は、第２サイクルの第３群の列に対応する信号および回路と同様に動作する。

第３サイクルにおいて、クロック信号ＣＬＫφ１およびφ２が「Ｈ」レベルのときには、制御信号生成回路１３によって、書込みドライバ活性化信号ＷＥ２およびＷＥＰが「Ｈ」レベルとなる（図１１の（１６）に示す）。

第３サイクルにおいて、クロック信号ＣＬＫφ１が「Ｈ」レベルになると、入力されたロウアドレス信号Ａ０〜Ａ８に対応するワード線ＷＬが活性化される（図１１の（１７）に示す）。

また、アドレス遅延回路２０で遅延させられたロウアドレス信号ｄＡ０〜ｄＡ８に対応するワード線ＰＷＬが活性化される（図１１の（１８）に示す。）
第２群の列における書込みドライバＷＤＲは、書込みドライバ活性化信号ＷＥ２が「Ｈ」レベルとなると、書込み信号線ＷＤ１６〜ＷＤ２３の第２群書込みデータＤａｔａ＿Ｗ１６〜２３をビット線対ＢＬ，Ｉ＿ＢＬに出力する（図１１の（１９）に示す）。これにより、活性化されているワード線ＷＬに接続されているメモリセルＭＣ１にデータが書込まれる。

パリティ部における書込みドライバＷＤＲは、書込みドライバ活性化信号ＷＥＰが「Ｈ」レベルとなると、書込み信号線ＷＰ０〜ＷＰ５のパリティ書込みデータをビット線ＷＢＬＰ，Ｉ＿ＷＢＬＰに出力する（図１１の（２０）に示す）。これにより、活性化されているワード線ＰＷＬに接続されているメモリセルＭＣ２にデータが書込まれる。

（従来の構成）
次に、本実施の形態に係るＥＣＣ機能付き半導体記憶装置との比較のため、従来のＥＣＣ機能付き半導体記憶装置の詳細について説明する。

図１２は、従来のＥＣＣ機能付き半導体記憶装置の構成を示す。同図を参照して、このＥＣＣ機能付き半導体記憶装置２００が、本実施の形態のＥＣＣ機能付き半導体記憶装置１００と相違する点は、このＥＣＣ機能付き半導体記憶装置２００は、制御信号生成回路１３の代わりに制御信号生成回路６３を備え、メモリセルアレイ２１の代わりにメモリセルアレイ７１を備え、メモリセルアレイ周辺回路群２２の代わりにメモリセルアレイ周辺回路群７２を備え、データ遅延回路１４とアドレス遅延回路２０と第２ロウ系デコーダ１９とを備えない点である。

従来の読書き制御信号Ｒ／Ｗ０〜３は、本実施の形態の読書き制御信号Ｒ／Ｗ０〜３と、以下のように、その指示する内容が異なる。

読書き制御信号Ｒ／Ｗ０が「Ｌ」レベルのときには、第０群の列に対して書込みを指示する。読書き制御信号Ｒ／Ｗ１が「Ｈ」レベルのときには、第１群の列に対して読出しを指示し、読書き制御信号Ｒ／Ｗ１が「Ｌ」レベルのときには、第１群の列に対して書込みを指示する。読書き制御信号Ｒ／Ｗ２が「Ｈ」レベルのときには、第２群の列に対して読出しを指示し、読書き制御信号Ｒ／Ｗ２が「Ｌ」レベルのときには、第２群の列に対して書込みを指示する。読書き制御信号Ｒ／Ｗ３が「Ｈ」レベルのときには、第３群の列に対して読出しを指示し、読書き制御信号Ｒ／Ｗ３が「Ｌ」レベルのときには、第３群の列に対して書込みを指示する。したがって、読書き制御信号Ｒ／Ｗ０〜３によって、読出しか、書込みかのいずれかが行なわれ、本実施の形態のように１サイクルで読出しと書込みが行なわれることがない。

図１３は、従来の制御信号生成回路６３の構成を示す。同図を参照して、論理回路Ｌ１によって、読書き制御信号Ｒ／Ｗｉ（ｉ＝０〜３）が「Ｈ」レベル、クロック信号ＣＬＫφ１が「Ｌ」レベル、かつクロック信号ＣＬＫφ２が「Ｌ」レベルのときに、プリチャージ信号ＰＣｉ（ｉ＝０〜３）が「Ｌ」レベルとなる。このように従来のＥＣＣ機能付き半導体記憶装置２００では、本実施の形態に係るＥＣＣ機能付き半導体記憶装置１００と異なり、読書き制御信号Ｒ／Ｗｉ（ｉ＝０〜３）が「Ｌ」レベルのときには、プリチャージ信号ＰＣｉ（ｉ＝０〜３）が「Ｌ」レベルとならない。

論理回路Ｌ２によって、読書き制御信号Ｒ／Ｗｉ（ｉ＝０〜３）が「Ｈ」レベル、かつクロック信号ＣＬＫφ２が「Ｌ」レベルのときに、ビット線選択信号ＢＬＳｉ（ｉ＝０〜３）が「Ｈ」レベルとなる。このように従来のＥＣＣ機能付き半導体記憶装置２００では、本実施の形態に係るＥＣＣ機能付き半導体記憶装置１００と異なり、読書き制御信号Ｒ／Ｗｉ（ｉ＝０〜３）が「Ｌ」レベルのときには、ビット線選択信号ＢＬＳｉ（ｉ＝０〜３）が「Ｈ」レベルとならない。

論理回路Ｌ３およびフリップフロップＦＦ１によって、読書き制御信号Ｒ／Ｗｉ（ｉ＝０〜３）が「Ｈ」レベル、かつクロック信号ＣＬＫφ１が「Ｈ」レベルとなる時点から、クロック信号ＣＬＫφ１が「Ｌ」レベル、かつクロック信号ＣＬＫφ２が「Ｌ」レベルとなる時点まで、センスアンプ活性化信号ＳＡＥｉ（ｉ＝０〜３）が「Ｈ」レベルとなる。このように従来のＥＣＣ機能付き半導体記憶装置２００では、本実施の形態に係るＥＣＣ機能付き半導体記憶装置１００と異なり、読書き制御信号Ｒ／Ｗｉ（ｉ＝０〜３）が「Ｌ」レベルのときには、クロック信号ＣＬＫφ１が「Ｈ」レベルとなる時点からセンスアンプ活性化信号ＳＡＥｉ（ｉ＝０〜３）が「Ｈ」レベルとならない。

論理回路Ｌ４によって、読書き制御信号Ｒ／Ｗｉ（ｉ＝０〜３）が「Ｌ」レベル、クロック信号ＣＬＫφ１が「Ｈ」レベル、かつクロック信号ＣＬＫφ２が「Ｈ」レベルのときに、書込みドライバ活性化信号ＷＥｉ（ｉ＝０〜３）が「Ｈ」レベルとなる。

論理回路Ｌ５，Ｌ６によって、読書き制御信号Ｒ／Ｗ０〜Ｒ／Ｗ３が「Ｈ」レベル、クロック信号ＣＬＫφ１が「Ｌ」レベル、かつクロック信号ＣＬＫφ２が「Ｌ」レベルのときに、プリチャージ信号ＰＣＰが「Ｌ」レベルとなる。このように従来のＥＣＣ機能付き半導体記憶装置２００では、本実施の形態に係るＥＣＣ機能付き半導体記憶装置１００と異なり、読書き制御信号Ｒ／Ｗｉ（ｉ＝０〜３）のいずれかが「Ｌ」レベルのときには、プリチャージ信号ＰＣＰが「Ｌ」レベルとならない。

論理回路Ｌ５，Ｌ７によって、読書き制御信号Ｒ／Ｗ０〜Ｒ／Ｗ３が「Ｈ」レベル、かつクロック信号ＣＬＫφ２が「Ｌ」レベルのときに、ビット線選択信号ＢＬＳＰが「Ｈ」レベルとなる。このように従来のＥＣＣ機能付き半導体記憶装置２００では、本実施の形態に係るＥＣＣ機能付き半導体記憶装置１００と異なり、読書き制御信号Ｒ／Ｗｉ（ｉ＝０〜３）のいずれかが「Ｌ」レベルのときには、ビット線選択信号ＢＬＳＰが「Ｈ」レベルとならない。

論理回路Ｌ５，Ｌ８およびフリップフロップＦＦ２によって、読書き制御信号Ｒ／Ｗ０〜Ｒ／Ｗ３が「Ｈ」レベル、かつクロック信号ＣＬＫφ１が「Ｈ」レベルとなる時点から、クロック信号ＣＬＫφ１が「Ｌ」レベル、かつクロック信号ＣＬＫφ２が「Ｌ」レベルとなる時点まで、センスアンプ活性化信号ＳＡＥＰが「Ｈ」レベルとなる。このように従来のＥＣＣ機能付き半導体記憶装置２００では、本実施の形態に係るＥＣＣ機能付き半導体記憶装置１００と異なり、読書き制御信号Ｒ／Ｗｉ（ｉ＝０〜３）のいずれかが「Ｌ」レベルのときには、クロック信号ＣＬＫφ１が「Ｈ」レベルとなる時点からセンスアンプ活性化信号ＳＡＥＰが「Ｈ」レベルとならない。

論理回路Ｌ９，Ｌ１０によって、読書き制御信号Ｒ／Ｗ０〜Ｒ／Ｗ３のうちのいずれかが「Ｌ」レベル、クロック信号ＣＬＫφ１が「Ｈ」レベル、かつクロック信号ＣＬＫφ２が「Ｈ」レベルのときに、書込みドライバ活性化信号ＷＥＰが「Ｈ」レベルとなる。

図１４は、図１２におけるメモリセルアレイ７１と、メモリセルアレイ周辺回路群７２と、第１ロウ系デコーダ１８の構成を示す。

同図を参照して、メモリセルアレイ７１におけるパリティ部のＳＲＡＭセルアレイは、本実施の形態と異なり、ノーマル部のＳＲＡＭセルアレイと同様の構成である。また、パリティ部のビット線対およびワード線も、本実施の形態と異なり、ノーマル部のビット線対およびワード線と同様である。

メモリセルアレイ周辺回路群７２における、パリティ部の書込みドライバＷＤＲは、本実施の形態のパリティ部の書込みドライバＷＤＲのように書込み用ビット線対と接続するのではなく、ノーマル部の書込みドライバＷＤＲと同様に、ビット線対ＢＬ，Ｉ＿ＢＬと接続する。

（従来のＥＣＣ機能付き半導体記憶装置の各サイクルの動作の概要）
次に、図１５を参照して、従来のＥＣＣ機能付き半導体記憶装置２００の各サイクルの動作の概要について説明する。

第３サイクルにおいて、第３群の列の読書き制御信号Ｒ／Ｗ３が書込みを示す「Ｌ」レベルとなる。第３群の列のメモリセルＭＣ１に第３群書込みデータＤ２ｗの書込みが行なわれるが、それに先立つ第２サイクルにおいて、すべての読書き制御信号Ｒ／Ｗ０〜Ｒ／Ｗ３が読出しを示す「Ｈ」レベルとなる。そして、ノーマル部およびパリティ部のすべての列から３２ビットのノーマル読出しデータＤ２ｒと、６ビットのパリティ読出しデータＰ２ｒとの読出しが開始される。第３サイクルにその読出しが完了する。

第３サイクルにおいて、パリティ読出しデータＰ２ｒを用いてノーマル読出しデータＤ２ｒの誤り訂正が行なわれる。誤り訂正されたノーマル読出しデータＤ２ｒは、ＣＰＵ１１に入力される。また、第３群書込みデータＤ２ｗと、誤り訂正されたノーマル読出しデータＤ２ｒとを用いて、パリティ書込みデータＰ２ｗが計算される。そして、ノーマル書込みデータＤ２ｗとパリティ書込みデータＰ２ｗがメモリセルＭＣ１に書込まれる。

このように従来のＥＣＣ機能付き半導体記憶装置では、メモリセルにデータの書込みを行なう場合には、データの書込みを行なうサイクルの１サイクル前に、すべての列のメモリセルからのデータの読出しを行なう。したがって、メモリセルにデータの書込みを行なう場合には、２サイクルを必要とし、書込み速度が低下する。

（従来の動作の詳細）
次に、図１６に示すタイミングチャートを参照して、従来のＥＣＣ機能付き半導体記憶装置２００の動作の詳細を説明する。

まず、第２サイクルにおいて、読書き制御信号Ｒ／Ｗ０〜Ｒ／Ｗ３が「Ｈ」レベルとなる（図１６の（１）に示す）。

第２サイクルにおいて、クロック信号ＣＬＫφ１およびＣＬＫφ２が「Ｌ」レベルのときには、制御信号生成回路６３によって、プリチャージ信号ＰＣ０〜ＰＣ３，ＰＣＰが「Ｌ」レベルとなる（図１６の（２）に示す）。これにより、すべてのプリチャージ回路３２は、接続されたビット線対ＢＬ，Ｉ＿ＢＬを、プリチャージする。

第２サイクルにおいて、クロック信号ＣＬＫφ２が「Ｌ」レベルのときには、制御信号生成回路６３によって、ビット線選択信号ＢＬＳ０〜ＢＬＳ３，ＢＬＳＰが「Ｈ」レベルとなる（図１６の（３）に示す）。これにより、すべてのビット線選択回路３１は、それに接続されたビット線対ＢＬ，Ｉ＿ＢＬまたはＢＬＰ，Ｉ＿ＢＬＰと、対応する読出し信号線ＲＢ０〜ＲＢ３１またはＲＰ０〜ＲＰ５とを接続する。

第２サイクルにおいて、クロック信号ＣＬＫφ１が「Ｈ」レベルになると、入力されたロウアドレス信号Ａ０〜Ａ８に対応するワード線ＷＬが活性化され（図１６の（４）に示す）、活性化されたワード線に接続されているすべての列のメモリセルＭＣ１のデータが、そのメモリセルＭＣ１に接続されているビット線対ＢＬ，Ｉ＿ＢＬに読出しデータとして出力される。

また、クロック信号ＣＬＫφ１が「Ｈ」レベルになってから、次の第３サイクルでクロック信号ＣＬＫφ１およびＣＬＫφ２が「Ｌ」レベルになるまでの間、センスアンプ活性化信号ＳＡＥ０〜ＳＡＥ３，ＳＡＥＰが「Ｈ」レベルとなる（図１６の（５）に示す）。これにより、すべてのセンスアンプ３３は、活性化状態となり、それに接続するビット線対ＢＬ，Ｉ＿ＢＬのノーマル読出しデータまたはパリティ読出しデータを増幅する（図１６の（６）に示す）。

第２サイクルにおいては、制御信号生成回路６３によって、ノーマル書込みドライバ活性化信号ＷＥ０〜ＷＥ３、およびパリティ書込みドライバ活性化信号ＷＥＰが「Ｌ」レベルとなる（図１６の（７）に示す）。

このようにして、３２ビットのノーマル読出しデータは、読出し信号線ＲＢ０〜ＲＢ３１を通じて、６ビットのパリティ読出しデータは、読出し信号線ＲＰ０〜ＲＰ５を通じて、ＥＣＣ読出し回路１５に送られる（図１６の（８）に示す）。

ＥＣＣ読出し回路１５は、６ビットのパリティ読出しデータを用いて、３２ビットのノーマル読出しデータの誤り訂正を行ない、訂正後のノーマル読出しデータを読出しデータバスＲＤＢ０〜ＲＤＢ３１を通じて、ＣＰＵ１１およびセレクト部１７に出力する（図１６の（９）に示す）。

第３サイクルにおいて、ＣＰＵ１１は、読出しデータバスＲＤＢ０〜ＲＤＢ３１を通じて訂正後のノーマル読出しデータを取込む（図１６の（１０）に示す）。

また、ＣＰＵ１１は、第３群書込みデータＤａｔａ＿Ｗ２４〜３１を書込みデータバスＷＤＢ２４〜ＷＤＢ３１に出力する（図１６の（１１）に示す）。

セレクト部１７は、読出しデータバスＲＤＢ０〜ＲＤＢ３１を通じて誤り訂正されたノーマル読出しデータと、書込みデータバスＷＤＢ２４〜ＷＤＢ３１を通じて第３群書込みデータＤａｔａ＿Ｗ２４〜３１とを受け、書込みデータバスＷＤＢ０〜ＷＤＢ２３に、誤り訂正された読出しデータを出力し、書込みデータバスＷＤＢ２４〜ＷＤＢ３１に、第３群書込みデータＤａｔａ＿Ｗ２４〜３１を出力する。書込みデータバスＷＤＢ０〜ＷＤＢ３１の３２ビットのデータは、ＥＣＣ書込み回路１５に送られる（図１６の（１２）に示す）
ＥＣＣ書込み回路１５は、セレクト部１７から出力された書込みデータバスＷＤＢ０〜ＷＤＢ３１の３２ビットのデータを用いてパリティ書込みデータを算出して、書込み信号線ＷＰ０〜ＷＰ５に出力する（図１６の（１３）に示す）。

第３サイクルでは、読書き制御信号Ｒ／Ｗ０〜Ｒ／Ｗ２が「Ｈ」レベルとなり、読書き制御信号Ｒ／Ｗ３が「Ｌ」レベルとなる（図１６の（１４）に示す）。

第３サイクルにおいては、第０群、第１群および第２群の列に対応する信号および回路は、読出しサイクルと同様に動作する。

一方、第３群の列に対応する信号および回路は、以下の動作を行なう。

第３サイクルにおいて、クロック信号ＣＬＫφ１が「Ｈ」レベルになると、入力されたロウアドレス信号Ａ０〜Ａ８に対応するワード線ＷＬが活性化される（図１６の（１５）に示す）。

第３サイクルにおいて、クロック信号ＣＬＫφ１およびφ２が「Ｈ」レベルのときには、制御信号生成回路６３によって、書込みドライバ活性化信号ＷＥ３，ＷＥＰが「Ｈ」レベルとなる（図１６の（１６）に示す）。

第３群の列における書込みドライバＷＤＲは、書込みドライバ活性化信号ＷＥ３が「Ｈ」レベルとなると、書込み信号線ＷＤ２４〜ＷＤ３１の第３群書込みデータＤａｔａ＿Ｗ２４〜３１をビット線対ＢＬ，Ｉ＿ＢＬに出力する（図１６の（１７）に示す）。これにより、活性化されているワード線ＷＬに接続されているメモリセルＭＣ１にデータが書込まれる。

パリティ部における書込みドライバＷＤＲは、書込みドライバ活性化信号ＷＥＰが「Ｈ」レベルとなると、書込み信号線ＷＰ０〜ＷＰ５のパリティ書込みデータをビット線対ＢＬＰ，Ｉ＿ＢＬＰに出力する（図１６の（１８）に示す）。これにより、活性化されているワード線ＷＬに接続されているメモリセルＭＣ１にデータが書込まれる。

以上のように、本実施の形態に係るＥＣＣ機能付き半導体記憶装置によれば、メモリセルアレイのうち、指定された群に対してデータの書込みを行なうような場合に、１サイクルで、その群のメモリセルへのデータの書込み、および正規部とパリティ部のすべての列のメモリセルからのデータの読出しを行なう。そして、次のサイクルで、パリティ部へのパリティの書込みを行なうが、この書込みは、次に指定された群に対してのデータの書込み、および正規部とパリティ部のすべての列のメモリセルからのデータの読出しと並行して行なうことができる。したがって、実質的に１サイクルで、メモリセルにデータの書込みを行なうことができるので、データの書込みを高速化することができる。

本発明は、上記の実施形態に限定するものではなく、たとえば、以下のような変形例も含む。

（１） 複数サイクル後にパリティ部への書込み
本発明の実施形態では、あるサイクルで、正規部へデータの書込みを行なったときに、その書込みを行なったデータに対応する新たなパリティの書込みは、１サイクル後に行なわれるが、ｎサイクル後（ｎ＞２）に行なうものとしてもよい。ｎサイクル後に行なう場合には、アドレス遅延回路によってアドレスＡ０〜Ａ８をｎサイクル遅延させ、データ遅延回路によって書込みデータＤａｔａ＿Ｗ０〜３１をｎサイクル遅延させ、制御信号生成回路で、読書き制御信号Ｒ／Ｗ０〜３をｎサイクル遅延させるものとすればよい。

（２） １サイクルで正規部の複数群に対してのデータの書込み
本発明の実施形態では、各サイクルでは、正規部の１つの群に対して、データの書込みを行なうものとした（つまり、８ビットデータの書込み）が、本発明は、これに限定するものではなく、２つの群に対してのデータの書込み（１６ビットデータの書込み）、３つの群に対してのデータの書込み（２４ビットデータの書込み）、または４つの群に対してのデータの書込み（３２ビットデータの書込み）を行なうものとしてもよい。

（３） メモリセルアレイの列の数
本発明の実施の形態では、第０〜第３１列のノーマル部と、第３２列〜第３７列のパリティ部とからなるメモリセルアレイを例として用いたが、これに限定するものではない。ただし、ハミング符号（１ビット誤り訂正）を形成するためには、ノーマル部の列の数を２ⁿとし、パリティ部の列の数ｐとしたときに、２ｐ−ｐ−１≧ｎの条件を満たすことが必要となる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施形態に係るＥＣＣ機能付き半導体記憶装置の構成を示す図である。 アドレス遅延回路２０の構成を示す図である。 データ遅延回路１４の構成を示す図である。 制御信号生成回路１３の構成を示す図である。 図１におけるメモリセルアレイ２１と、メモリセルアレイ周辺回路群２２と、第１ロウ系デコーダ１８と、第２ロウ系デコーダ１９の構成を示す図である。 ノーマル部のＳＲＡＭセルＭＣ１の構成を示す図である。 パリティ部のＳＲＡＭセルＭＣ２の構成を示す図である。 ＥＣＣ書込み回路１６の構成を示す図である。 ＥＣＣ読出し回路１５の構成を示す図である。 本発明の実施の形態に係るＥＣＣ機能付き半導体記憶装置の各サイクルの動作の概要を示す図である。 本発明の実施の形態に係るＥＣＣ機能付き半導体記憶装置の動作の詳細を示すタイミングチャートである。 従来のＥＣＣ機能付き半導体記憶装置の構成を示す図である。 従来の制御信号生成回路６３の構成を示す図である。 図１２におけるメモリセルアレイ７１と、メモリセルアレイ周辺回路群７２と、第１ロウ系デコーダ１８の構成を示す図である。 従来のＥＣＣ機能付き半導体記憶装置の各サイクルの動作の概要を示す図である。 従来のＥＣＣ機能付き半導体記憶装置の動作の詳細を示すタイミングチャートである。

符号の説明

１１ ＣＰＵ、１２ ＣＬＫ生成回路、１３，６３ 制御信号生成回路、１４ データ遅延回路、１５ ＥＣＣ読出し回路、１６ ＥＣＣ書込み回路、１７ セレクト部、１８ 第１ロウ系デコーダ、１９ 第２ロウ系デコーダ、２０ アドレス遅延回路、２１，７１ メモリセルアレイ、２２，７２ メモリセルアレイ周辺回路群、２３，２４ プリデコーダ、２５，２６ ロウデコーダ、３１ ビット線選択回路、３２ プリチャージ回路、３３ センスアンプ、１００，２００ ＥＣＣ機能付き半導体記憶装置、ＲＢ 読出しバッファ、ＷＤＲ 書込みドライバ、ＮＭ０〜ＮＭ１０ ＮチャネルＭＯＳトランジスタ、ＰＭ０〜ＰＭ４ ＰチャネルＭＯＳトランジスタ、ＭＣ１，ＭＣ２ メモリセル、ＢＬ，Ｉ＿ＢＬ，ＷＢＬＰ，Ｉ＿ＷＢＬＰ，ＲＢＬＰ，Ｉ＿ＲＢＬＰ ビット線、ＷＬ，ＰＷＬ ワード線、ＦＦ０〜ＦＦ４，ＦＰ フリップフロップ、Ｓ０，Ｓ１，Ｓ２，Ｓ３ セレクタ、Ｌ１〜Ｌ１４ 論理回路、ＩＶ１ インバータ、Ｎ，Ｉ＿Ｎ ノード。

Claims (7)

1. 行列状に配置されるとともに、複数の列を１個の群としたときに複数群に分割され、群単位でデータの読出しおよび書込みが行なわれる正規部のメモリセルアレイと、各行が正規部の同一行のメモリセルのデータのパリティを記憶するパリティ部のメモリセルアレイとを備えたＥＣＣ機能付き半導体記憶装置であって、
   正規部と同一のワード線の活性化によってその開閉が制御され、読出し用ビット線対と接続される読出し用のポートと、パリティ部専用のワード線の活性化によってその開閉が制御され、書込み用ビット線対と接続される書込み用のポートを有するパリティ部のメモリセルと、
   正規部の各列のメモリセルからデータの読出しを行なう正規部の各列の読出し系回路と、
   パリティ部の各列のメモリセルから前記読出し用ポートおよび前記読出し用ビット線対を通じて、パリティの読出しを行なうパリティ部の各列の読出し系回路と、
   前記パリティ部の各列の読出し系回路で読み出されたパリティを用いて、前記正規部の各列の読出し系回路で読み出されたデータに誤りがあれば、訂正を行なう訂正回路と、
   読書き制御信号が非書込みを指示する群に属する列についての前記訂正回路から出力されるデータと、前記読書き制御信号が書込みを指示する群に属する列についての前記外部からの書込みデータとからなる情報ビットのデータについてのパリティを算出するパリティ算出回路と、
   正規部の各列が属する群の読書き制御信号が書込みを指示するときに、外部からの書込みデータをビット線対を通じてメモリセルに書込む正規部の各列の書込みドライバと、
   外部からのアドレス信号を所定サイクル遅延させて遅延アドレス信号を出力するアドレス遅延回路と、
   前記遅延アドレス信号に従って、パリティ部専用のワード線を活性化させるパリティ部専用のロウ系デコーダと、
   各群の読書き制御信号を所定サイクル数遅延させて各群の遅延読書き制御信号を出力する制御信号生成回路と、
   いずれかの群の前記遅延読書き制御信号が書込みを指示するときに、前記算出されたパリティを前記書込み用ビット線対および書込み用ポートを通じてメモリセルに書込むパリティ部の各列の書込みドライバとを備えたＥＣＣ機能付き半導体記憶装置。
2. 前記正規部の各列の書込みドライバは、前記正規部の各列の読出し系回路を経由することなく、前記書込みデータをビット線対に出力する、請求項１記載のＥＣＣ機能付き半導体記憶装置。
3. 前記正規部の各列の書込みドライバは、前記正規部の各列の読出し系回路によるメモリセルからのデータの読出し後に、その読出しが行なわれたサイクルと同一のサイクルで前記書込みを行なう、請求項２記載のＥＣＣ機能付き半導体記憶装置。
4. 外部からの書込みデータを所定サイクル数遅延させた遅延書込みデータを出力するデータ遅延回路と、
   各群について設けられ、前記データ遅延回路から出力される遅延書込みデータと、前記訂正回路から出力されるデータとを受けて、その群の読書き制御信号が書込みを指示するときには、前記遅延書込みデータを前記パリティ算出回路に出力し、その群の読書き制御信号が非書込みを指示するときには、前記訂正回路から出力されたデータを前記パリティ算出回路に出力するセレクタとをさらに備えた請求項３記載のＥＣＣ機能付き半導体記憶装置。
5. 前記所定サイクル数は、１サイクルとする、請求項４記載のＥＣＣ機能付き半導体記憶装置。
6. 前記制御信号生成回路は、さらに、
   前記遅延読書き制御信号のいずれかが書込みを指示するときに、パリティ部の各列の書込みドライバを活性化させる書込みドライバ活性化信号を生成する、請求項５記載のＥＣＣ機能付き半導体記憶装置。
7. 前記正規部およびパリティ部の各列の読出し系回路は、センスアンプと、ビット線選択回路と、プリチャージ回路と、読出しバッファとを含み、
   前記制御信号生成回路は、さらに、
   前記読書き制御信号のレベルに依存せずに、クロック信号に基づき前記センスアンプを活性化させるセンスアンプ活性化信号を生成し、
   前記読書き制御信号のレベルに依存せずに、クロック信号に基づき前記ビット線選択回路にビット線対の選択を行なわせるビット線選択信号を生成し、
   前記読書き制御信号のレベルに依存せずに、クロック信号に基づき前記プリチャージ回路にプリチャージを行なわせるプリチャージ信号を生成する、請求項５記載のＥＣＣ機能付き半導体記憶装置。

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