JP2007066423A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】 アクセスへの影響を最小限に抑えつつ、低消費電力な半導体メモリを備えた半導体集積回路装置を提供すること。
【解決手段】 パワーオン検知回路１と、メモリセルアレイ３と、メモリセルアレイ３のアドレスを順次カウントし、メモリセルアレイ３のメモリセルのデータをカウントに従って初期化する初期化カウンタ５と、入出力データ数がＮビットの入出力バッファ７と、Ｍ×Ｎビットのデータを保持可能であり、入出力バッファとＮビットずつデータを入出力し、メモリセルアレイ３と最大Ｍ×Ｎビットのデータを入出力するリードライトバッファ９と、エラー検知訂正回路１１と、パワーオン検知回路１がパワーオンを検知した後、初期化カウンタ５によるメモリセルのデータの初期化が全て完了したか否かを判断する初期化検知回路１３と、を備える。そして、ライト動作時のメモリセルアレイ３へのデータ書き込みビット数を、初期化完了前と完了後とで変える。
【選択図】 図１

Description

この発明は半導体集積回路装置に係わり、特に、エラー検知訂正回路を備えた半導体メモリを有する半導体集積回路装置に関する。
エラー検知訂正（error checking and correcting：ＥＣＣ）回路を備えたメモリは、ＥＣＣ動作をいかに見えなくし、ライト／リードアクセスに対する影響を最小限に抑えこむかが重要である。ＥＣＣ動作は、アクセスとしては無駄になるからである。ライト／リードアクセスに対する影響を最小限に抑える方法としては、大きく下記の２つの方法がある。
（１） 本来のライト／リードアクセスに関係がないサイクル中に、ＥＣＣ動作を行う。
（２） アクセスには影響するが、その影響を最小限に抑えてＥＣＣ動作を行う。
例えば、入出力データ数よりも多くのデータをメモリセルアレイからまとめて読み出す。そして、このデータに対してＥＣＣ動作を行い、レジスタ等の一時記憶にデータを保持しておき、連続的にライト／リード動作を行う。このような動作はページモードや、バーストモードのような連続動作と組み合わせると、より有効となる。しかしながら、入出力データ数よりも多くのデータに対してＥＣＣ動作を行うと、消費電力が多くなる。
このような方法を開示した文献としては、特許文献１がある。
特開２００５−２５８２７
この発明は、アクセスへの影響を最小限に抑えつつ、低消費電力な半導体メモリを備えた半導体集積回路装置を提供する。
この発明の一態様に係る半導体集積回路装置は、パワーオンを検知するパワーオン検知回路と、メモリセルが集積されたメモリセルアレイと、前記メモリセルアレイのアドレスを順次カウントし、前記メモリセルアレイに集積された前記メモリセルのデータをカウントに従って初期化する初期化カウンタと、入出力データ数がＮビットの入出力バッファと（ただし、Ｎは１以上の自然数）、Ｍ×Ｎビットのデータを保持可能であり、前記入出力バッファとＮビットずつデータを入出力し、前記メモリセルアレイと最大Ｍ×Ｎビットのデータを入出力するリードライトバッファと（ただし、Ｍは２以上の自然数）、前記メモリセルアレイからの前記Ｍ×Ｎビットのデータにエラーがあるか否かを検知し、エラーが検知されたとき、検知されたエラーを訂正するエラー検知訂正回路と、前記パワーオン検知回路がパワーオンを検知した後、前記初期化カウンタによる前記メモリセルのデータの初期化が全て完了したか否かを判断する初期化検知回路と、を備え、ライト動作時の前記メモリセルアレイへのデータ書き込みビット数を、前記初期化完了前と完了後とで変える。
この発明によれば、アクセスへの影響を最小限に抑えつつ、低消費電力な半導体メモリを備えた半導体集積回路装置を提供できる。
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
（第１実施形態）
図１は、この発明の第１実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。
図１に示すように、第１実施形態に係る半導体集積回路装置は、パワーオン検知回路１、メモリセルアレイ３、初期化カウンタ５、入出力バッファ（Ｉ／Ｏバッファ）７、リードライトバッファ９、エラー検知訂正回路１１と、初期化検知回路１３と、を備える。
パワーオン検知回路１は、パワーオンを検知する。本例のパワーオン検知回路は、パワーオンリセット信号の入力を受けてパワーオンを検知し、集積回路装置を活性化させるパワーオン検知信号ＣＨＲＤＹを出力する。
メモリセルアレイ３には、メモリセルが集積される。本例のメモリセルアレイ３は、ノーマルデータ部、及びパリティデータ部を有する。ノーマルデータ部にはノーマルデータが記憶され、パリティデータ部には検査データが記憶される。ノーマルデータは集積回路装置の外から入力されたデータ、例えば、書き込みデータであり、検査データは、書き込みデータを読み出したときに、書き込まれたデータと同じデータが読み出されているか否か（エラーが発生したか否か）を検査するためのデータである。また、本例のメモリセルＭＣには、ダイナミック型のメモリセルが利用される。ダイナミック型のメモリセルは、例えば、キャパシタに蓄積された電荷によってデータを保持するもので、データは揮発性である。このようなメモリセルは、例えば、ダイナミック型ＲＡＭ（ＤＲＡＭ）や、擬似スタティック型ＲＡＭ（Ｐｓｅｕｄｏ ＳＲＡＭ）のメモリセルに利用される。
初期化カウンタ５は、メモリセルアレイ３のアドレスを順次カウントし、カウントに従ってメモリセルのデータを初期化する。本例のメモリセルはダイナミック型であるので、データのリフレッシュが必要である。このため、本例の初期化カウンタ５は、リフレッシュカウンタを兼ねる。リフレッシュ動作としては、チップ内部のみの制御によってリフレッシュを実行するセルフリフレッシュ（Ｓｅｌｆ ｒｅｆｒｅｓｈ）の他、チップ外部からの制御によってリフレッシュを実行するエキストラリフレッシュ（Ｅｘｔｒａ ｒｅｆｒｅｓｈ）やオートリフレッシュ（Ａｕｔｏ ｒｅｆｒｅｓｈ）のいずれでも使用できる。
入出力バッファ７は、集積回路装置の外とデータの授受を行う。本例の入出力データ数はＮビットである（ただし、Ｎは１以上の自然数）。入出力バッファ７は、集積回路装置の外から、一度にＮビットのデータを入力し、また、集積回路装置の外へ、一度にＮビットのデータを出力する。Ｎビットの一例は、１６ビット（＝１ワード）である。
リードライトバッファ９は、入出力バッファ７のデータ入出力数よりも多いデータを保持することが可能な一時記憶回路である。一時記憶回路の一例はレジスタである。本例のリードライトバッファ９は、Ｍ×Ｎビットのデータを保持することが可能である（ただし、Ｍは１以上の自然数）。Ｍの一例は、例えば、バーストレングス（Ｂｕｒｓｔ Ｌｅｎｇｔｈ：Ｂ．Ｌ．）である。本例では、Ｂ．Ｌ．の一例として“４”を想定する。よって、本例のリードライトバッファ９は、Ｍ×Ｎビット＝４×１６ビット＝６４ビットのデータを保持することが可能である。本例のリードライトバッファ９は、入出力バッファ７に対してはＮビット（＝１６ビット）ずつデータを入出力し、メモリセルアレイ３のノーマルデータ部に対しては最小でＮビット（＝１６ビット）、最大でＭ×Ｎビット（＝６４ビット）のデータを入出力する。
エラー検知訂正回路１１は、メモリセルアレイ３のノーマルデータ部から読み出したＭ×Ｎビット（＝６４ビット）のデータにエラーがあるか否かを検知する。エラーが検知されたとき、エラー検知訂正回路１１は検知されたエラーを訂正する。エラーの検知、及び訂正には、エラー訂正符号を用いる。エラー訂正符号の一例は、ハミング符号（Ｈａｍｍｉｎｇ−Ｃｏｄｅ）である。ハミング符号を用いたエラーの検知、及び訂正によれば、例えば、単一ビットエラー訂正（Ｓｉｎｇｌｅ−Ｅｒｒｏｒ−Ｃｏｒｒｅｃｔｉｏｎ）が可能である。本例のエラー検知訂正回路１１は、具体的には、検査データ生成回路１１１、情報データ生成回路１１３、シンドローム生成回路１１５、及びシンドロームデコード・誤り訂正回路１１７を有する。
検査データ生成回路１１１は、エラー検知訂正に使用する検査データを生成する。検査データは、Ｎビットのライトデータを含むＭ×Ｎビット（＝４×１６ビット＝６４ビット）のノーマルデータ（ＷＤ）から生成され、そのビット数の一例は、８ビットである。ノーマルデータ（ＷＤ）は、リードライトバッファ９から出力される。ノーマルデータ（ＷＤ）の全ビット、もしくはこのノーマルデータ（ＷＤ）のうちのＮビット（＝ライトデータ）は、ＤＱバッファ３１、カラムゲート３３、及びセンスアンプ３５を介してノーマルデータ部に書き込まれる。また、生成された検査データは、ＤＱバッファ３１、カラムゲート３３、及びセンスアンプ３５を介してパリティデータ部に書き込まれる。このとき、Ｍ×Ｎビットのノーマルデータ（ＷＤ）と検査データ、もしくはＮビットのライトデータと検査データとは、ロウアドレスバッファ１５によって指定された同じロウに書き込まれる。
情報データ生成回路１１３は、エラー検知訂正に使用する情報データを生成する。情報データは、Ｍ×Ｎビットのノーマルデータ（ＲＤ）から生成される。ノーマルデータ（ＲＤ）は、ノーマルデータ部からＤＱバッファ３１、カラムゲート３３、及びセンスアンプ３５を介して出力される。
シンドローム生成回路１１５は、ノーマルデータ（ＲＤ）から生成された情報データと、このノーマルデータ（ＲＤ）と同じロウから読み出された検査データとに基いてシンドローム信号を生成する。
シンドロームデコード・エラー訂正回路１１７は、ノーマルデータ（ＲＤ）にエラーがあった場合に、シンドローム信号に従ってエラーを訂正する。訂正されたノーマルデータ（ＲＤ）は、リードライトバッファ９に保持される。
初期化検知回路１３は、パワーオン検知回路１がパワーオンを検知した後、初期化カウンタ５によるメモリセルのデータの初期化が全て完了したか否かを判断する。
＜動作例＞
第１実施形態に係る装置のリード動作については、例えば、特許文献１に記載された装置と同様で良い。従って、本明細書ではライト動作のみを説明する。
図２は、この発明の第１実施形態に係る半導体集積回路装置の動作フローの一例を示す流れ図である。
第１実施形態に係る装置は、初期化完了前と完了後とで、ライト動作時のメモリセルアレイ３のノーマルデータ部へのデータ書き込みビット数を変える。
その一例は、図２に示すように、まず、パワーオンを検知した後（ＳＴ．１）、初期化検知回路１３が、全てのメモリセルの初期化、本例では全てのメモリセルのリフレッシュが完了したか否かを判断する（ＳＴ．２）。
リフレッシュが完了していない場合（Ｎｏ）には、Ｎビットのライトデータを含むＭ×Ｎビットのノーマルデータ（ＷＤ）の全ビットを、メモリセルアレイ３のノーマルデータ部に書き込む（ＳＴ．３：全ビットデータ書き込み）。
反対に、リフレッシュが完了している場合（Ｙｅｓ）には、Ｎビットのライトデータを含むＭ×Ｎビットのノーマルデータ（ＷＤ）のうち、Ｎビットのライトデータのみを、メモリセルアレイ３のノーマルデータ部に書き込む（ＳＴ．４：書き換えビットのみデータ書き込み）。
具体的なライト動作の一例を、図３〜図８に示す。なお、リード動作については、図３〜図６に示す手順と同様であるので、本明細書ではその説明を省略する。
まず、図３に示すように、ワード線ＷＬを選択し、ノーマルデータ部からＭ×Ｎビット（本例では４×１６ビット＝６４ビット）のノーマルデータ（ＲＤ１〜ＲＤ４）、及びパリティデータ部から検査データ（ＰＲＷＤ、本例では８ビット）を読み出す。
次に、図４に示すように、ノーマルデータ（ＲＤ１〜ＲＤ４）、及び検査データ（ＰＲＷＤ）をセンスアンプで増幅及びリストアし、さらに、カラムゲートを介してＤＱバッファで増幅する。
次に、図５に示すように、ＤＱバッファで増幅されたノーマルデータ（ＲＤ１〜ＲＤ４）から情報データ（ＩＮＦ）を生成する。
次に、図６に示すように、検査データ（ＰＲＷＤ）と情報データ（ＩＮＦ）とに基いてシンドローム信号（ＳＹＮ）を生成する。次いで、シンドローム信号に従って、ノーマルデータ（ＲＤ１〜ＲＤ４）をエラー検知訂正し、エラー検知訂正したノーマルデータ（ＲＤ１ＥＣＣ〜ＲＤ４ＥＣＣ）をリードライトバッファ９に保持する。
次に、図７、又は図８に示すように、リードライトバッファ９に保持されたノーマルデータ（ＲＤ１ＥＣＣ〜ＲＤ４ＥＣＣ）のうち、Ｎビットのノーマルデータ（ＲＤ１ＥＣＣ）を入出力バッファ７に保持されたライトデータ（ＷＤ１）に書き換える。次いで、Ｎビットのライトデータを含むＭ×Ｎビットのノーマルデータ（ＷＤ１、ＲＤ２ＥＣＣ〜ＲＤ４ＥＣＣ）から検査データ（ＰＲＷＤ）を生成する。
ここで、全メモリセルのリフレッシュが完了していない場合には、図７に示すように、Ｎビットのライトデータを含むＭ×Ｎビットのノーマルデータ（ＷＤ１、ＲＤ２ＥＣＣ〜ＲＤ４ＥＣＣ）の全てをノーマルデータ部へ書き込み、検査データをパリティデータ部へ書き込む。
反対に、全メモリセルのリフレッシュが完了している場合には、図８に示すように、Ｎビットのライトデータを含むＭ×Ｎビットのノーマルデータ（ＷＤ１、ＲＤ２ＥＣＣ〜ＲＤ４ＥＣＣ）のうち、Ｎビットのライトデータ（ＷＤ１）のみをノーマルデータ部へ書き込み、検査データをパリティデータ部へ書き込む。
このように、第１実施形態によれば、ライト動作時のメモリセルアレイ３のノーマルデータ部へのデータ書き込みビット数を、メモリセルのデータの初期化完了前と完了後とで変える。
特に、第１実施形態は、パワーオン検知後において、全メモリセルのリフレッシュが完了していない場合には全ビットのデータをノーマルデータ部に書き込み、全メモリセルのリフレッシュが完了している場合には書き換えビットのみデータをノーマルデータ部に書き込む。
書き換えビットのみデータをノーマルデータ部に書き込むことによれば、全ビットのデータをノーマルデータ部に書き込む場合に比較して、例えば、活性化させるＤＱバッファ３１等の数を減らすことができる利点があり、消費電力を軽減できる。
ただし、第１実施形態では、全メモリセルのリフレッシュが完了していない場合には、全ビットのデータをノーマルデータ部に書き込む。この理由は、ノーマルデータ部、及びパリティデータ部の双方において、パワーオン直後のメモリセルは、どのようなデータを保持しているのかが未定であり、正しくないエラー検知訂正が実行される可能性があるためである。
データが未定であるならば、パワーオン直後にパリティデータ部から読み出した検査データは、ノーマルデータ部から読み出したノーマルデータの検査データとして正しいもの、とは限らない。このため、ノーマルデータ部から読み出したノーマルデータは、正しくない検査データによって無用なエラー検知訂正が実行されてしまうことがある。無用なエラー検知訂正が実行されてしまうと、ノーマルデータ部に保持された６４ビットのノーマルデータと、リードライトバッファ９に保持された６４ビットのノーマルデータとは不一致となる。無論、リードライトバッファ９に保持された、例えば、６４（＝４×１６ビット）ビットのデータのうち、例えば、１６ビットはライトデータによって書き換えられるので、その部分は不一致で良い。しかしながら、残りの４８ビットは、無用なエラー検知訂正が実行されたデータのままである。
新たな検査データは、無用なエラー検知訂正が実行された４８ビットのデータに、１６ビットのライトデータを加えた６４ビットのデータから生成される。そして、パリティデータ部に書き込まれる。
ここで、ノーマルデータ部へは、１６ビットのライトデータのみを書き込み、残りの４８ビットは書き換えない、と仮定する。この仮定では、検査データは、ノーマルデータ部に保持した６４ビットのノーマルデータにほぼ確実に符合しない。無用なエラー検知訂正が、ライトデータ以外の４８ビットのデータに実行されているためである。
次に、この書き換えた１６ビットのデータを、書き換えていない４８ビットのデータとともに読み出すことを仮定する。情報データは、この６４ビットのデータから生成される。読み出そうとするデータは書き換えたライトデータの１６ビットだけである。この場合には、６４ビットのデータのうち、１６ビットのライトデータの部分にのみ、正しいエラー検知訂正が実行されれば、問題は無い。もちろん、１６ビットのライトデータの部分に、エラーが検知されなければ、エラー検知訂正をしなければ良い。しかしながら、ライトデータ以外の４８ビットのデータにエラーが検知され、これを基に６４ビットのデータに訂正が入ると、６４ビットのうちの１６ビットのライトデータの部分に、正しくないエラー検知訂正が実行されることがしばしばある。
例えば、エラー訂正符合にハミング符合を用い、単一ビットエラー訂正を行った場合、エラーが２つ以上あると（多ビットエラー、又は多重エラー）、エラーを発生した２つ以上のビットの組み合わせによっては、エラーがあるビットを訂正するのではなく、全く別のビットを訂正することがあり得る、この訂正が、本例では、ライトデータ以外の４８ビットに入れば問題が無いが、ライトデータの１６ビットに入ってしまうと、ライトデータが正しくないものに変わってしまう。
多重エラーを原因とした正しくないエラー検知訂正は、通常の動作では、エラーが発生するビットが少なく、訂正ビットが少ないため、発生する可能性は低い。しかしながら、エラーが発生するビットが多くなると、多重エラーを原因とした正しくないエラー検知訂正の発生確率が高まる。ここで説明しているパワーオン直後のメモリセルのように、ノーマルデータ部、及びパリティデータ部の双方において、どのようなデータを保持しているのかが未定であるような場合には、通常の動作では想定し得ないほどの数の訂正ビットが発生することがある。つまり、パワーオン直後においては、多重エラーが発生しやすく、この結果、多重エラーを原因とした正しくないエラー検知訂正が実行される確率が高い。
このような多重エラーを原因とした正しくないエラー検知訂正が実行されることを抑制するために、第１実施形態では、全メモリセルのリフレッシュが完了していない場合には、全ビットのデータをノーマルデータ部に書き込む。これにより、ライトデータの部分に、正しくないエラー検知訂正が発生する確率を軽減する。
このように、第１実施形態によれば、全てのメモリセルのリフレッシュが完了するまでは、リードライトバッファ９に保持された全てのデータ（本例では６４ビット）をノーマルデータ部に書き込むことで、パワーオン直後において、ライトデータの部分に正しくないエラー検知訂正が発生することを抑制でき、半導体メモリの信頼性を維持することができる。
さらに、全メモリセルのリフレッシュが完了したあとは、リードライトバッファ９に保持されたデータのうち書き換えたデータ（本例では１６ビット）をノーマルデータ部に書き込むことで、消費電力を軽減することができる。
次に、初期化検知回路の一例を説明する。
図９は、図１に示す初期化検知回路１３の一例を示す回路図である。
図９に示すように、図１に示す初期化検知回路１３は、全メモリセルのリフレッシュが完了したか否かを検知するリフレッシュ検知回路である。以下、初期化検知回路１３を、リフレッシュ検知回路１３と読み替える。
リフレッシュ検知回路１３は、カウンタアドレス、本例ではリフレッシュカウンタアドレスＲＣ＜０＞〜ＲＣ＜ＭＳＢ＞が、パワーオン検知後、最初のアドレスから最終のアドレスまでカウントアップされたか否かを検知する。そして、この検知の結果に基いて、リードライトバッファ９の全てをノーマルデータ部に接続するか、その一部をノーマルデータ部に接続するかを決定する。
接続の決定は、選択信号ＣＡＤＤ＜１＞〜ＣＡＤＤ＜Ｍ＞、本例では選択信号ＣＡＤＤ＜１＞〜ＣＡＤＤ＜４＞が行う。選択信号ＣＡＤＤ＜１＞〜ＣＡＤＤ＜４＞は、図３〜図８に示したリードライトバッファ９-１〜９-４とノーマルデータ部とを接続する電気的経路を選択する。
本例の選択信号ＣＡＤＤ＜１＞〜ＣＡＤＤ＜４＞はデコード回路１３１から出力され、デコード回路１３１は、カラムアドレス信号ＡＣ、本例ではカラムアドレス信号ＡＣ０、ＡＣ１をデコードすることで選択信号ＣＡＤＤ＜１＞〜ＣＡＤＤ＜４＞を生成する。本例では、選択信号ＣＡＤＤ＜１＞〜ＣＡＤＤ＜４＞のいずれか一本が、カラムアドレス信号ＡＣ０、ＡＣ１の論理によって“Ｈ”レベルとなる。これが基本の動作である。“Ｈ”レベルとなった選択信号ＣＡＤＤ＜１＞〜ＣＡＤＤ＜４＞のいずれか一つは、リードライトバッファ９-１〜９-４とノーマルデータ部とを接続する４組の電気的経路のうちの一つを選択する。
しかし、本例のリフレッシュ検知回路１３は、リフレッシュカウンタアドレスＲＣ＜０＞〜ＲＣ＜ＭＳＢ＞が最初のアドレスから最終のアドレスに達するまで、選択信号ＣＡＤＤ＜１＞〜ＣＡＤＤ＜４＞の全てを、カラムアドレス信号ＡＣ０、ＡＣ１に論理に関係なく“Ｈ”レベルとする。これにより、リードライトバッファ９-１〜９-４とノーマルデータ部とを接続する４組の電気的経路の全てを選択する。
具体的には、リフレッシュ検知回路１３は、リフレッシュカウンタアドレスＲＣ＜０＞〜ＲＣ＜ＭＳＢ＞が最終のアドレスに達するまで、デコード回路１３１のデコード機能を無効とする。反対に、リフレッシュカウンタアドレスＲＣ＜０＞〜ＲＣ＜ＭＳＢ＞が最終のアドレスに達すると、デコード機能を有効とする。このようにして、全てのメモリセルのリフレッシュが完了する前と後とで、選択信号ＣＡＤＤ＜１＞〜ＣＡＤＤ＜４＞を全て選択したり、あるいはカラムアドレス信号ＡＣ０、ＡＣ１の論理によって、いずれか一本を選択したりすることを可能とする。
本例では、デコード機能を無効とするか有効とするかは、デコード機能無効／有効信号Ａが行う。本例では、デコード機能無効／有効信号Ａが“Ｌ”レベルの間、デコード機能を無効とし、反対に、“Ｈ”レベルの間、デコード機能を有効する。具体的には、デコード機能無効／有効信号Ａは、カラムアドレス信号ＡＣ０、ＡＣ１をデコードする論理ゲート回路群１３３-１〜１３３-４の出力に接続された論理ゲート回路群１３５-１〜１３５-４の一方に入力される。論理ゲート回路群１３５-１〜１３５-４は、本例では、ＮＡＮＤゲート回路であるから、デコード機能無効／有効信号Ａが“Ｌ”レベルの間、論理ゲート回路群１３３-１〜１３３-４の出力に関係なく、全て“Ｈ”レベルを出力する。反対に、デコード機能無効／有効信号Ａが“Ｈ”レベルの間、論理ゲート回路群１３５-１〜１３５-４は、その出力を論理ゲート回路群１３３-１〜１３３-４の出力に従って“Ｈ”レベル、又は“Ｌ”レベルとする。
デコード機能無効／有効信号Ａは、リフレッシュカウンタアドレスＲＣ＜０＞〜ＲＣ＜ＭＳＢ＞を参照して生成される。リフレッシュカウンタアドレスＲＣ＜０＞〜ＲＣ＜ＭＳＢ＞は、初期化カウンタ（リフレッシュカウンタ）５から出力される。
本例では、リフレッシュカウンタアドレスＲＣ＜０＞〜ＲＣ＜ＭＳＢ＞は、カウンタアドレス検出回路１３７に入力される。本例のカウンタアドレス検出回路１３７は、リフレッシュカウンタアドレスＲＣ＜０＞〜ＲＣ＜ＭＳＢ＞が全て“Ｈ”レベルとなると、そのカウンタアドレス検出出力を“Ｌ”レベルとする。それ以外は全て“Ｈ”レベルである。カウンタアドレス検出出力は、フリップフロップ回路１３９に入力され、フリップフロップ回路１３９の出力は、ラッチ回路１４１に入力される。
本例のフリップフロップ回路１３９は、ＮＡＮＤゲート回路をクロスカップル接続したフリップフロップ回路であり、カウンタアドレス検出出力が“Ｈ”レベルから“Ｌ”レベルに変化したことを記憶する。
例えば、本例のフリップフロップ回路１３９は、カウンタアドレス検出出力が“Ｈ”レベル、パワーオン検知信号ＣＨＲＤＹが“Ｌ”レベルのときにリセットされ、その出力を“Ｌ”レベルとする。この後、パワーオン検知信号ＣＨＲＤＹが“Ｌ”レベルから“Ｈ”レベルとなるが、フリップフロップ回路１３９は保持状態であるから、その出力は“Ｌ”レベルを維持する。この後、カウンタアドレス検出出力が“Ｈ”レベルから“Ｌ”レベルとなると、フリップフロップ回路１３９はセットされ、その出力を“Ｌ”レベルから“Ｈ”レベルとする。以後、フリップフロップ回路１３９は、カウンタアドレス検出出力の変化に関わらず、パワーオン検知信号ＣＨＲＤＹが“Ｈ”レベルの間は、“Ｈ”レベルの出力を保持する。
即ち、本例では、フリップフロップ回路１３９の出力が“Ｌ”レベルの間、リフレッシュは完了していないことを示し、その出力が“Ｈ”レベルとなると、リフレッシュが完了したことを示す。
ラッチ回路１４１は、フリップフロップ回路１３９の出力をラッチする。本例のラッチ回路１４１の出力はリフレッシュ完了信号Ｂである。
本例のリフレッシュ完了信号Ｂは、フリップフロップ回路１３９の出力の反転となる。従って、リフレッシュ完了信号Ｂが“Ｈ”レベルの間、リフレッシュは完了していないことを示し、反対に、“Ｌ”レベルとなると、リフレッシュは完了したことを示す。
論理ゲート回路１４３は、リフレッシュ完了信号Ｂから、上述のデコード機能無効／有効信号Ａを生成する。本例の論理ゲート回路１４３の一例を図１０に示す。図１０に示すように、本例の論理ゲート回路１４３は、インバータゲート回路である。従って、デコード機能無効／有効信号Ａは、リフレッシュ完了信号Ｂの反転となる。
そして、上述の通り、デコード機能無効／有効信号Ａが“Ｌ”レベルの間、即ち、リフレッシュは完了していない間は、選択信号ＣＡＤＤ＜１＞〜ＣＡＤＤ＜４＞は全て“Ｈ”レベルとなり、選択信号ＣＡＤＤ＜１＞〜ＣＡＤＤ＜４＞を全て選択する。
反対に、“Ｈ”レベルの間、即ち、リフレッシュが完了した後は、選択信号ＣＡＤＤ＜１＞〜ＣＡＤＤ＜４＞は、上述の通りカラムアドレス信号ＡＣ０、ＡＣ１に従って“Ｈ”レベル、又は“Ｌ”レベルとなるので、選択信号ＣＡＤＤ＜１＞〜ＣＡＤＤ＜４＞のいずれかを一つを選択する。
（第２実施形態）
図１１は、この発明の第２実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。
図１１に示すように、第２実施形態が第１実施形態と異なるところは、初期化検知回路（リフレッシュ検知回路）１３-２が、カウンタアドレスに加えて、エラーが発生したか否かを示すエラーモニタ信号を参照して選択信号を出力することである。他は、第１実施形態と同様の構成である。
エラーモニタ信号は、エラーモニタ信号生成回路２０１から生成される。本例のエラーモニタ信号生成回路２０１は、シンドローム信号を参照しエラーモニタ信号を生成する。また、本例のエラーモニタ信号生成回路２０１は、アドレス遷移検知信号ＡＴＤを検知してリセットされる。即ち、エラーモニタ信号生成回路２０１は、アドレス遷移検知信号ＡＴＤを検知することで、書き込み前半の読み出し動作（ロウアドレスによる選択）から書き込み後半の書き込み動作（カラムアドレスによる選択）への遷移、及び書き込み後半の書き込み動作から次の書き込み前半の読み出し動作への遷移を検知する。これらの遷移を検知することで、エラーモニタ信号生成回路２０１は、シンドローム信号を参照して生成したエラーモニタ信号と、そのシンドローム信号によってエラー検知訂正されたデータとの対応づけを可能にでき、書き込み動作時に発生させる選択信号のタイミングを正しく決定することができる。
＜動作例＞
図１２は、この発明の第２実施形態に係る半導体集積回路装置の動作フローの一例を示す流れ図である。
図１２に示すように、第２実施形態の動作フローは、第１実施形態と同様であるが、ＳＴ．２に示す全てのメモリセルのリフレッシュが完了したか否かを判断した後の手順、特に、リフレッシュが完了している場合（Ｙｅｓ）の手順が異なる。
第２実施形態では、リフレッシュが完了している場合（Ｙｅｓ）に、ノーマルデータ部から読み出したＭ×Ｎビットのノーマルデータ（ＲＤ）に、エラーが有ったか否かを判断する（ＳＴ．４）。
エラーが無かった場合（Ｎｏ）には、第１実施形態と同様に、Ｎビットのライトデータを含むＭ×Ｎビットのノーマルデータ（ＷＤ）のうち、Ｎビットのライトデータのみを、メモリセルアレイ３のノーマルデータ部に書き込む（ＳＴ．５）。この動作は、第１実施形態の図８に示す動作と同様である。
反対に、エラーが有った場合（Ｙｅｓ）には、Ｎビットのライトデータを含むＭ×Ｎビットのノーマルデータ（ＷＤ）の全ビットを、メモリセルアレイ３のノーマルデータ部に書き込む（ＳＴ．３）。この動作は、第１実施形態の図７に示す動作と同様である。
このように、第２実施形態では、全てのメモリセルのリフレッシュが完了した後、書き込み動作前半に読み出したノーマルデータ（ＲＤ）にエラーが有ったか否かに基いて、書き込み動作後半に、メモリセルアレイ３のノーマルデータ部へ書き込むデータ書き込みビット数を変える。
このような第２実施形態によれば、全てのメモリセルのリフレッシュが完了した後において、書き込み動作前半に読み出したノーマルデータ（ＲＤ）に、万が一エラーが有った場合に、このノーマルデータから検査データを新たに生成すると、ノーマルデータ部に保持されたノーマルデータと、新たに生成された検査データとが不一致になってしまう、という事情を解消することができる。
反対に、書き込み動作前半に読み出したノーマルデータ（ＲＤ）にエラーが無かった場合には、第１実施形態と同様に、リードライトバッファ９に保持されたデータのうち書き換えたデータ（本例では１６ビット）をノーマルデータ部に書き込むので、第１実施形態と同様に、消費電力を軽減することができる。
もちろん、全てのメモリセルのリフレッシュが完了するまでは、リードライトバッファ９に保持された全てのデータ（本例では６４ビット）をノーマルデータ部に書き込むので、第１実施形態と同様に、パワーオン直後における多重エラーの発生を抑制でき、半導体メモリの信頼性を維持することができる。
このように、第２実施形態によれば、第１実施形態と同様の利点に加え、全てのメモリセルのリフレッシュが完了した後においても、ライトデータの部分に多重エラーを原因とした正しくないエラー検知訂正が発生することを抑制でき、半導体メモリの信頼性をより強く維持できる、という利点を得ることができる。
次に、初期化検知回路の一例を説明する。
図１３は、図１１に示す初期化検知回路１３-２の一例を示す回路図である。
図１３に示すように、初期化検知回路１３-２は、図９に示した初期化検知回路１３とほぼ同様の構成であるが、論理ゲート回路１４３-２の構成が異なる。本例の論理ゲート回路４３-２は、リフレッシュ完了信号Ｂに加え、エラーモニタ信号Ｃを参照して、デコード機能無効／有効信号Ａを生成する。本例の論理ゲート回路１４３-２の一例を図１４に示す。図１４に示すように、本例の論理ゲート回路１４３-２は、ＮＯＲゲート回路である。この論理ゲート回路１４３-２は、リフレッシュ完了信号Ｂ、及びエラーモニタ信号Ｃの少なくとも一方が“Ｈ”レベルであれば、デコード機能無効／有効信号Ａは“Ｌ”レベルとなり、カラムアドレス信号ＡＣ０、ＡＣ１に関わらずに、選択信号ＣＡＤＤ＜１＞〜ＣＡＤＤ＜４＞は、全て“Ｈ”レベルとなる。そして、リフレッシュ完了信号Ｂ、及びエラーモニタ信号Ｃの双方ともが“Ｌ”レベルのときにのみ、デコード機能無効／有効信号Ａは“Ｈ”レベルとなり、選択信号ＣＡＤＤ＜１＞〜ＣＡＤＤ＜４＞は、カラムアドレス信号ＡＣ０、ＡＣ１の論理に従って、いずれか一本が“Ｈ”レベルとなる。
次に、エラーモニタ生成回路の一例を説明する。
図１５は、図１１に示すエラーモニタ信号生成回路の一例を示す回路図である。
図１５に示すように、本例のエラーモニタ信号生成回路２０１は、シンドローム検出回路２１１と、フリップフロップ回路２１３とを含む。シンドローム検出回路２１１は、シンドローム信号Ｓｙｎｄｒｏｍｅ＜０＞〜＜７＞が全て“Ｌ”レベルとなると、そのシンドローム検出出力を“Ｌ”レベルとする。これはエラーが無いことを示す。それ以外は、全て“Ｈ”レベルである。これはエラーが有ることを示す。シンドローム検出出力は、フリップフロップ回路２１３に入力される。
本例のフリップフロップ回路２１３は、ＮＯＲゲート回路をクロスカップル接続したフリップフロップ回路であり、シンドローム検出出力が“Ｌ”レベルから“Ｈ”レベルに変化したことを記憶する。
例えば、本例のフリップフロップ回路２１３は、シンドローム検出出力が“Ｌ”レベル、アドレス遷移検知信号ＡＴＤが“Ｈ”レベルとなるとリセットされ、その出力を“Ｈ”レベルとする。アドレス遷移検知信号ＡＴＤは、例えば、ワンショットパルスであるので、“Ｈ”レベルから“Ｌ”レベルに遷移するが、フリップフロップ回路２１３は保持状態であるから、その出力は“Ｈ”レベルを維持する。この後、エラーが検知され、シンドローム検出出力が“Ｌ”レベルから“Ｈ”レベルとなると、フリップフロップ回路２１３はセットされ、その出力を“Ｈ”レベルから“Ｌ”レベルとする。この“Ｌ”レベルの出力はインバータゲート回路で反転されることで、エラーモニタ信号Ｃは“Ｈ”レベルとなる。この後、シンドローム検出出力が“Ｈ”レベルから“Ｌ”レベルに遷移するが、フリップフロップ回路２１３は保持状態であるから、その出力は“Ｌ”レベルを維持する。この後、フリップフロップ回路２１３は、アドレス遷移検知信号ＡＴＤが“Ｈ”レベルとなるとリセットされ、上記の動作を繰り返す。
（第３実施形態）
図１６は、この発明の第３実施形態に係る半導体集積回路装置の動作フローの一例を示す流れ図である。
図１６に示すように、第３実施形態の動作フローは、ＳＴ．２に示す全てのメモリセルのリフレッシュが完了したか否かを判断した後の手順、特に、リフレッシュが完了していない場合（Ｎｏ）の手順が、第１実施形態と異なる。
第３実施形態では、リフレッシュが完了していない場合（Ｎｏ）に、ノーマルデータ部から読み出したＭ×Ｎビットのノーマルデータ（ＲＤ）に、エラーが有ったか否かを判断する（ＳＴ．３）。
エラーが無かった場合（Ｎｏ）には、Ｎビットのライトデータを含むＭ×Ｎビットのノーマルデータ（ＷＤ）のうち、Ｎビットのライトデータのみを、メモリセルアレイ３のノーマルデータ部に書き込む（ＳＴ．４）。この動作は、第１実施形態の図８に示す動作と同様である。
反対に、エラーが有った場合（Ｙｅｓ）には、Ｎビットのライトデータを含むＭ×Ｎビットのノーマルデータ（ＷＤ）の全ビットを、メモリセルアレイ３のノーマルデータ部に書き込む（ＳＴ．５）。この動作は、第１実施形態の図７に示す動作と同様である。
なお、第３実施形態は、全てのメモリセルのリフレッシュが完了した場合には、第１実施形態と同様に、Ｎビットのライトデータを含むＭ×Ｎビットのノーマルデータ（ＷＤ）のうち、Ｎビットのライトデータのみを、メモリセルアレイ３のノーマルデータ部に書き込む（ＳＴ．６）。
このように、第３実施形態では、全てのメモリセルのリフレッシュが完了していない場合に、書き込み動作前半に読み出したノーマルデータ（ＲＤ）にエラーが有ったか否かに基いて、書き込み動作後半のノーマルデータ部へ書き込むデータ書き込みビット数を変える。
第３実施形態によれば、全てのメモリセルのリフレッシュが完了していない場合においても、エラーが無ければ書き換えビットのみ、データを書き込むので、第１実施形態よりも、さらに、消費電力を軽減することができる。
第３実施形態に使用する初期化検知回路の構成は、第２実施形態と同様に、例えば、図１３に示したエラーモニタ信号を参照する初期化検知回路と同様で良い。ただし、図１３に示す論理ゲート回路１４３-２の回路構成は、例えば、図１７に示す論理ゲート回路１４３-３のように、ＮＡＮＤゲート回路とする。この論理ゲート回路１４３-３は、リフレッシュ完了信号Ｂ、及びエラーモニタ信号Ｃの双方ともが“Ｈ”レベルであれば、デコード機能無効／有効信号Ａは“Ｌ”レベルとなり、選択信号ＣＡＤＤ＜１＞〜ＣＡＤＤ＜４＞は、カラムアドレス信号ＡＣ０、ＡＣ１に関わらずに全て“Ｈ”レベルとなる。そして、リフレッシュ完了信号Ｂ、及びエラーモニタ信号Ｃの少なくとも一方が“Ｌ”レベルのときにのみ、デコード機能無効／有効信号Ａは“Ｈ”レベルとなり、選択信号ＣＡＤＤ＜１＞〜ＣＡＤＤ＜４＞は、カラムアドレス信号ＡＣ０、ＡＣ１の論理に従って、いずれか一本が“Ｈ”レベルとなる。
（第４実施形態）
第４実施形態は、第２実施形態の機能と第３実施形態の機能とを選択できるようにしたものである。第４実施形態に使用する初期化検知回路の構成は、第２、第３実施形態と同様に、例えば、図１３に示したエラーモニタ信号を参照する初期化検知回路で良い。その回路の一例を図１８に示す。
図１８に示すように、第４実施形態の論理ゲート回路１４３-４は、一つの集積回路チップに、例えば、ＮＯＲゲート回路とＮＡＮＤゲート回路の双方を持つ。
論理ゲート回路１４３-４が、第２実施形態の機能を選択する場合には、カウンタアドレス検出回路からの出力（本例ではリフレッシュ完了信号Ｂ）、及びエラーモニタ信号検出回路からの出力（本例ではエラーモニタ信号Ｃ）をＮＯＲゲート回路に入力する。デコード機能無効／有効信号Ａは、ＮＯＲゲート回路の出力から得る。
また、論理ゲート回路１４３-４が、第３実施形態の機能を選択する場合には、カウンタアドレス検出回路からの出力、及びエラーモニタ信号検出回路からの出力をＮＡＮＤゲート回路に入力する。デコード機能無効／有効信号Ａは、ＮＡＮＤゲート回路の出力から得る。
このような機能の選択は、例えば、集積回路装置の配線を形成する工程において、配線をＮＯＲゲート回路に接続するか、ＮＡＮＤゲート回路に接続するかで達成することができる。
次に、第４実施形態の一変形例を説明する。
一変形例は、集積回路チップが完成した後においても、第２実施形態の機能と第３実施形態の機能とを選択できるようにしたものである。その回路の一例を図１９に示す。
図１９に示すように、一変形例の論理ゲート回路１４３−３は、図１８に示した論理ゲート回路１４３-４と同様に、ＮＯＲゲート回路、及びＮＡＮＤゲート回路を持つ。ただし、リフレッシュ完了信号Ｂ、及びエラーモニタ信号Ｃが、ＮＯＲゲート回路、及びＮＡＮＤゲート回路の双方に入力される。ＮＯＲゲート回路の出力、及びＮＡＮＤゲート回路の出力は、スイッチ回路１５３に入力される。スイッチ回路１５３は、ＮＯＲゲート回路の出力、及びＮＡＮＤゲート回路の出力のいずれか一方を選択し、デコード機能無効／有効信号として出力する。スイッチ回路１５３がＮＯＲゲート回路の出力、及びＮＡＮＤゲート回路の出力のいずれを選択するかは、本例ではヒューズ回路１５１の出力が決める。ヒューズ回路１５１はヒューズＦを有する。ヒューズＦを切断するか否かで、ヒューズ回路１５１は、スイッチ回路１５３がＮＯＲゲート回路の出力、及びＮＡＮＤゲート回路の出力のいずれを選択する。本例のヒューズ回路１５１は、ヒューズＦを切断したときに、第２実施形態の機能を選択し、ヒューズＦを切断しなかったときに、第３実施形態の機能を選択する。ヒューズＦの切断／非切断は、集積回路チップが完成した後においても可能である。これは、例えば、半導体メモリが有するリダンダンシ回路のヒューズの切断／非切断と同様である。
ヒューズＦには、例えば、レーザ溶断型ヒューズのように、集積回路チップの外からエネルギを与えて電流通路を機械的に破壊（切断）するものや、例えば、電流溶断型ヒューズのように、集積回路チップの中からエネルギを与えて電流通路を機械的に破壊（切断）するものを使うことができる。さらに、ヒューズＦには、電流通路を機械的に破壊するもの以外に、例えば、電流通路を、“接続”、又は“非接続”のいずれか一方の状態にできる電気素子も使うことができる。
このように、第４実施形態によれば、第２実施形態の機能、及び第３実施形態の機能を選択して使用することができる。
さらに、第４実施形態の一変形例によれば、集積回路チップが完成した後においても、第２実施形態の機能、及び第３実施形態の機能を選択することができる。
以上、この発明を第１〜第４実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
また、各実施形態は単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。
また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
また、実施形態は、この発明をダイナミック型のメモリセルを有する半導体メモリ、例えば、ＤＲＡＭや擬似ＳＲＡＭに適用した例に基づき説明したが、この発明はＤＲＡＭや擬似ＳＲＡＭに限られるものではなく、これら以外の半導体メモリにも適用することができる。例えば、揮発性の半導体メモリは、パワーオン直後のデータの不安定となるため、この発明は、揮発性の半導体メモリの全般に使うことができる。例えば、ＳＲＡＭである。また、不揮発性の半導体メモリにおいても、パワーオン直後のデータに対してデータの初期化、例えば、データのリストアを実行することが望まれるものについては、この発明を使うことができる。そのような不揮発性のメモリとしては、破壊読み出し型の不揮発性メモリがある。破壊読み出し型とは、データを読み出したときに、データを破壊する半導体メモリである。例えば、上述のＤＲＡＭや擬似ＳＲＡＭは、破壊読出し型である。破壊読み出し型の不揮発性メモリとしては、例えば、ＦｅＲＡＭをあげることができる。さらに、これらの半導体メモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
図１はこの発明の第１実施形態に係る半導体集積回路装置の一構成例を示すブロック図 図２はこの発明の第１実施形態に係る半導体集積回路装置の動作フローの一例を示す流れ図 図３はこの発明の第１実施形態に係る半導体集積回路装置のライト動作の一例を示す図 図４はこの発明の第１実施形態に係る半導体集積回路装置のライト動作の一例を示す図 図５はこの発明の第１実施形態に係る半導体集積回路装置のライト動作の一例を示す図 図６はこの発明の第１実施形態に係る半導体集積回路装置のライト動作の一例を示す図 図７はこの発明の第１実施形態に係る半導体集積回路装置のライト動作の一例を示す図 図８はこの発明の第１実施形態に係る半導体集積回路装置のライト動作の一例を示す図 図９は図１に示す初期化検知回路の一例を示す回路図 図１０は第１実施形態に使用される論理ゲート回路の一例を示す回路図 図１１はこの発明の第２実施形態に係る半導体集積回路装置の一構成例を示すブロック図 図１２はこの発明の第２実施形態に係る半導体集積回路装置の動作フローの一例を示す流れ図 図１３は図１１に示す初期化検知回路の一例を示す回路図 図１４は第２実施形態に使用される論理ゲート回路の一例を示す回路図 図１５は図１１に示すエラーモニタ信号生成回路の一例を示す回路図 図１６はこの発明の第３実施形態に係る半導体集積回路装置の動作フローの一例を示す流れ図 図１７は第３実施形態に使用される論理ゲート回路の一例を示す回路図 図１８は第４実施形態に使用される論理ゲート回路の一例を示す回路図 図１９は第４実施形態の一変形例に使用される論理ゲート回路とその周辺の回路の一例を示す回路図
符号の説明
１…パワーオン検知回路、３…メモリセルアレイ、５…初期化カウンタ、７…入出力バッファ、９…リードライトバッファ、１１…エラー検知訂正回路、１３…初期化検知回路。

Claims (5)

  1. パワーオンを検知するパワーオン検知回路と、
    メモリセルが集積されたメモリセルアレイと、
    前記メモリセルアレイのアドレスを順次カウントし、前記メモリセルアレイに集積された前記メモリセルのデータをカウントに従って初期化する初期化カウンタと、
    入出力データ数がＮビットの入出力バッファと（ただし、Ｎは１以上の自然数）、
    Ｍ×Ｎビットのデータを保持可能であり、前記入出力バッファとＮビットずつデータを入出力し、前記メモリセルアレイと最大Ｍ×Ｎビットのデータを入出力するリードライトバッファと（ただし、Ｍは２以上の自然数）、
    前記メモリセルアレイからの前記Ｍ×Ｎビットのデータにエラーがあるか否かを検知し、エラーが検知されたとき、検知されたエラーを訂正するエラー検知訂正回路と、
    前記パワーオン検知回路がパワーオンを検知した後、前記初期化カウンタによる前記メモリセルのデータの初期化が全て完了したか否かを判断する初期化検知回路と、を備え、
    ライト動作時の前記メモリセルアレイへのデータ書き込みビット数を、前記初期化完了前と完了後とで変えることを特徴とする半導体集積回路装置。
  2. 前記ライト動作が前記初期化完了前に実行されたとき、前記リードライトバッファに保持された、Ｎビットのライトデータを含む前記Ｍ×Ｎビットのデータの全てを前記メモリセルアレイに書き込み、
    前記ライト動作が前記初期化完了後に実行されたとき、前記リードライトバッファに保持された、前記Ｎビットのライトデータのみを前記メモリセルアレイに書き込むことを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記ライト動作が前記初期化完了前に実行されたとき、前記リードライトバッファに保持された、Ｎビットのライトデータを含む前記Ｍ×Ｎビットのデータの全てを前記メモリセルアレイに書き込み、
    前記ライト動作が前記初期化完了後に実行され、かつ、前記エラー検知訂正回路がエラーを訂正しなかったとき、前記リードライトバッファに保持された、前記Ｎビットのライトデータのみを前記メモリセルアレイに書き込み、
    前記ライト動作が前記初期化完了後に実行され、かつ、前記エラー検知訂正回路がエラーを訂正したとき、前記リードライトバッファに保持された、Ｎビットのライトデータを含む前記Ｍ×Ｎビットのデータの全てを前記メモリセルアレイに書き込むことを特徴とする請求項１に記載の半導体集積回路装置。
  4. 前記ライト動作が前記初期化完了前に実行され、かつ、前記エラー検知訂正回路がエラーを訂正しなかったとき、前記リードライトバッファに保持された、前記Ｎビットのライトデータのみを前記メモリセルアレイに書き込み、
    前記ライト動作が前記初期化完了前に実行され、かつ、前記エラー検知訂正回路がエラーを訂正したとき、前記リードライトバッファに保持された、Ｎビットのライトデータを含む前記Ｍ×Ｎビットのデータの全てを前記メモリセルアレイに書き込み、
    前記ライト動作が前記初期化完了後に実行されたとき、前記リードライトバッファに保持された、前記Ｎビットのライトデータのみを前記メモリセルアレイに書き込むことを特徴とする請求項１に記載の半導体集積回路装置。
  5. 前記ライト動作が前記初期化完了前に実行され、かつ、前記エラー検知訂正回路がエラーを訂正しなかったとき、前記リードライトバッファに保持された、前記Ｎビットのライトデータのみを前記メモリセルアレイに書き込み、
    前記ライト動作が前記初期化完了前に実行され、かつ、前記エラー検知訂正回路がエラーを訂正したとき、前記リードライトバッファに保持された、Ｎビットのライトデータを含む前記Ｍ×Ｎビットのデータの全てを前記メモリセルアレイに書き込み、
    前記ライト動作が前記初期化完了後に実行され、かつ、前記エラー検知訂正回路がエラーを訂正しなかったとき、前記リードライトバッファに保持された、前記Ｎビットのライトデータのみを前記メモリセルアレイに書き込み、
    前記ライト動作が前記初期化完了後に実行され、かつ、前記エラー検知訂正回路がエラーを訂正したとき、前記リードライトバッファに保持された、Ｎビットのライトデータを含む前記Ｍ×Ｎビットのデータの全てを前記メモリセルアレイに書き込むことを特徴とする請求項１に記載の半導体集積回路装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009087507A (ja) * 2007-10-03 2009-04-23 Hitachi Ltd 制御装置、および制御装置のメモリ初期化方法
KR100960417B1 (ko) 2007-03-02 2010-05-28 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치, 불휘발성 반도체 기억 시스템및 불휘발성 반도체 기억 시스템에서의 불량 컬럼의 관리방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008016081A1 (fr) * 2006-08-04 2008-02-07 Panasonic Corporation Contrôleur de mémoire, dispositif de mémoire non-volatile, dispositif d'accès et système de mémoire non-volatile
JP2012160234A (ja) * 2011-02-01 2012-08-23 Toshiba Corp 不揮発性半導体記憶装置
KR20140001479A (ko) * 2012-06-27 2014-01-07 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치
JP6616102B2 (ja) * 2014-05-23 2019-12-04 株式会社半導体エネルギー研究所 記憶装置及び電子機器
US10049006B2 (en) 2015-12-08 2018-08-14 Nvidia Corporation Controller-based memory scrub for DRAMs with internal error-correcting code (ECC) bits contemporaneously during auto refresh or by using masked write commands
US9880900B2 (en) 2015-12-08 2018-01-30 Nvidia Corporation Method for scrubbing and correcting DRAM memory data with internal error-correcting code (ECC) bits contemporaneously during self-refresh state
US9823964B2 (en) 2015-12-08 2017-11-21 Nvidia Corporation Method for memory scrub of DRAM with internal error correcting code (ECC) bits during either memory activate and/or precharge operation

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5181531A (ja) * 1975-01-16 1976-07-16 Fujitsu Ltd
JPS62242258A (ja) * 1986-04-14 1987-10-22 Iwaki Denshi Kk 記憶装置
JPS63167500A (ja) * 1986-12-27 1988-07-11 Mitsubishi Electric Corp 半導体記憶装置
JPH01194046A (ja) * 1988-01-29 1989-08-04 Hitachi Ltd メモリアクセス方式
JPH11212877A (ja) * 1998-01-28 1999-08-06 Nec Kofu Ltd 記憶装置
JP2003059290A (ja) * 2001-06-04 2003-02-28 Toshiba Corp 半導体メモリ装置
JP2005025827A (ja) * 2003-06-30 2005-01-27 Toshiba Corp 半導体集積回路装置およびそのエラー検知訂正方法
JP2005063547A (ja) * 2003-08-11 2005-03-10 Toshiba Corp 半導体記憶装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5127014A (en) * 1990-02-13 1992-06-30 Hewlett-Packard Company Dram on-chip error correction/detection
US6957378B2 (en) * 2001-06-04 2005-10-18 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2005293785A (ja) * 2004-04-05 2005-10-20 Elpida Memory Inc 半導体記憶装置及びそのセルフリフレッシュ制御方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5181531A (ja) * 1975-01-16 1976-07-16 Fujitsu Ltd
JPS62242258A (ja) * 1986-04-14 1987-10-22 Iwaki Denshi Kk 記憶装置
JPS63167500A (ja) * 1986-12-27 1988-07-11 Mitsubishi Electric Corp 半導体記憶装置
JPH01194046A (ja) * 1988-01-29 1989-08-04 Hitachi Ltd メモリアクセス方式
JPH11212877A (ja) * 1998-01-28 1999-08-06 Nec Kofu Ltd 記憶装置
JP2003059290A (ja) * 2001-06-04 2003-02-28 Toshiba Corp 半導体メモリ装置
JP2005025827A (ja) * 2003-06-30 2005-01-27 Toshiba Corp 半導体集積回路装置およびそのエラー検知訂正方法
JP2005063547A (ja) * 2003-08-11 2005-03-10 Toshiba Corp 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100960417B1 (ko) 2007-03-02 2010-05-28 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치, 불휘발성 반도체 기억 시스템및 불휘발성 반도체 기억 시스템에서의 불량 컬럼의 관리방법
JP2009087507A (ja) * 2007-10-03 2009-04-23 Hitachi Ltd 制御装置、および制御装置のメモリ初期化方法

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