JP2005203042A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】ECC回路12Aは、メモリセルアレイ11の出力データに対してN(Nは自然数)ビットのエラー訂正機能を有する。BIST回路13Aは、テスト対象アドレスからバックグラウンドデータの読み出しを行い、かつ、テスト対象アドレスの少なくとも一部に対してバックグラウンドデータを反転させた反転データの書き込み/読み出しを行う。N+1ビットエラー検知回路14Aは、2度の読み出し時にECC回路12Aにより検出されたエラービット数n1,n2の合計がNを越えるとき、テストNG(不良品)であることを示す信号を出力する。
【選択図】図1
Description
本発明の例は、ECC回路を搭載したメモリをテストするテスト回路に適用される。例えば、テスト回路としてBIST回路を使用し、このBIST回路によりマーチパターンを発生してテストを行う場合、ECC回路のエラー訂正能力がN(Nは自然数)ビットであるとすると、テスト対象アドレス内の不良(縮退故障など)は、Nビットまで許容することができる。
以下、本発明の第1実施の形態に関わる半導体集積回路について説明する。
2ビットエラー検知回路14Aは、1ビットのエラー訂正機能及び2ビットのエラー検出機能を有するECC回路を搭載したメモリをテストする場合に使用される。
以下、本発明の第2実施の形態に関わる半導体集積回路について説明する。
本発明の例において、テストの対象となるメモリは、DRAM、SRAMの他、フラッシュメモリ、FeRAM、MRAMなどの不揮発性メモリであってもよい。
Claims (6)
- メモリと、
前記メモリの出力データに対してN(Nは自然数)ビットのエラー訂正機能を有するECC回路と、
前記メモリのテスト対象アドレスから第1データパターンが読み出された時に前記ECC回路により検出されたエラービット数n1と、前記テスト対象アドレスの少なくとも一部に対して前記第1データパターンを反転させた第2データパターンが読み出された時に前記ECC回路により検出されたエラービット数n2との合計が、Nを越えるとき、それを示す信号を出力するエラー検知回路とを具備することを特徴とする半導体集積回路。 - 第1の動作として前記メモリのテスト対象アドレスから第1データパターンを読み出し、かつ、第2の動作として、前記テスト対象アドレスの少なくとも一部に対して前記第2データパターンを書き込み、その書き込んだ前記第2データパターンを読み出すBIST回路を更に具備することを特徴とする請求項1に記載の半導体集積回路。
- 前記BIST回路は、前記テスト対象アドレスを変えながら、前記第1及び第2の動作を繰り返し行うことを特徴とする請求項2に記載の半導体集積回路。
- 前記ECC回路は、前記エラービット数n1,n2を示すSEC信号を出力し、
前記BIST回路は、前記第1データパターンの読み出し時に第1読み出し信号を出力し、前記第2データパターンの読み出し時に第2読み出し信号を出力し、
前記エラー検知回路は、前記第1読み出し信号を受けて前記エラービット数n1を記憶し、前記第2読み出し信号を受けて前記エラービット数n2を記憶し、ロジック処理によりn1+n2を計算することを特徴とする請求項2に記載の半導体集積回路。 - 前記エラー検知回路は、前記テスト対象アドレスのビットのうち、前記第2データパターンの書き込みが行われたビットのみをチェック対象ビットとし、前記チェック対象ビットに発生したエラーについて前記エラービット数n2を算入することを特徴とする請求項1及び2のいずれか1項に記載の半導体集積回路。
- 前記ECC回路は、前記テスト対象アドレスのビットの各々に対してエラーの有無を示すSEC信号を出力し、
前記BIST回路は、前記第1及び第2テストパターンを示すステート信号を出力し、
前記エラー検知回路は、前記ステート信号に基づいて前記チェック対象ビットを特定し、かつ、前記チェック対象ビットについて、前記SEC信号に基づき、前記エラービット数n2を求める
ことを特徴とする請求項5に記載の半導体集積回路。
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