CN111078459B - 半导体芯片的测试方法、装置及系统 - Google Patents

半导体芯片的测试方法、装置及系统 Download PDF

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Abstract

本公开的实施例提出一种半导体芯片的测试方法、装置及系统。该半导体芯片的测试方法包括：产生目标测试数据；将所述目标测试数据写入半导体芯片的目标地址；读取所述目标地址的目标存储数据；根据所述目标测试数据和所述目标存储数据判断所述目标地址是否发生错误以及发生错误的位数；若所述目标地址发生错误且发生错误的位数超过第一预设位，则判定所述目标地址的目标测试项测试失败；其中，所述第一预设位为大于等于1的正整数；所述半导体芯片或者所述半导体芯片的控制器包括纠错电路，所述纠错电路用于纠正所述半导体芯片的所述目标地址的所述第一预设位的错误位。

Description

半导体芯片的测试方法、装置及系统
技术领域
本公开属于芯片测试技术领域，具体而言，涉及一种半导体芯片的测试方法、半导体芯片的测试装置、半导体芯片的测试系统、计算机可读存储介质及电子设备。
背景技术
相关技术中，由于存储器芯片的工艺原因，不能保证整个Memory Array(存储器阵列)在其生命周期中一直保持可靠的性能。
但是，如果存储器芯片的操作时序和电路稳定性不存在问题，出错的时候一般不会造成整个Block(存储块)/bank(存储堆)或是整组Page(存储页)不能读取或是全部出错，而是整组page或者IO(输入输出)中只有一个或几个比特(bit)出错。
因此，相关技术中可以采用ECC(Error Correcting Code，错误检查和纠正)电路来纠正存储器芯片内每个地址的1个bit的错误(error)或者识别2个bit的error。
需要说明的是，在上述背景技术部分发明的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
根据本公开的一个方面，提供一种半导体芯片的测试方法，包括：产生目标测试数据；将所述目标测试数据写入半导体芯片的目标地址；读取所述目标地址的目标存储数据；根据所述目标测试数据和所述目标存储数据判断所述目标地址是否发生错误以及发生错误的位数；若所述目标地址发生错误且发生错误的位数超过第一预设位，则判定所述目标地址的目标测试项测试失败；其中，所述第一预设位为大于等于1的正整数；所述半导体芯片或者所述半导体芯片的控制器包括纠错电路，所述纠错电路用于纠正所述半导体芯片的所述目标地址的所述第一预设位的错误位。
在本公开的一种示例性实施例中，还包括：若所述目标地址未发生错误；或者，所述目标地址发生错误且发生错误的位数小于等于所述第一预设位，则判定所述目标地址的目标测试项测试通过。
在本公开的一种示例性实施例中，所述目标地址为多个；其中，所述方法还包括：若多个所述目标地址中存在至少一个目标地址的所述目标测试项测试失败，则判定所述半导体芯片的所述目标测试项测试失败；若多个所述目标地址中所有目标地址的所述目标测试项测试通过，则判定所述半导体芯片的所述目标测试项测试通过。
在本公开的一种示例性实施例中，所述目标测试数据包括第二预设位的目标原始数据和第三预设位的目标校验数据。
在本公开的一种示例性实施例中，根据所述目标测试数据和所述目标存储数据判断所述目标地址是否发生错误以及发生错误的位数，包括：将所述第二预设位的目标原始数据与所述目标存储数据相应位置的数据一一对比；若各位置的数据对比结果均一致，则判定所述目标地址未发生错误；若存在至少一个位置的数据对比结果不一致，则判定所述目标地址发生错误，并存储错误信息。
在本公开的一种示例性实施例中，所述错误信息包括发生错误的目标地址信息、错误位置信息以及错误位数信息。
在本公开的一种示例性实施例中，所述纠错电路为ECC电路，所述第一预设位为1比特，所述第二预设位为64比特，所述第三预设位为8比特。
在本公开的一种示例性实施例中，所述半导体芯片为存储器芯片。
根据本公开的一个方面，提供一种半导体芯片的测试装置，包括：测试数据产生模块，配置为产生目标测试数据；测试数据写入模块，配置为将所述目标测试数据写入所述半导体芯片的目标地址；存储数据读取模块，配置为读取所述目标地址的目标存储数据；地址错误统计模块，配置为根据所述目标测试数据和所述目标存储数据判断所述目标地址是否发生错误以及发生错误的位数；地址测试判定模块，配置为若所述目标地址发生错误且发生错误的位数超过第一预设位，则判定所述目标地址的目标测试项测试失败；其中，所述第一预设位为大于等于1的正整数；所述半导体芯片或者所述半导体芯片的控制器包括纠错电路，所述纠错电路用于纠正所述半导体芯片的所述目标地址的所述第一预设位的错误位。
在本公开的一种示例性实施例中，所述地址测试判定模块还配置为：若所述目标地址未发生错误；或者，所述目标地址发生错误且发生错误的位数小于等于所述第一预设位，则判定所述目标地址的目标测试项测试通过。
在本公开的一种示例性实施例中，所述目标地址为多个；其中，所述装置还包括：芯片测试判定模块，配置为若多个所述目标地址中存在至少一个目标地址的所述目标测试项测试失败，则判定所述半导体芯片的所述目标测试项测试失败；若多个所述目标地址中所有目标地址的所述目标测试项测试通过，则判定所述半导体芯片的所述目标测试项测试通过。
根据本公开的一个方面，提供一种半导体芯片的测试系统，包括：测试机，包括图案产生器和历史随机存储器；其中，所述图案产生器用于产生目标测试数据，并将所述目标测试数据写入半导体芯片的目标地址，再读取所述目标地址的目标存储数据；所述测试机用于根据所述目标测试数据和所述目标存储数据判断所述目标地址是否发生错误以及发生错误的位数；且在所述目标地址发生错误时，将错误信息存储至所述历史随机存储器，并在所述目标地址发生错误的位数超过第一预设位时，判定所述目标地址的目标测试项测试失败；其中，所述第一预设位为大于等于1的正整数；所述半导体芯片或者所述半导体芯片的控制器包括纠错电路，所述纠错电路用于纠正所述半导体芯片的所述目标地址的所述第一预设位的错误位。
在本公开的一种示例性实施例中，所述测试机还用于若多个所述目标地址中存在至少一个目标地址的所述目标测试项测试失败，则判定所述半导体芯片的所述目标测试项测试失败；若多个所述目标地址中所有目标地址的所述目标测试项测试通过，则判定所述半导体芯片的所述目标测试项测试通过。
根据本公开的一个方面，提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现以上任一所述的半导体芯片的测试方法。
根据本公开的一个方面，提供一种电子设备，包括处理器和存储器；其中，存储器用于存储所述处理器的可执行指令，所述处理器被配置为经由执行所述可执行指令来执行以上任一所述的半导体芯片的测试方法。
附图说明
通过结合附图考虑以下对本公开的优选实施方式的详细说明，本公开的各种目标、特征和优点将变得更加显而易见。附图仅为本公开的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1示意性示出本公开示例性实施方式中一种半导体芯片的测试方法的流程图。
图2示意性示出本公开示例性实施方式中另一种半导体芯片的测试方法的流程图。
图3示意性示出本公开示例性实施方式中一种半导体芯片的测试系统的示意图。
图4示意性示出本公开示例性实施方式中又一种半导体芯片的测试方法的流程图。
图5示意性示出本公开示例性实施方式中一种半导体芯片的测试方法的示意图。
图6示意性示出本公开示例性实施方式中另一种半导体芯片的测试方法的示意图。
图7示意性示出本公开示例性实施方式中一种半导体芯片的测试装置的框图。
图8示意性示出本公开示例性实施方式中一种程序产品的示意图。
图9示意性示出本公开示例性实施方式中一种电子设备的模块示意图。
具体实施方式
体现本公开特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本公开能够在不同的实施例上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本公开。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，所述附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构、系统和步骤。应理解，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。
相关技术中，虽然有些存储器芯片例如内存芯片已经具有error bit的纠错功能，但是在芯片的量产测试阶段，并未利用该纠错功能，即在芯片的量产测试阶段，如果测试到存储器芯片的至少一个地址发生了1个bit的error，就会判定该当前测试的存储器芯片的测试失败，从而会降低存储器芯片的产品良率。
图1示意性示出本公开示例性实施方式中一种半导体芯片的测试方法的流程图。
如图1所示，本公开实施方式提供的半导体芯片的测试方法可以包括以下步骤。
在步骤S110中，产生目标测试数据。
在步骤S120中，将所述目标测试数据写入半导体芯片的目标地址。
在步骤S130中，读取所述目标地址的目标存储数据。
在步骤S140中，根据所述目标测试数据和所述目标存储数据判断所述目标地址是否发生错误以及发生错误的位数。
在步骤S150中，若所述目标地址发生错误且发生错误的位数超过第一预设位，则判定所述目标地址的目标测试项测试失败。
其中，所述第一预设位为大于等于1的正整数。所述半导体芯片或者所述半导体芯片的控制器包括纠错电路，所述纠错电路用于纠正所述半导体芯片的所述目标地址的所述第一预设位的错误位。
例如，所述第一预设位可以为1比特(bit)。但本公开并不限定于此，可以根据被测试的半导体芯片的纠错性能相应的调整所述第一预设位的数值。
本公开实施例提供的半导体芯片的测试方法，可以应用于具有直接或者间接纠错电路的半导体芯片，由于该半导体芯片本身具有能够纠正第一预设位的错误位的特点，在半导体芯片的量产测试阶段，可以仅将发生错误的位数超过所述第一预设位的目标地址判定为目标测试项测试失败，这样可以提高半导体芯片的产品良率。
需要说明的是，本公开实施例中，所谓具有直接纠错电路的半导体芯片是指所述纠错电路直接设置在所述半导体芯片内部，从而可以直接纠正所述半导体芯片的errorbit。所谓具有间接纠错电路的半导体芯片是指所述纠错电路设置在所述半导体芯片的控制器内部，这样，可以降低所述半导体芯片的体积和设计复杂度，同时可以通过所述控制器来纠正所述半导体芯片的errorbit。
在示例性实施例中，所述方法还可以包括：若所述目标地址未发生错误；或者，所述目标地址发生错误且发生错误的位数小于等于所述第一预设位，则判定所述目标地址的目标测试项测试通过。
本公开实施例中，即使当前测试的半导体芯片的某个或某些目标地址发生了错误，但只要该某个或某些目标地址发生错误的位数未超过所述第一预设位，则由于所述半导体芯片可以纠正所述第一预设位的错误位，因此，仍然可以判定该某个或某些目标地址的所述目标测试项为测试通过(pass)，而非相关技术中只要有一个bit发生error，则测试结果为失败(fail)，因此，可以提高半导体芯片的产品良率。
在示例性实施例中，所述目标地址可以为一个或者多个。
在示例性实施例中，若所述目标地址为多个，所述方法还可以包括：若多个所述目标地址中存在至少一个目标地址的所述目标测试项测试失败，则判定所述半导体芯片的所述目标测试项测试失败；若多个所述目标地址中所有目标地址的所述目标测试项测试通过，则判定所述半导体芯片的所述目标测试项测试通过。
例如，多个所述目标地址可以为所述半导体芯片的所有地址，则在测试过程中，只要有一个地址的目标测试项的测试结果为fail，则可以判定整个半导体芯片的所述目标测试项的测试结果为fail；只有当所述半导体芯片的所有地址的目标测试项的测试结果为pass时，才判定整个半导体芯片的所述目标测试项的测试结果为pass。但本公开并不限定于此，根据不同应用场景的容错性能不同，可以相应的调整测试过程中的半导体芯片的测试fail或者pass的条件，在其他实施例中，可以设置当所述半导体芯片的预设数量或者预设比例的目标地址的目标测试项的测试结果为pass时，判定整个半导体芯片的所述目标测试项的测试结果为pass。具体实现可以参照下图2的实施例。
在示例性实施例中，所述目标测试数据可以包括第二预设位的目标原始数据和第三预设位的目标校验数据。
在示例性实施例中，根据所述目标测试数据和所述目标存储数据判断所述目标地址是否发生错误以及发生错误的位数，可以包括：将所述第二预设位的目标原始数据与所述目标存储数据相应位置的数据一一对比；若各位置的数据对比结果均一致，则判定所述目标地址未发生错误；若存在至少一个位置的数据对比结果不一致，则判定所述目标地址发生错误，并存储错误信息。
在示例性实施例中，所述错误信息包括发生错误的目标地址信息、错误位置信息以及错误位数信息。
在示例性实施例中，所述半导体芯片可以为存储器芯片。
图2示意性示出本公开示例性实施方式中另一种半导体芯片的测试方法的流程图。
如图2所示，本公开实施方式提供的半导体芯片的测试方法可以包括以下步骤。
在步骤S201中，初始化i＝1，其中i用于表示当前测试的半导体芯片的第i个目标地址，i为大于等于1小于等于N的正整数。
其中，N为当前测试的半导体芯片的目标地址的数量，N为大于等于1的正整数。
在步骤S202中，判断第i个目标地址是否发生错误；若第i个目标地址发生错误，则进入步骤S203；若第i个目标地址未发生错误，则跳转到步骤S205。
在步骤S203中，继续判断第i个目标地址发生错误的位数是否大于第一预设位；若第i个目标地址发生错误的位数大于所述第一预设位，则进入步骤S204；若第i个目标地址发生错误的位数小于等于所述第一预设位，则跳转到步骤S205。
在步骤S204中，判定第i个目标地址的目标测试项测试失败。
在步骤S205中，判定第i个目标地址的目标测试项测试通过。
在步骤S206中，使i递增1。
在步骤S207中，判断递增1后的i是否大于N；若递增1后的i大于N，则跳转到步骤S208；若递增1后的i小于等于N，则跳回到步骤S202，循环执行上述步骤S202至S207直至i大于N。
在步骤S208中，判断N个目标地址中是否存在至少一个目标地址的目标测试项测试失败；如果是，则跳转到步骤S210；如果不是，则进入步骤S209。
在步骤S209中，判定所述半导体芯片的所述目标测试项测试通过。
在步骤S210中，判定所述半导体芯片的所述目标测试项测试失败。
下面以纠错电路为ECC电路，半导体芯片为ECC内存芯片(即ECC电路直接设置于内存芯片内部)，利用ATE(Automatic Test Equipment，自动测试设备)的测试机来进行ECC内存芯片的量产测试为例，对上述实施例提供的半导体芯片的测试方法进行示意说明。但本公开并不限定于此，任意能够产生需要的目标测试数据，并能够将产生的目标测试数据写入待测试的半导体芯片的目标地址，之后能够读取目标地址的目标存储数据，并能够根据所述目标测试数据和所述目标存储数据获得待测试的半导体芯片的测试结果的软硬件平台均可以用于实现本公开实施例提供的半导体芯片的测试方法。
本公开实施例中，当所述纠错电路为ECC电路时，所述第一预设位可以为1bit，所述第二预设位可以为64bit，所述第三预设位可以为8bit。
其中，ECC技术是在原来的数据位上外加校验位来实现的。校验位是数据位通过编码产生的。若数据位是8位，则需要增加5位校验位来进行ECC错误检查和纠正。若数据位每增加一倍，ECC只需增加一位校验位，也就是说当数据位为16位时，校验位为6位；当数据位为32位时，校验位为7位；当数据位为64位时，校验位为8位，以此类推，数据位每增加一倍，校验位只增加一位。
本公开实施例中，在直接或者间接具有ECC电路的半导体芯片例如ECC内存中，由于ECC电路能够容许错误，并可以将错误更正，从而使得系统得以持续正常地操作，不致因错误而中断。
需要说明的是，虽然本公开实施例中以数据位为64bit、校验位为8bit、能够纠正1个error bit并识别2个error bit的ECC电路为例进行举例说明，但本公开并不限定于此，本公开实施例提供的半导体芯片的测试方法可以应用于任意类型的具有纠错功能的半导体芯片，所述纠错功能可以通过任意合适的纠错电路实现，且所述纠错电路适用的数据位和校验位数量、能够纠正和识别的error bit数量均可以根据实际需求进行调整。
图3示意性示出本公开示例性实施方式中一种半导体芯片的测试系统的示意图。
如图3所示，本公开实施方式提供的半导体芯片的测试系统300可以包括测试机310，其中测试机310可以进一步包括图案产生器311和HRAM(History Random AccessMemory，历史随机存储器)312。
在图3实施例中，图案产生器(Pattern Generator)311可以用于产生目标测试数据，例如64bit数据位和8bit校验位，图案产生器311向ECC内存芯片320的各个地址分别写(Write)/读(Read)数据位64bit加上校验位8bit。
本公开实施例中，测试机310可以用于根据写入各地址的目标测试数据(例如64bit数据位和8bit校验位)和从各地址读取的目标存储数据(例如64bit数据位和8bit校验位)判断各目标地址是否发生错误以及发生错误的位数；且在所述目标地址发生错误时，将错误信息(例如发生错误的目标地址、发生错误的位置以及发生错误的位数等信息)存储至历史随机存储器(HRAM，History Random Access Memory)312，并在所述目标地址发生错误的位数超过第一预设位时，判定所述目标地址的目标测试项测试失败。
其中，所述第一预设位可以为大于等于1的正整数。所述半导体芯片或者所述半导体芯片的控制器可以包括纠错电路，所述纠错电路可以用于纠正所述半导体芯片的所述目标地址的所述第一预设位的错误位。
在示例性实施例中，测试机310还可以用于若多个所述目标地址中存在至少一个目标地址的所述目标测试项测试失败，则判定所述半导体芯片的所述目标测试项测试失败；若多个所述目标地址中所有目标地址的所述目标测试项测试通过，则判定所述半导体芯片的所述目标测试项测试通过。
本公开实施例中，可以利用测试机310中的图案产生器311，将预设的64bit各种类型(64bit数据位的各位置的取值可以为“0”或者“1”中的任意一者)的数据位和8bit的校验位写入半导体芯片例如存储器芯片中的每个地址中作为目标测试数据。然后再用图案产生器311依次读出每个地址中的64bit+8bit数据。如果所有的地址都没有发现error bit，则可以判定被测试的半导体芯片的当前的目标测试项为pass。如果发现error bit，则可以调用图案产生器311的HRAM 312去检查发生error bit的地址中的error bit的数量，如果每个发生error bit的地址中只有1个error bit，则可以判定被测试的半导体芯片的当前的目标测试项为pass。如果发现至少一个发生error bit地址中的error bit的数量多于1个，则可以判定被测试的半导体芯片的当前的目标测试项为fail。
本公开实施方式提供的半导体芯片的测试系统，可以利用ATE的软硬件并结合ECC电路能够纠正一个error bit和识别两个error bit的特性，将其应用于半导体芯片的量产测试中，从而将某个地址或某些地址中只发生一个error bit的测试情况，判定为该半导体芯片测试通过，可以提高半导体芯片的产品良率。
图4示意性示出本公开示例性实施方式中又一种半导体芯片的测试方法的流程图。
如图4所示，本公开实施方式提供的半导体芯片的测试方法可以包括以下步骤。
在步骤S401中，图案产生器向ECC内存芯片的每个目标地址分别写入64比特的目标原始数据和8比特的目标校验数据。
例如，通过图案产生器将预设的64bit全0或者全1的数据位和8bit的校验位写入ECC内存芯片中的每个地址中。
在步骤S402中，图案产生器读取ECC内存芯片每个目标地址的目标存储数据。
例如，再利用图案产生器依次读出每个地址中的64bit+8bit的数据。
在步骤S403中，判断每个目标地址的目标存储数据中是否有错误比特；若某个目标地址的目标存储数据中有错误比特，则进入步骤S404；若某个目标地址的目标存储数据中无错误比特，则跳转到步骤S407。
在步骤S404中，向测试机返回相应目标地址的目标测试项为有错误。
在步骤S405中，图案产生器将相应目标地址的错误信息存储至HRAM中。
本公开实施例中，图案产生器能够向测试机返回读到的数据是否发生错误，若发生错误则说明存在error bit。
在步骤S406中，若相应目标地址发生错误的位数为1个比特，则跳转到步骤S408。
本公开实施例中，如果没有error bit，则可以判定每个地址的目标测试项的测试结果为pass。如果存在error bit，可以去HRAM中查看每个地址中errorbit的数量。如果某个发生error bit的地址只有1个error bit，则可以判定这个地址的目标测试项为pass。
本公开实施例中，可以设置半导体芯片中所有的地址都pass，才判定整个半导体芯片的目标测试项为pass。
在步骤S407中，返回相应目标地址的目标测试项为无错误，并进入步骤S408。
在步骤S408中，相应目标地址的目标测试项测试通过。
在步骤S409中，若相应目标地址发生错误的位数大于1个比特，则进入步骤S410。
在步骤S410中，相应目标地址的目标测试项测试失败。
本公开实施例中，如果存在一个地址中有多于1个的error bit，则可以判定整个半导体芯片的目标测试项为fail。因为ECC电路只可以在每个地址中纠正1个bit的error。
通过以上的步骤可以对半导体芯片的量产测试结果重新判定，可以将每个发生error bit的地址中只有1个error bit的半导体芯片归为pass的一类，从而提升测试的产品良率。
图5示意性示出本公开示例性实施方式中一种半导体芯片的测试方法的示意图。
如图5所示，这里假设图案产生器311向ECC内存芯片320的x＝0，y＝0地址写入全0的64比特数据位和全1的8比特校验位，之后图案产生器311读取ECC内存芯片320的x＝0，y＝0地址的64比特数据位中的第62位从原来的“0”变成了“1”，即ECC内存芯片320的x＝0，y＝0地址的当前测试项发生了1个error bit。
图5所示实施例中，虽然在地址x＝0，y＝0的第62bit发生error但是此种情况ECC功能会自动的纠正，所以测试程序可以将x＝0，y＝0地址的测试结果判定为pass。
图6示意性示出本公开示例性实施方式中另一种半导体芯片的测试方法的示意图。
如图6所示，图案产生器311向ECC内存芯片320的x＝1，y＝1地址同样写入全0的64比特数据位和全1的8比特校验位，之后图案产生器311读取ECC内存芯片320的x＝1，y＝1地址的64比特数据位中的第62位和第64位均从原来的“0”变成了“1”，即ECC内存芯片320的x＝1，y＝1地址的当前测试项发生了2个error bit。
图6所示实施例中，在地址x＝1，y＝1的第62bit，第64bit发生了2个error，由于此种情况ECC功能无法纠正，所以测试程序将会判定整个ECC内存芯片320为fail。
需要说明的是，上述实施例均以纠错电路能够纠正1error bit为例，在其他实施例中，如果纠错电路能够纠正M(M为大于等于2的正整数)个errorbit，则相应的半导体芯片的测试方法可以将每个发生错误的地址中的error bit数量小于等于M的测试情况判定为pass。
例如，假设纠错电路能够纠正3个error bit，若半导体芯片中发生错误的各个地址中的error bit数量小于等于3bit，则该半导体芯片的测试结果为pass。
本公开实施方式提供的半导体芯片的测试方法，一方面，可以将ATE的软硬件与ECC电路的纠错特性相结合，可以提升芯片量产测试时的产品良率；另一方面，采用本方案的测试方法，ATE的测试机可以通过目标测试数据和目标存储数据的相应bit一一比对，即可识别出地址所有的error bit，克服了ECC软件解码只能识别2个error bit的局限，并只需要记录error bit数量，即可判断获得相应的测试结果，不需要通过ECC软件解码，提高了测试速度。
图7示意性示出本公开示例性实施方式中一种半导体芯片的测试装置的框图。
如图7所示，本公开实施方式提供的半导体芯片的测试装置700可以包括测试数据产生模块710、测试数据写入模块720、存储数据读取模块730、地址错误统计模块740以及地址测试判定模块750。
其中，测试数据产生模块710可以配置为产生目标测试数据。
测试数据写入模块720可以配置为将所述目标测试数据写入所述半导体芯片的目标地址。
存储数据读取模块730可以配置为读取所述目标地址的目标存储数据。
地址错误统计模块740可以配置为根据所述目标测试数据和所述目标存储数据判断所述目标地址是否发生错误以及发生错误的位数。
地址测试判定模块750可以配置为若所述目标地址发生错误且发生错误的位数超过第一预设位，则判定所述目标地址的目标测试项测试失败。
其中，所述第一预设位为大于等于1的正整数；所述半导体芯片或者所述半导体芯片的控制器包括纠错电路，所述纠错电路用于纠正所述半导体芯片的所述目标地址的所述第一预设位的错误位。
在示例性实施例中，所述地址测试判定模块还可以配置为：若所述目标地址未发生错误；或者，所述目标地址发生错误且发生错误的位数小于等于所述第一预设位，则判定所述目标地址的目标测试项测试通过。
在示例性实施例中，所述目标地址可以为多个。其中，半导体芯片的测试装置700还可以包括：芯片测试判定模块，所述芯片测试判定模块可以配置为若多个所述目标地址中存在至少一个目标地址的所述目标测试项测试失败，则判定所述半导体芯片的所述目标测试项测试失败；若多个所述目标地址中所有目标地址的所述目标测试项测试通过，则判定所述半导体芯片的所述目标测试项测试通过。
在示例性实施例中，所述目标测试数据可以包括第二预设位的目标原始数据和第三预设位的目标校验数据。
在示例性实施例中，地址错误统计模块740可以包括：对比单元、地址判定单元和错误存储单元。
其中，所述对比单元可以配置为将所述第二预设位的目标原始数据与所述目标存储数据相应位置的数据一一对比。所述地址判定单元可以配置为若各位置的数据对比结果均一致，则判定所述目标地址未发生错误。所述错误存储单元可以配置为若存在至少一个位置的数据对比结果不一致，则判定所述目标地址发生错误，并存储错误信息。
在示例性实施例中，所述错误信息可以包括发生错误的目标地址信息、错误位置信息以及错误位数信息。
在示例性实施例中，所述纠错电路可以为ECC电路，所述第一预设位可以为1比特，所述第二预设位可以为64比特，所述第三预设位可以为8比特。
在示例性实施例中，所述半导体芯片可以为存储器芯片。
上述半导体芯片的测试装置的具体细节已经在对应的半导体芯片的测试方法中进行了详细的描述，因此此处不再赘述。
以上详细地描述和/或图示了本公开提出的半导体芯片的测试方法、装置及系统、计算机可读存储介质及电子设备的示例性实施方式。但本公开的实施方式不限于这里所描述的特定实施方式，相反，每个实施方式的组成部分和/或步骤可与这里所描述的其它组成部分和/或步骤独立和分开使用。一个实施方式的每个组成部分和/或每个步骤也可与其它实施方式的其它组成部分和/或步骤结合使用。在介绍这里所描述和/或图示的要素/组成部分/等时，用语“一个”、“一”和“上述”等用以表示存在一个或多个要素/组成部分/等。术语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。此外，权利要求书及说明书中的术语“第一”和“第二”等仅作为标记使用，不是对其对象的数字限制。
应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
在本公开的示例性实施方式中，还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时可实现本公开的上述的用于规划移动设备速度的方法。在一些可能的实施方式中，本公开的各个方面还可以实现为一种程序产品的形式，其包括程序代码；该程序产品可以存储在一个非易失性存储介质(可以是CD-ROM、U盘或者移动硬盘等)中或网络上；当所述程序产品在一台计算设备(可以是个人计算机、服务器、终端装置或者网络设备等)上运行时，所述程序代码用于使所述计算设备执行本公开中上述各示例性实施例中的方法步骤。
参见图8所示，根据本公开的实施方式的用于实现上述方法的程序产品800，其可以采用便携式紧凑磁盘只读存储器(CD-ROM)并包括程序代码，并可以在计算设备(例如个人计算机、服务器、终端装置或者网络设备等)上运行。然而，本公开的程序产品不限于此。在本示例性实施例中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
所述程序产品可以采用一个或者多个可读介质的任意组合。可读介质可以是可读信号介质或者可读存储介质。
可读存储介质例如可以为但不限于电、磁、光、电磁、红外线或半导体的系统、装置或器件、或者任意以上的组合。可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件或者上述的任意合适的组合。
可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了可读程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。可读信号介质还可以是可读存储介质以外的任意可读介质，该可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。
可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、有线、光缆、RF等，或者上述的任意合适的组合。
可以以一种或多种程序设计语言的任意组合来编写用于执行本公开操作的程序代码，所述程序设计语言包括面向对象的程序设计语言，诸如Java、C++等，还包括常规的过程式程序设计语言，诸如C语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户计算设备上执行、作为一个独立的软件包执行、部分在用户计算设备上部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络(包括局域网(LAN)或广域网(WAN)等)连接到用户计算设备；或者，可以连接到外部计算设备，例如利用因特网服务提供商来通过因特网连接。
在本公开的示例性实施方式中，还提供一种电子设备，所述电子设备包括至少一个处理器以及至少一个用于存储所述处理器的可执行指令的存储器；其中，所述处理器被配置为经由执行所述可执行指令来执行本公开中上述各示例性实施例中的方法步骤。
下面结合图9对本示例性实施方式中的电子设备900进行描述。电子设备900仅仅为一个示例，不应对本公开实施例的功能和使用范围带来任何限制。
参见图9所示，电子设备900以通用计算设备的形式表现。电子设备900的组件可以包括但不限于：至少一个处理单元910、至少一个存储单元920、连接不同系统组件(包括处理单元910和存储单元920)的总线930、显示单元940。
其中，存储单元920存储有程序代码，所述程序代码可以被处理单元910执行，使得处理单元910执行本公开中上述各示例性实施例中的方法步骤。
存储单元920可以包括易失性存储单元形式的可读介质，例如随机存取存储单元921(RAM)和/或高速缓存存储单元922，还可以进一步包括只读存储单元923(ROM)。
存储单元920还可以包括具有一组(至少一个)程序模块925的程序/实用工具924，这样的程序模块包括但不限于：操作系统、一个或者多个应用程序、其他程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。
总线930可以为表示几类总线结构中的一种或多种，包括存储单元总线或者存储单元控制器、外围总线、图形加速端口、处理单元或者使用各种总线结构中的任意总线结构的局域总线。
电子设备900也可以与一个或多个外部设备1000(例如键盘、指向设备、蓝牙设备等)通信，还可以与一个或者多个使得用户可以与该电子设备900交互的设备通信，和/或与使得该电子设备900能与一个或多个其他计算设备进行通信的任何设备(例如路由器、调制解调器等)通信。这种通信可以通过输入/输出(I/O)接口950进行。并且，电子设备900还可以通过网络适配器960与一个或者多个网络(例如局域网(LAN)、广域网(WAN)和/或公共网络，例如因特网)通信。如图9所示，网络适配器960可以通过总线930与电子设备900的其他模块通信。应当明白，尽管图中未示出，可以结合电子设备900使用其他硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、RAID系统、磁带驱动器以及数据备份存储系统等。
本领域技术人员能够理解，本公开的各个方面可以实现为系统、方法或程序产品。因此，本公开的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。
上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有特定细节中的一个或更多，或者可以采用其它的方法、组件、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本公开的各方面。

Claims (12)

1.一种半导体芯片的测试方法，其特征在于，包括：
测试机中的图案产生器产生目标测试数据，所述目标测试数据包括第二预设位的目标原始数据和第三预设位的目标校验数据；
所述图案产生器将所述目标测试数据写入半导体芯片的目标地址，所述目标地址为多个；
所述图案产生器读取所述目标地址的目标存储数据；
所述图案产生器将所述第二预设位的目标原始数据和所述目标存储数据相应位置的数据一一对比，判断所述目标地址是否发生错误；
所述图案产生器在所述目标地址发生错误时，向所述测试机返回相应目标地址的目标测试项为有错误，并将相应目标地址的错误信息存储至所述图案产生器中的历史随机存储器HRAM，调用所述HRAM检查发生错误的位数，且在发生错误的位数超过第一预设位时，判定所述目标地址的目标测试项测试失败；
所述测试机在多个所述目标地址中存在至少一个目标地址的所述目标测试项测试失败时，判定所述半导体芯片的所述目标测试项测试失败；
所述测试机在多个所述目标地址中所有目标地址的所述目标测试项测试通过时，判定所述半导体芯片的所述目标测试项测试通过；
其中，所述第一预设位为大于等于1的正整数；所述半导体芯片或者所述半导体芯片的控制器包括纠错电路，所述纠错电路用于纠正所述半导体芯片的所述目标地址的所述第一预设位的错误位。
2.根据权利要求1所述的半导体芯片的测试方法，其特征在于，还包括：
若所述目标地址未发生错误；或者，所述目标地址发生错误且发生错误的位数小于等于所述第一预设位，则判定所述目标地址的目标测试项测试通过。
3.根据权利要求1所述的半导体芯片的测试方法，其特征在于，所述目标测试数据包括第二预设位的目标原始数据和第三预设位的目标校验数据。
4.根据权利要求3所述的半导体芯片的测试方法，其特征在于，根据所述目标测试数据和所述目标存储数据判断所述目标地址是否发生错误以及发生错误的位数，包括：
将所述第二预设位的目标原始数据与所述目标存储数据相应位置的数据一一对比；
若各位置的数据对比结果均一致，则判定所述目标地址未发生错误；
若存在至少一个位置的数据对比结果不一致，则判定所述目标地址发生错误，并存储错误信息。
5.根据权利要求4所述的半导体芯片的测试方法，其特征在于，所述错误信息包括发生错误的目标地址信息、错误位置信息以及错误位数信息。
6.根据权利要求3所述的半导体芯片的测试方法，其特征在于，所述纠错电路为ECC电路，所述第一预设位为1比特，所述第二预设位为64比特，所述第三预设位为8比特。
7.根据权利要求1所述的半导体芯片的测试方法，其特征在于，所述半导体芯片为存储器芯片。
8.一种半导体芯片的测试装置，其特征在于，包括：
测试数据产生模块，配置为通过测试机中的图案产生器产生目标测试数据，所述目标测试数据包括第二预设位的目标原始数据和第三预设位的目标校验数据；
测试数据写入模块，配置为通过所述图案产生器将所述目标测试数据写入所述半导体芯片的目标地址，所述目标地址为多个；
存储数据读取模块，配置为通过所述图案产生器读取所述目标地址的目标存储数据；
地址错误统计模块，配置为通过所述图案产生器将所述第二预设位的目标原始数据和所述目标存储数据相应位置的数据一一比对，判断所述目标地址是否发生错误；
地址测试判定模块，配置为通过所述图案产生器在所述目标地址发生错误时，向所述测试机返回相应目标地址的目标测试项为有错误，并将相应目标地址的错误信息存储至所述图案产生器中的历史随机存储器HRAM，调用所述HRAM检查发生错误的位数，且在发生错误的位数超过第一预设位时，判定所述目标地址的目标测试项测试失败；
芯片测试判定模块，配置为通过所述测试机在多个所述目标地址中存在至少一个目标地址的所述目标测试项测试失败时，判定所述半导体芯片的所述目标测试项测试失败；若多个所述目标地址中所有目标地址的所述目标测试项测试通过，则判定所述半导体芯片的所述目标测试项测试通过；
其中，所述第一预设位为大于等于1的正整数；所述半导体芯片或者所述半导体芯片的控制器包括纠错电路，所述纠错电路用于纠正所述半导体芯片的所述目标地址的所述第一预设位的错误位。
9.根据权利要求8所述的半导体芯片的测试装置，其特征在于，所述地址测试判定模块还配置为：若所述目标地址未发生错误；或者，所述目标地址发生错误且发生错误的位数小于等于所述第一预设位，则判定所述目标地址的目标测试项测试通过。
10.一种半导体芯片的测试系统，其特征在于，包括：
测试机，包括图案产生器，所述图案产生器包括历史随机存储器HRAM；其中，
所述图案产生器用于产生目标测试数据，所述目标测试数据包括第二预设位的目标原始数据和第三预设位的目标校验数据，并将所述目标测试数据写入半导体芯片的目标地址，所述目标地址为多个，再读取所述目标地址的目标存储数据，将所述第二预设位的目标原始数据和所述目标存储数据相应位置的数据一一比对，判断所述目标地址是否发生错误；且在所述目标地址发生错误时，向所述测试机返回相应目标地址的目标测试项为有错误，并将相应目标地址的错误信息存储至所述HRAM，调用所述HRAM检查发生错误的位数，并在所述目标地址发生错误的位数超过第一预设位时，判定所述目标地址的目标测试项测试失败；
所述测试机还用于若多个所述目标地址中存在至少一个目标地址的所述目标测试项测试失败，则判定所述半导体芯片的所述目标测试项测试失败；若多个所述目标地址中所有目标地址的所述目标测试项测试通过，则判定所述半导体芯片的所述目标测试项测试通过；
其中，所述第一预设位为大于等于1的正整数；所述半导体芯片或者所述半导体芯片的控制器包括纠错电路，所述纠错电路用于纠正所述半导体芯片的所述目标地址的所述第一预设位的错误位。
11.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1-7中任意一项所述的半导体芯片的测试方法。
12.一种电子设备，其特征在于，包括：
处理器；
存储器，用于存储所述处理器的可执行指令；
其中，所述处理器被配置为经由执行所述可执行指令来执行权利要求1-7中任意一项所述的半导体芯片的测试方法。
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