CN113466671B - 一种基于芯片内部电路结构重构的芯片测试方法和测试装置 - Google Patents
一种基于芯片内部电路结构重构的芯片测试方法和测试装置 Download PDFInfo
- Publication number
- CN113466671B CN113466671B CN202111035542.9A CN202111035542A CN113466671B CN 113466671 B CN113466671 B CN 113466671B CN 202111035542 A CN202111035542 A CN 202111035542A CN 113466671 B CN113466671 B CN 113466671B
- Authority
- CN
- China
- Prior art keywords
- target
- pin
- test
- semiconductor chip
- circuit module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 362
- 239000004065 semiconductor Substances 0.000 claims abstract description 218
- 230000015654 memory Effects 0.000 claims abstract description 165
- 238000000034 method Methods 0.000 claims abstract description 43
- 238000011084 recovery Methods 0.000 claims description 13
- 239000003990 capacitor Substances 0.000 claims description 12
- 230000004044 response Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 27
- 230000008569 process Effects 0.000 description 14
- 230000001105 regulatory effect Effects 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 238000013461 design Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 238000004891 communication Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 6
- 238000004590 computer program Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000008521 reorganization Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2896—Testing of IC packages; Test features related to IC packages
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本申请是关于一种基于芯片内部电路结构重构的芯片测试方法及测试装置，具体涉及半导体器件领域。所述方法包括：当接收到半导体芯片中的目标电路模块对应的目标寻址信息时，根据目标寻址信息，确定目标电路模块在半导体芯片内部对应的目标引脚；通过目标非挥发存储器，将目标引脚与半导体芯片的外部测试引脚导通；响应于接收到与外部测试引脚连接的测试设备发送的测试信号时，生成输出信号，并发送至测试设备，以便测试设备根据输出信号生成目标电路模块的测试结果。上述方案提出了一种在不需要暴露晶圆的基础上，从半导体芯片外部对半导体内部模块进行测量的方法，在对半导体芯片中的电路模块进行测试的同时，避免对晶圆造成损害。
Description
技术领域
本发明涉及半导体器件领域，具体涉及一种基于芯片内部电路结构重构的芯片测试方法和测试装置。
背景技术
在半导体芯片的生产过程中，需要进行半导体芯片设计、仿真、测试等流程，保证半导体芯片的生产质量。
在现有技术中，当对半导体芯片进行测试时，通常分为晶圆检测和成品测试两个检测步骤。其中，晶圆检测是指通过探针台和测试机配合使用，对晶圆上的裸芯片进行功能检测和电参数测试。成品测试环节是指通过分选机和测试机配合使用，对封装完成后的芯片进行整体功能和电参数的测试。
上述方案中，在晶圆检测中容易对裸芯片造成损害，而封装检测无法对半导体芯片中的电路模块单独进行测试。
发明内容
本申请提供了一种基于芯片内部电路结构重构的芯片测试方法和测试装置，可以在对半导体芯片中的电路模块进行测试的同时，避免对晶圆造成损害，该技术方案如下。
一方面，提供了一种基于芯片内部电路结构重构的芯片测试方法，所述方法由半导体芯片执行，所述方法包括：
当接收到所述半导体芯片中的目标电路模块对应的目标寻址信息时，根据所述目标寻址信息，确定目标电路模块在所述半导体芯片内部对应的目标引脚；所述目标引脚与所述半导体芯片的外部测试引脚通过目标非挥发存储器连接；
通过目标非挥发存储器，将所述目标引脚与所述半导体芯片的外部测试引脚导通；
响应于接收到与所述外部测试引脚连接的测试设备发送的测试信号时，生成输出信号，并发送至所述测试设备，以便所述测试设备根据所述输出信号生成所述目标电路模块的测试结果。
又一方面，提供了一种基于芯片内部电路结构重构的芯片测试装置，所述装置应用于半导体测试芯片中，所述装置包括：
引脚确定单元，用于当接收到所述半导体芯片中的目标电路模块对应的目标寻址信息时，根据所述目标寻址信息，确定目标电路模块对应的目标引脚；所述目标引脚与所述半导体芯片的外部测试引脚通过目标非挥发存储器连接；
引脚连接单元，用于通过目标非挥发存储器，将所述目标引脚与所述半导体芯片的外部测试引脚连接；
测试数据输出单元，用于响应于接收到与所述外部测试引脚连接的测试设备发送的测试信号时，向所述测试设备发送输出信号，以便所述测试设备根据所述输出信号生成所述目标电路模块的测试结果。
在一种可能的实现方式中，所述引脚连接单元，用于指示所述半导体芯片中的测试寻址模块，向所述目标非挥发存储器发送控制信号，以将所述目标非挥发存储器设置为导通状态，以便将所述目标引脚与所述半导体芯片的外部测试引脚连接。
在一种可能的实现方式中，所述装置还包括：
存储器关断单元，用于指示所述半导体芯片中的测试寻址模块，向所述半导体芯片中，除所述目标非挥发存储器之外的其他非挥发存储器发送控制信号，以将所述其他非挥发存储器设置为关断状态。
在一种可能的实现方式中，所述装置还包括：
连接恢复单元，用于当所述半导体芯片中的测试寻址模块接收到所述目标电路模块对应的寻址恢复信息时，根据所述寻址恢复信息，将所述目标引脚与所述半导体芯片的外部测试引脚之间的连接状态恢复为默认状态。
在一种可能的实现方式中，所述装置还包括：
电路调节单元，用于当所述半导体芯片中的调节寻址模块接收到所述目标电路模块对应的调节信息时，根据所述调节信息，对所述目标电路模块所对应的调节模块进行调节，从而改变所述目标电路模块的结构。
在一种可能的实现方式中，所述电路调节单元，还用于，
根据所述调节信息，接入或断开所述调节信息对应的电容；
或者，
根据所述调节信息，接入或断开所述调节信息对应的电阻。
在一种可能的实现方式中，所述测试数据输出单元，还用于，
在所述目标电路模块的结构根据所述调节信息改变后，响应于接收到与所述测试设备发送的测试信号时，向所述测试设备发送输出信号，以便所述测试设备根据所述输出信号生成更新后的所述目标电路模块的测试结果。
再一方面，提供了一种半导体芯片，所述半导体芯片中包含测试寻址模块、目标电路模块以及目标非挥发存储器；
所述测试寻址模块，用于当接收到所述半导体芯片中的所述目标电路模块对应的目标寻址信息时，根据所述目标寻址信息，确定目标电路模块对应的目标引脚；所述目标引脚与所述半导体芯片的外部测试引脚通过目标非挥发存储器连接；
所述目标非挥发存储器，用于将所述目标引脚与所述半导体芯片的外部测试引脚导通；
所述目标电路模块，用于响应于接收到与所述外部测试引脚连接的测试设备发送的测试信号时，生成输出信号，并发送至所述测试设备，以便所述测试设备根据所述输出信号生成所述目标电路模块的测试结果。
又一方面，提供了一种计算机可读存储介质，所述存储介质中存储有至少一条指令，所述至少一条指令由半导体芯片加载并执行以实现上述的一种基于芯片内部电路结构重构的芯片测试方法。
本申请提供的技术方案可以包括以下有益效果：
当需要对半导体芯片内部中的电路模块进行测试时，可以先确定该电路模块在半导体芯片内部对应的目标引脚，再通过目标非挥发存储器将半导体芯片中的引脚，与半导体芯片的外部测试引脚导通，此时测试设备通过与外部测试引脚处于导通状态，即可以将测试信号输入与目标电路模块对应的目标引脚中，从而实现对目标电路模块的测试，因此上述方案提出了一种在不需要暴露晶圆的基础上，从半导体芯片外部对半导体内部模块进行测量的方法，在对半导体芯片中的电路模块进行测试的同时，避免对晶圆造成损害。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的一种半导体芯片的结构示意图。
图2示出了图1所示实施例涉及的一种非挥发存储器结构示意图。
图3示出了图1所示实施例涉及的一种非挥发存储器结构示意图。
图4示出了图1所示实施例涉及的一种半导体芯片电路模块构成示意图。
图5示出了图1所示实施例涉及的一种电路模块测试网表图。
图6示出了图1所示实施例涉及的一种电路模块测试控制图。
图7是根据一示例性实施例示出的一种基于芯片内部电路结构重构的芯片测试方法的方法流程图。
图8是根据一示例性实施例示出的一种基于芯片内部电路结构重构的芯片测试方法的方法流程图的方法流程图。
图9是根据一示例性实施例示出的一种基于芯片内部电路结构重构的芯片测试方法的方法流程图的方法流程图。
图10示出了图9所示实施例涉及的一种调节电阻并联网络示意图。
图11示出了图9所示实施例涉及的一种调节电路串联网络示意图。
图12示出了图9所示实施例涉及的一种调节模块示意图。
图13是根据一示例性实施例示出的一种基于芯片内部电路结构重构的芯片测试装置的结构方框图。
图14示出了本申请一示例性实施例示出的计算机设备的结构框图。
具体实施方式
下面将结合附图对本申请的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应理解，在本申请的实施例中提到的“指示”可以是直接指示，也可以是间接指示，还可以是表示具有关联关系。举例说明，A指示B，可以表示A直接指示B，例如B可以通过A获取；也可以表示A间接指示B，例如A指示C，B可以通过C获取；还可以表示A和B之间具有关联关系。
在本申请实施例的描述中，术语“对应”可表示两者之间具有直接对应或间接对应的关系，也可以表示两者之间具有关联关系，也可以是指示与被指示、配置与被配置等关系。
本申请实施例中，“预定义”可以通过在设备（例如，包括终端设备和网络设备）中预先保存相应的代码、表格或其他可用于指示相关信息的方式来实现，本申请对于其具体的实现方式不做限定。
图1是根据一示例性实施例示出的一种半导体芯片的结构示意图。该半导体芯片中包含测试寻址模块101、目标电路模块102以及目标非挥发存储器103；
该测试寻址模块，用于当接收到该半导体芯片中的该目标电路模块对应的目标寻址信息时，根据该目标寻址信息，确定目标电路模块对应的目标引脚；该目标引脚与半导体芯片的外部测试引脚通过目标非挥发存储器连接。
该目标非挥发存储器，用于将该目标引脚与该半导体芯片的外部测试引脚导通。
该目标电路模块，用于响应于接收到与该外部测试引脚连接的测试设备发送的测试信号时，生成输出信号，并发送至该测试设备，以便该测试设备根据该输出信号生成该目标电路模块的测试结果。
在本申请实施例涉及的半导体芯片中，半导体芯片中需要测试的各个模块的接入引脚，与半导体芯片的外部测试引脚通过非挥发存储器连接。当需要对半导体芯片中的某个电路模块进行测试时，通过半导体芯片中的测试寻址模块，确定出该电路模块对应的引脚，并将该电路模块对应的引脚与外部测试引脚导通，此时与外部测试引脚连接的测试设备，即可以通过外部测试引脚对半导体芯片内部的电路模块进行测试。
请参考图2，其示出了本申请实施例涉及的一种非挥发存储器结构示意图。如图2所示，M1是隧穿管，C1是MOS（MOSFET，场效应管）电容，M2是开关管；
M1为PMOS（P沟道场效应管）管，且M1的漏源极和衬底相连；
M2是源极与栅极不相连的P-LDMOS（laterally-diffused metal-oxidesemiconductor，横向扩散金属氧化物半导体）管，并且M2的源极和漏极分别接电路模块引脚和外部测试引脚；
将M2设计为源极与栅极不相连的P-LDMOS管的原因主要有以下几个方面：
（1）本申请中M2的两端连接的是测试引脚，其中某些测试引脚不可避免的需要使用高压，而普通非挥发存储器中的开关管都是低压MOS管，无法承受模拟电路中的高压，因此，必须选用LDMOS管；
（2）由于M2的两端需要连接高压测试引脚，因此，必须让其源极与栅极不相连，这样才能对栅极和衬底之间的压差进行单独控制，该压差不受源极电压的影响，实现开关管的开通和关断；
（3）如若M2的源极和栅极相连，则M2中流过的电流方向和漏源极电压方向都是固定的，而M2两端分别连接的是测试引脚，两测试引脚之间的电压和电流方向是根据该引脚是作为输入还是输出而变化的，即方向是不确定的，故此时，必须将M2的源极和栅极设计为不相连，使得M2形成为完全对称结构，从而使得栅极与衬底之间的压差满足要求后，其电流可以从漏极流向源极，也可以从源极流向漏极。
如图2所示的非挥发存储器的工作模式如下：
导通模式：CG端接高电压VP，TG端接0V，此时隧穿管M1上会有很大的正向压降，电子将会从M1的栅氧化层下方的沟道中，隧穿通过栅氧化层，存储到多晶硅栅中，FG端存储为“1”，此过程中FG上的电势会不断下降，所以M1上的正向电压会不断下降，最后不足以发生隧穿，使得FG端存储保持为“1”，此时多晶硅栅上存有若干电子，该若干电子使得PMOS管的N型衬底中栅极附近的电子被排斥，空穴被吸引，该被吸引的空穴使得M2的漏极与源极导通，即使得M2导通，将电路模块引脚与外部测试引脚连接在一起；
关断模式：TG端接高电压VP，CG端接0V，此时隧穿管M1上会有很大的反向压降，电子将会从多晶硅栅中，隧穿通过栅氧化层，抽出到M1的阱区中，节点FG存储为“0”，此过程中FG上的电势会不断升高，所以M1上的反向电压会不断下降，最后不足以发生隧穿，使得FG端存储保持为“0”，此时，多晶硅栅没有存储电子，M2的漏极与源极之间无法形成导电空穴，使得M2的漏极与源极断开，即使得M2关断，将电路模块引脚与外部测试引脚连接在一起；
故此时，测试寻址模块根据寻址信息输出控制信号，将需要导通的存储器的CG端的调节信号设计为接高压VP，TG端的调节信号设计为接0V，且其他存储器的TG端的调节信号设计为接高压VP，CG端的调节信号设计为接0V即可。
请参考图3，其示出了本申请实施例涉及的一种非挥发存储器结构示意图。如图3所示，M3是隧穿管，C2是MOS电容，J1是开关管；
M3为PMOS管，且M3的漏源极和衬底相连；
J1是N-JFET（Junction Field-Effect Transistor，结型场效应晶体管）管，并且将J1的源极和漏极分别接电路模块引脚和外部测试引脚；
将J1设计为N-JFET管的原因主要有以下几个方面：
（1）本申请中J1的两端连接的是测试引脚，其中某些测试引脚不可避免的需要使用高压，而普通非挥发存储器中的开关管都是低压MOS管，无法承受模拟电路中的高压，因此，必须选用N-JFET管；
（2）由于J1的两端需要连接高压测试引脚，而N-JFET管的源极与栅极不相连，故能够对栅极和衬底之间的压差进行单独控制，该压差不受源极电压的影响，实现开关管的开通和关断；
同时，N-JFET管的源极和漏极为N区，栅极为P区，因此，无论源极和漏极接的电压有多大，都不会使得漏极或源极与栅极之间形成通路；
（3）N-JFET管为完全对称结构，其电流可以从漏极流向源极，也可以从源极流向漏极；
工作模式如下：
导通模式：TG端接高电压VP，CG端接0V，此时隧穿管M3上会有很大的反向压降，电子将会从多晶硅栅中，隧穿通过栅氧化层，抽出到M3的阱区中，节点FG存储为“0”，此过程中FG上的电势会不断升高，所以M3上的反向电压会不断下降，最后不足以发生隧穿，使得FG端存储保持为“0”，此时，多晶硅栅没有存储电子，而由于J1的漏极与源极均为N型区，因此，J1的漏极与源极通过漏极与源极之间的N型导电沟道导通，即使得J1导通，将电路模块引脚与外部测试引脚连接在一起；
关断模式：CG端接高电压VP，TG端接0V，此时隧穿管M3上会有很大的正向压降，电子将会从M3的栅氧化层下方的沟道中，隧穿通过栅氧化层，存储到多晶硅栅中，FG端存储为“1”，此过程中FG上的电势会不断下降，所以M3上的正向电压会不断下降，最后不足以发生隧穿，使得FG端存储保持为“1”，此时多晶硅栅上存有若干电子，该若干电子使得J1的N型导电沟道中栅极附近的电子被排斥，空穴被吸引，该被吸引的空穴阻断了N型导电沟道，使得N型导电沟道无法导通电子，从而导致J1的漏极与源极断开，即使得J1关断，将电路模块引脚与外部测试引脚连接在一起；
故此时，测试寻址模块根据寻址信息输出控制信号，将需要导通的存储器的TG端的调节信号设计为接高压VP，CG端的调节信号设计为接0V，且其他存储器的CG端的调节信号设计为接高压VP，TG端的调节信号设计为接0V，即可。
采用上述中记载的非挥发存储器的结构，将存储器的开关管设计为可耐高压的开关管，并配合相应的控制方法对存储器进行控制，实现芯片内部电路结构的任意重构，无需考虑耐压和电流电压方向等问题。
但在上述非挥发存储器可以将电路模块的引脚与外部测试引脚连接之后，还需要考虑如何确定电路模块在测试状态下与外部测试引脚之间的连接关系，即如何确定出各个电路模块测试时，所需要导通的非挥发存储器。
图4示出了本申请实施例涉及的一种半导体芯片电路模块构成示意图。
可选的，半导体芯片内部由多个电路模块构成，如图4所示，多个电路模块如5V基准电压源模块（5V REFERENCE）、误差放大器模块、第一电流比较器模块、第二电流比较器模块、振荡器模块（OSCILLATOR）、PWM锁存器模块（PWM Latch）、RS锁存器模块、PWM比较器模块（PWM Comparator）、欠压锁定模块（UV LOCKOUT）、消隐模块（BLANKING）和门电路输出模块等，多个电路模块相互连接，构成半导体芯片内部的电路结构；
下面以上述芯片内部的部分电路模块为例说明如何得到寻址信息：
（1）欠压锁定模块（UV LOCKOUT）低于阈值电压时，该模块会产生一信号关闭基准电压和输出模块，即该模块具有两个输入和两个输出，其中两个输入分别为5V基准电压源模块的输出和输入电压VIN引脚；
（2）误差放大器模块具有两个输入和一个输出，其中两个输入分别为VFB引脚和2.5V电源；
（3）振荡器模块（OSCILLATOR）的频率是通过选择不同的RT、CT来设定的，即该模块具有两个输入和一个输出，其中两个输入分别为5V基准电压源模块的输出和RT/CT引脚；
（4）PWM锁存器模块（PWM Latch）具有四个输入和两个输出，其中四个输入分别为5V基准电压源模块的输出、振荡器模块的输出、周期信号和RS锁存器模块的输出；
如图4所示的半导体芯片本身具有8个外部引脚，首先由于芯片进行测试时，多数模块均需要通过VIN进行供电，或者由VIN 产生基准电压进行供电，因此，VIN引脚和GND引脚无法作为测试引脚进行复用；
其次，芯片进行测试时，需要与上位机进行通讯，因此，本方案将OUTPUT引脚单独作为通讯引脚，该引脚与半导体芯片内部的测试寻址模块和调节寻址模块相连，同时，在芯片上电后的30ms内，如果芯片OUTPUT引脚接收到超过15V的高电平，则芯片进入测试/调节模式，OUTPUT引脚作为通讯引脚使用，如果芯片没有识别到超过15V的高电平，则芯片进入正常工作模式；
故本申请实施例中，仅将RT/CT、COMP、VFB、ISENCE和VREF五个引脚作为测试复用引脚；而将测试复用引脚的数量设计为5个基本可以满足所有电路模块的测试需求，因为，基本所有电路模块除去输入电源引脚之外，其他输入输出引脚的总和不大于5个。
请参考图5，其示出了本申请实施例涉及的一种电路模块测试网表图。
图5中竖向表示各个需要进行测试的电路模块，横向表示各电路模块引脚需要连接的外部引脚或内部电压；其中竖向仅对4个模块进行了示意，实际情况不止4个模块；横向除了5个复用引脚外，还对VIN引脚、5V、2.5V和1V电压进行了示意，且实际情况可能不止5V、2.5V和1V这三种电压。
请参考图6，其示出了本申请实施例涉及的一种电路模块测试控制图。
（1）将5V电压、2.5V电压和1V电压先后分别接COMP引脚；
（2）欠压锁定模块（UV LOCKOUT）两个输入分别接5V电压和VIN引脚，两个输出分别接VREF引脚和ISENCE引脚；
（3）误差放大器模块两个输入分别为VFB引脚和2.5V电压，输出接COMP引脚；
（4）振荡器模块（OSCILLATOR）两个输入分别接5V电压和RT/CT引脚，输出接COMP引脚；
（5）PWM锁存器模块四个输入分别为5V电压、RT/CT引脚、COMP引脚和VFB引脚，两个输出分别接ISENCE引脚和VREF引脚；
需要说明的是：
（1）图6中的5V、2.5V和1V等电压是在芯片输入了VIN之后，芯片内部通过各电压生成电路模块自然生成的电压值，且各个电压与各个模块一一对应连接在一起，即这些电压是无需通过外部引脚额外输入的；
（2）各个电路模块的每个输入引脚和输出引脚的连线上均设置有一个非挥发存储器，故此时，各个电路模块的输入引脚或输出引脚和与其自然连接的外部引脚之间，以及各个电路模块之间均通过非挥发存储器连接；
同时，根据上述电路模块测试控制图，若电路模块某个的输入引脚或输出引脚已经自然与该控制图中的引脚相连，则测试时只需导通输入引脚或输出引脚和与其自然连接的引脚之间的非挥发存储器；若电路模块的某个输入引脚或输出引脚没有自然与该控制图中的引脚相连，则通过非挥发存储器将该输入引脚或输出引脚在芯片内部与相应引脚相连；
并且，对某个电路模块进行测试时，若该模块需要5V、2.5V和1V等电压作为输入，则VIN与相应电压生成电路模块的输入引脚之间的存储器也需要导通；
如欠压锁定模块中，VIN通过非挥发存储器与芯片内部5V电压生成电路模块的输入引脚自然相连，输入1通过非挥发存储器直接与芯片内部5V电压自然相连，输入2通过非挥发存储器自然通过VIN引脚输入，输出1通过非挥发存储器自然通过VREF引脚输出，输出2通过非挥发存储器与ISENCE引脚相连，且关断芯片内部的其他非挥发存储器，之后将测量装置与VREF引脚和ISENCE引脚相连，从而测试时得到输出值；其他模块依次类推；
（3）若需要对5V、2.5V和1V等电压生成电路模块进行测试，则将5V电压、2.5V电压和1V电压等电压生成电路模块的输入端分别通过非挥发存储器接VIN引脚，输出端分别通过非挥发存储器接COMP引脚，且关断芯片内部的其他非挥发存储器，此时，在芯片外部，利用测量装置接COMP引脚，从而对各个电压生成电路模块进行测试；
（4）电路模块测试控制图是根据芯片内部的电路模块的工作原理，提前设定好的，同时，各个非挥发存储器及其地址信息也是提前设置和设定好的；并且，不同芯片对应不同的电路模块测试控制图；
测试人员对半导体芯片进行测试时，根据图6中的预设好的电路模块测试控制图，将相应的外部引脚（5个测试复用引脚、VIN引脚和GND引脚）与外部输入电源或测量装置相连；
（5）根据上述分析，当在上位机中输入欠压锁定模块后，系统自动寻找将VIN与5V电压生成电路模块的输入引脚相连的存储器的地址信息，输入1与5V电压生成电路模块的输出引脚相连的存储器的地址信息，输入2与VIN引脚相连的存储器的地址信息，输出1与VREF引脚相连的存储器的地址信息，输出2与ISENCE引脚相连的存储器的地址信息，且关断其他存储器的地址信息，上述地址信息即为欠压锁定模块的寻址信息；其他模块的寻址信息可根据上述分析得到；
（6）图6中仅表示出了图1中记载的5V、2.5V和1V等电压与电路模块的连接，而有些电路模块与电压生成模块的连接图1中未记载，因此，图6中也未示出这些电路模块与电压生成模块的连接，在测试过程中，这些电路模块与电压生成模块也是需要通过非挥发存储器自然连接在一起的，此时并不存在对非挥发存储器的特别控制，因此，不影响对电路模块测试控制图的理解。
上述图4至图6，以及其对应的内容可知，在本申请实施例所示出的半导体芯片的设计时，就可以确定出对半导体芯片的内部电路模块进行测试时使用的外部测试引脚。并且还可以预先确定出半导体芯片中各个电路模块的引脚、以及对各个电路模块进行测试是分别需要导通的非挥发存储器，并将非挥发存储器对应的地址信息存储至测试寻址模块。
此时测试寻址模块接收到上位机发送的需要测试的目标电路模块信息时，可以根据该目标电路模块信息，确定出目标电路模块对应的引脚以及需要导通的目标非挥发存储器，并向目标非挥发存储器发送指令以实现导通该目标非挥发存储器。
即上述半导体芯片，在封装之后仍然能通过测试寻址模块实现半导体芯片内部结构的重组，从而实现从半导体外部测试引脚，直接对半导体内部的某一个或某几个电路模块的测试。
图7是根据一示例性实施例示出的一种基于芯片内部电路结构重构的芯片测试方法的方法流程图。该方法由半导体芯片执行，该半导体芯片可以是图1所示实施例中的半导体芯片。如图7所示，该芯片测试方法可以包括如下步骤：
步骤701，当接收到该半导体芯片中的目标电路模块对应的目标寻址信息时，根据该目标寻址信息，确定目标电路模块在该半导体芯片内部对应的目标引脚。
该目标引脚与该半导体芯片的外部测试引脚通过目标非挥发存储器连接。
在一种可能的实现方式中，当需要对半导体芯片中的目标电路模块进行测试时，可以通过上位机，将需要测试的目标电路模块对应的信息输入半导体芯片中，此时半导体芯片中的测试寻址模块，可以根据输入的目标电路模块对应的信息，确定出该目标电路模块对应的目标引脚。
步骤702，通过目标非挥发存储器，将该目标引脚与该半导体芯片的外部测试引脚导通。
当确定出目标电路模块对应的目标引脚时，可以通过测试寻址模块，向目标引脚对应的目标非挥发存储器发送指示信号，以便将目标非挥发存储器切换为导通状态，从而将目标引脚与半导体芯片的外部测试引脚导通。
步骤703，响应于接收到与该外部测试引脚连接的测试设备发送的测试信号时，生成输出信号，并发送至该测试设备，以便该测试设备根据该输出信号生成该目标电路模块的测试结果。
当目标引脚与半导体的外部测试引脚导通后，且由于目标引脚与半导体的外部测试引脚是通过目标非挥发存储器导通的，因此即使处于断电情况，目标非挥发存储器仍然处于导通状态，因此步骤702中的导通过程，实际上可以等价为一种半导体芯片电路内部结构的重构过程。重构过后的半导体芯片中，外部测试引脚可以直接与内部的目标电路模块连接，从而使得与外部测试引脚连接的测试设备，可以直接对目标电路模块进行测试。
综上所述，当需要对半导体芯片内部中的电路模块进行测试时，可以先确定该电路模块在半导体芯片内部对应的目标引脚，再通过目标非挥发存储器将半导体芯片中的引脚，与半导体芯片的外部测试引脚导通，此时测试设备通过与外部测试引脚处于导通状态，即可以将测试信号输入与目标电路模块对应的目标引脚中，从而实现对目标电路模块的测试，因此上述方案提出了一种在不需要暴露晶圆的基础上，从半导体芯片外部对半导体内部模块进行测试的方法，在对半导体芯片中的电路模块进行测试的同时，避免对晶圆造成损害。
图8是根据一示例性实施例示出的一种基于芯片内部电路结构重构的芯片测试方法的方法流程图。该方法由半导体芯片执行，该半导体芯片可以是图1所示实施例中的半导体芯片。如图8所示，该芯片测试方法可以包括如下步骤：
步骤801，当上位机接收到对半导体芯片中的目标电路模块对应的测试指令时，生成目标寻址信息，并将目标寻址信息发送至半导体芯片。
在一种可能的实现方式中，当需要对半导体芯片中的目标电路模块进行测试时，测试人员可以在上位机中输入目标电路模块对应的测试指令，此时当上位机根据该测试指令确定了需要测试的目标电路模块时，生成对应的目标寻址信息。
并且，由于半导体芯片在设计过程中，内部的各个目标电路模块以及对应的线路信息都已经被确定，因此该各个目标电路模块对应的目标寻址信息也可以是预先确定好的。该目标寻址信息的具体确定流程可以参考如图4至图6，此处不再赘述。
在本申请实施例中，当上位机中的第一输入模块接收到与目标电路模块对应的测试指令时，即可以确定需要测试的目标电路模块，并生成对应的目标寻址信息，并通过上位机的传输模块，传输至半导体芯片的OUTPUT引脚（通讯接口）。
且由于在如图1对应的实施例所示的半导体芯片中，该OUTPUT引脚与测试寻址模块连接，因此该目标寻址信息可以通过该OUTPUT引脚传输至半导体芯片内部的测试寻址模块中。
步骤802，当半导体芯片接收到目标电路模块对应的目标寻址信息时，根据该目标寻址信息，确定目标电路模块在该半导体芯片内部对应的目标引脚。
在一种可能的实现方式中，当半导体进入测试模块后，半导体芯片中的测试寻址模块，接收到目标寻址信息时，该测试寻址模块，可以根据该目标寻址信息，确定出目标电路在半导体芯片内部的目标引脚。
该测试寻址模块，可以用于根据上位机发送的目标寻址信息，确定出半导体芯片内部，与目标寻址信息对应的地址。例如，当上位机根据寻址信息和相关的传输协议，传输模块生成相应的测试寻址模块可识别的寻址信号，并将该寻址信号传输给半导体芯片内部的测试寻址模块后，该测试寻址模块中可以包含行列译码模块，基于传输协议对目标寻址信息进行解码操作，从而确定出目标寻址信息对应的行地址与列地址，从而确定出半导体芯片内部的目标引脚。
步骤803，该半导体芯片中的测试寻址模块，向该目标非挥发存储器发送控制信号，以将该目标非挥发存储器设置为导通状态，以便将该目标引脚与该半导体芯片的外部测试引脚导通。
由于在半导体芯片中，各个电路模块的引脚，与外部引脚都是通过非挥发存储器连接的，也就是说，各个电路模块中的引脚、外部测试引脚以及用于连接的非挥发存储器之间的结构在电路设计时就已经确定了。因此当确定出目标电路模块对应的目标引脚后，实际上也可以确定出用于连接目标引脚与外部测试引脚的目标非挥发存储器。
因此，当半导体芯片中的测试寻址模块，可以向目标非挥发存储器发送控制信号，以将目标非挥发存储器设置为导通状态，从而使得目标引脚与半导体芯片的外部测试引脚处于导通状态。此时半导体芯片的外部测试引脚与半导体芯片内部的目标测试模块的引脚导通，从而使得可以通过外部测试引脚直接对该半导体内部的目标测试模块进行测试操作。
在一种可能的实现方式中，该半导体芯片中的测试寻址模块，向该半导体芯片中，除该目标非挥发存储器之外的其他非挥发存储器发送控制信号，以将该其他非挥发存储器设置为关断状态。
当半导体内部的测试寻址模块，向半导体芯片中的目标非挥发存储器发送控制信号，导通目标非挥发存储器从而将外部测试引脚与目标引脚连接在一起时，半导体芯片还可以向除目标非挥发存储器之外的其他非挥发存储器发送控制信号，以将其他非挥发存储器设置为关断状态。
由于目标非挥发存储器用于将外部测试引脚与目标电路模块的引脚连接，因此当只将目标非挥发存储器设置为导通状态时，可以减小其他电路模块对目标电路模块的测试影响，从而提高目标电路模块的测试准确性。
在一种可能的实现方式中，该目标非挥发存储器，还包括目标电路模块在正常运行时所需要导通的非挥发存储器。
为了保证对电路模块进行测试所得到的测试结果可以准确地指示电路模块的真实性能，在对目标电路模块进行测试时，可以将目标电路模块正常运行所需要导通的非挥发存储器也作为目标非挥发存储器导通，从而保证该目标电路模块在测试时可以具有与正常运行时相同的运行状态，从而保证测试结果的准确性。
可选的，该目标电路模块在正常运行时所需要导通的非挥发存储器可以是指该目标电路模块在实现预期功能的前提下所需要导通的非挥发存储器。
示意性的，当目标电路模块存在非挥发存储器1至10时，当需要对目标电路模块的预期功能进行测试时，则需要对应将非挥发存储器1、2、5导通，从而使得目标电路模块在逻辑上可以实现预期功能，而与该目标电路模块的预期功能无关（例如将信号发送至其他模块，从而控制其他模块）的非挥发存储器则可以不导通。
可选的，该目标电路模块在实现预期功能的前提下所需要导通的非挥发存储器可以包括用于连接目标电路模块与指定电压发生模块的非挥发存储器。
例如，对目标电路模块进行测试时，目标电路模块可能还需要5V、2.5V和1V中的至少一个电压信号作为输入，以保证目标电路模块在测试情况下可以实现预期功能。
且由于该5V、2.5V和1V的电压是半导体芯片接入电源后，半导体芯片通过芯片内部的电压发生模块产生的，因此为了保证电路模块的测试准确性，还需要将该需要测试的目标电路模块，与对应的电压发生模块通过非挥发存储器实现导通，从而使得目标电路模块接入其所需要的电压信号。因此也需要将这些非挥发存储器（即用于连接目标电路模块与对应的电压发生模块的非挥发存储器）视为目标非挥发存储器，并在对目标电路进行测试时设置为导通状态。
可选的，该目标非挥发存储器的地址也可以是通过上位机发送的目标寻址信息确定的。
步骤804，半导体芯片响应于接收到与该外部测试引脚连接的测试设备发送的测试信号时，生成输出信号，并发送至该测试设备，以便该测试设备根据该输出信号生成该目标电路模块的测试结果。
当半导体芯片内的测试寻址模块，对半导体芯片中的非挥发存储器进行控制后，半导体芯片的内部的电路连接情况实际上发生了改变，从而实现了半导体芯片内部电路结构重构。而重构后的电路结构，支持测试设备通过外部测试引脚，对半导体芯片内部的目标电路模块进行测试，半导体芯片根据测试设备发送的测试信号，生成对应的输出信号。测试设备根据重构后的芯片生成的输出信号即可以得到目标电路模块对应的测试结果。
并且，在半导体芯片的重构过程中，需要将半导体芯片与上位机连接；而在半导体芯片的测试过程中，需要将半导体芯片与测试设备连接，而由于采用了非挥发存储器，因此，半导体芯片与上位机断开连接且断电后，存储器的状态不变，即断电后，半导体芯片中的电路结构不变，始终保持为上位机所设置的重构后的测试结构。
在一种可能的实现方式中，半导体的测试过程可以是，在OUTPUT引脚接高电平，使芯片进行测试/调节模式，根据图6的电路模块测试控制图，将相应的外部引脚（5个测试复用引脚、VIN引脚和GND引脚）与外部输入电源或测量装置相连，在输入引脚中输入相对应的电压或电流后，通过测量设备直接得到在测电路模块的输出信号，该电路模块的输出信号可以包括数据或者波形，根据输出信号即可以快速便捷地得到半导体芯片中的目标电路模块的测试结果。
步骤805，当该半导体芯片中的测试寻址模块接收到该目标电路模块对应的寻址恢复信息时，根据该寻址恢复信息，将该目标引脚与该半导体芯片的外部测试引脚之间的导通状态恢复为默认状态。
当通过上述步骤对目标电路模块进行测试，且测试结果符合预期时，可以再将半导体与上位机进行连接，此时上位机可以通过上位机的第一输入模块向半导体芯片发送寻址恢复信息。此时半导体芯片中的测试寻址模块，接收到寻址恢复信息时，可以将目标引脚与半导体芯片的外部测试引脚之间的导通状态恢复为默认状态。即该测试寻址模块可以根据上位机发送的寻址恢复信息，将半导体芯片从为了对目标电路模块进行测试而重构后得到的电路结构，恢复成测试之前的电路结构，以避免后续对其他电路进行测试，或将该芯片投入应用时，由于电路模块变动造成的不利影响。
在一种可能的实现方式中，由于该测试寻址模块根据目标寻址信息还改变了半导体芯片中，除目标非挥发存储器之外的非挥发存储器的导通状态，因此该测试寻址模块可以根据该寻址恢复信息，对半导体芯片中的各个非挥发存储器的导通状态进行控制。例如，测试寻址信息中可能存在默认需要导通的非挥发存储器的地址信息，此时测试寻址模块根据该地址信息，将需要导通的非挥发存储器设置为导通状态，将其他不需要导通的非挥发存储器设置为关断状态，从而将半导体芯片重置为结构重构之前的状态。
综上所述，当需要对半导体芯片内部中的电路模块进行测试时，可以先确定该电路模块在半导体芯片内部对应的目标引脚，再通过目标非挥发存储器将半导体芯片中的引脚，与半导体芯片的外部测试引脚导通，此时测试设备通过与外部测试引脚处于导通状态，即可以将测试信号输入与目标电路模块对应的目标引脚中，从而实现对目标电路模块的测试，因此上述方案提出了一种在不需要暴露晶圆的基础上，从半导体芯片外部对半导体内部模块进行测量的方法，在对半导体芯片中的电路模块进行测试的同时，避免对晶圆造成损害。
由于本申请实施例所示方案，实现了在半导体芯片外部对芯片内部的每个电路模块单独进行测试，从而避免了在测试时晶圆完全暴露于外部，提高了测试的安全性。本申请实施例所示方案还利用非挥发存储器实现半导体芯片外部引脚在测试和正常使用时的复用，断电后，半导体芯片中的电路结构不变，始终保持为上位机所设置的测试结构，使得在芯片封装完成后，也能实现芯片内部电路结构的重构，从而芯片可以脱离上位机后，对任意模块进行测试。
并且，通过本申请实施例所示方案，当半导体芯片根据目标寻址信息进行内部重构，并进行测试后，当测试结果指示目标电路模块无误时，则说明半导体芯片中的目标电路模块已经测试完成。此时为了避免由于目标引脚与所述半导体芯片的外部测试引脚之间的导通，影响后续其他电路模块的测试结果，因此将目标引脚与半导体芯片的外部测试引脚之间的导通状态恢复为默认状态，从而保证了对每一个电路模块，采用本申请实施例所示方案进行测试时，不会受到其他电路模块的干扰,提高了电路模块测试的准确性。
图9是根据一示例性实施例示出的一种基于芯片内部电路结构重构的芯片测试方法的方法流程图。该方法由半导体芯片执行，该半导体芯片可以是图1所示实施例中的半导体芯片。如图7所示，该芯片测试方法可以包括如下步骤：
步骤901，当接收到所述半导体芯片中的目标电路模块对应的目标寻址信息时，根据所述目标寻址信息，确定目标电路模块在所述半导体芯片内部对应的目标引脚。
该步骤901与上述图8所示实施例的步骤802类似，此处不再赘述。
步骤902，所述半导体芯片中的测试寻址模块，向所述目标非挥发存储器发送控制信号，以将所述目标非挥发存储器设置为导通状态，以便将所述目标引脚与所述半导体芯片的外部测试引脚导通。
该步骤902与上述图8所示实施例的步骤803类似，此处不再赘述。
步骤903，响应于接收到与所述外部测试引脚连接的测试设备发送的测试信号时，生成输出信号，并发送至所述测试设备，以便所述测试设备根据所述输出信号生成所述目标电路模块的测试结果。
该步骤903与上述图8所示实施例的步骤804类似，此处不再赘述。
步骤904，当该半导体芯片中的调节寻址模块接收到该目标电路模块对应的调节信息时，根据该调节信息，对该目标电路模块所对应的调节模块进行调节，从而改变该目标电路模块的结构。
在一种可能的实现方式中，当测试结果不符合设计要求时，将OUTPUT通讯接口再次与上位机相连，在上位机的第二输入模块中，针对需要进行调节的电路模块，输入相对应的调节信息。
在一种可能的实现方式中，若需要进行调节的电路模块中存在5V、2.5V和1V等电压，则需要先对生成上述电压值的电压生成模块进行测试，确定是否是因为输入电压错误所导致的测试不满足要求；若5V、2.5V和1V等电压产生电路模块测试结果符合设计要求，则通过集成在电路模块中的调节电阻网络或调节电容网络进行调节。
在一种可能的实现方式中，根据所述调节信息，接入或断开所述调节信息对应的电容；
或者，
根据所述调节信息，接入或断开所述调节信息对应的电阻。
为了对半导体芯片进行修调，可以在半导体芯片的多个需要进行修调的位置提前设置好调节电阻网络或者调节电容网络，通过接入或不接入每个调节电阻或调节电容，实现芯片参数的调节。
请参考图10，其示出了本申请实施例涉及的一种调节电阻并联网络示意图。
图10中的调节模块可以是如图5或图6所示的非挥发存储器，即控制各个非挥发存储器的导通状态，即可以对R1、R2、R3中的任意一个电阻进行控制，确定其是否接入该调节电阻并联网络。
可选的，R1、R2、R3中的至少一者也可以被替换为电容。
请参考图11，其示出了本申请实施例涉及的一种调节电路串联网络示意图。
图11中的调节模块也可以是如图2或图3所示的非挥发存储器，即控制各个非挥发存储器的导通状态，即可以对R4、R5、R6中的任意一个电阻进行控制，确定其是否接入该调节电阻串联网络。
可选的，R4、R5、R6中的至少一者也可以被替换为电容。
请参考图12，其示出了本申请实施例涉及的一种调节模块示意图。在对如图11所示的调节电路串联网络中的调节模块进行调节时，可以采用如图12所示的调节模块进行调节，当如图12中的调节模块中的开关管M5导通时，则说明该调节电阻的引脚1与引脚2导通，即调节电阻被短路，此时调节电阻不接入电路网络；当调节模块M5关断时，则说明该调节电阻的引脚1与引脚2未被短路，此时调节电路接入电路网络。图12中的调节模块M5除了采用P型LDMOS，还可以采用N型JFET，图12对应的内容与图2与图3类似。并且，如图12所示的调节模块还可以应用于如图10所示的调节电阻并联网络，即通过调节模块中的开关管M5控制，以实现对R1、R2、R3中的任意一个电阻进行控制，确定其是否接入该调节电阻并联网络。
步骤605，在所述目标电路模块的结构根据所述调节信息改变后，响应于接收到与所述测试设备发送的测试信号时，向所述测试设备发送输出信号，以便所述测试设备根据所述输出信号生成更新后的所述目标电路模块的测试结果。
当目标电路模块的结构根据调节信息改变后，可以再通过测试设备，对调节后的目标电路模块进行测试，以确定调节后的目标电路模块是否满足预期；当调节后的目标电路模块的测试结果不满足预期时，则继续通过上位机对该半导体芯片中的目标电路模块进行调节；当调节后的目标电路模块的测试结果满足预期时，说明该调节后的目标电路模块是符合设计预期的目标电路模块。
且需要注意的是，由于上述调节模块是通过调节寻址模块发送的控制指令进行调节的，且上述调节模块的调节过程也是通过非挥发存储器实现电路重构的，并且测试寻址模块也不会对调节模块造成影响。因此在通过调节寻址模块对调节模块进行控制从而实现电路在目标电路模块部分的重构后，目标电路模块的调节模块会一直保持在调节后的状态，从而使得后续的半导体芯片的测试以及应用过程，都可以基于调节后的目标电路模块完成，从而提高了半导体芯片测试以及半导体芯片应用的准确性。
综上所述，当需要对半导体芯片内部中的电路模块进行测试时，可以先确定该电路模块在半导体芯片内部对应的目标引脚，再通过目标非挥发存储器将半导体芯片中的引脚，与半导体芯片的外部测试引脚导通，此时测试设备通过与外部测试引脚处于导通状态，即可以将测试信号输入与目标电路模块对应的目标引脚中，从而实现对目标电路模块的测试，因此上述方案提出了一种在不需要暴露晶圆的基础上，从半导体芯片外部对半导体内部模块进行测量的方法，在对半导体芯片中的电路模块进行测试的同时，避免对晶圆造成损害。
并且，当测试结果出现问题时，则说明此时目标电路模块的电路部分存在错误，在本申请实施例中，为了对芯片进行修调，在芯片的多个需要进行修调的位置提前设置好调节电阻网络或者调节电容网络，通过接入或不接入每个调节电阻或调节电容，实现芯片参数的调节。当将半导体芯片与上位机断开通讯连接后，对半导体芯片内部微调后的电路模块进行测试。
由于采用了非挥发存储器，因此，半导体芯片与上位机断开连接且断电后，存储器的状态不变，即断电后，半导体芯片中的电路结构不变，始终保持为上位机所设置的调节后的测试结构，此时再通过测量装置直接得到在测电路模块的输出信号，该输出信号包括数据或者波形，从而快速便捷地得到更新后的半导体芯片中的电路模块的测试结果，在测试完成后，若测试结果符合设计要求，则半导体芯片中的目标电路模块已经测试完成，可以继续进行对半导体芯片的其他电路模块的测试操作。
图13是根据一示例性实施例示出的一种基于芯片内部电路结构重构的芯片测试装置的结构方框图。所述芯片测试装置应用于半导体测试芯片中，所述装置包括：
引脚确定单元1301，用于当接收到所述半导体芯片中的目标电路模块对应的目标寻址信息时，根据所述目标寻址信息，确定目标电路模块对应的目标引脚；所述目标引脚与所述半导体芯片的外部测试引脚通过目标非挥发存储器连接；
引脚连接单元1302，用于通过目标非挥发存储器，将所述目标引脚与所述半导体芯片的外部测试引脚连接；
测试数据输出单元1303，用于响应于接收到与所述外部测试引脚连接的测试设备发送的测试信号时，向所述测试设备发送输出信号，以便所述测试设备根据所述输出信号生成所述目标电路模块的测试结果。
在一种可能的实现方式中，所述引脚连接单元，用于指示所述半导体芯片中的测试寻址模块，向所述目标非挥发存储器发送控制信号，以将所述目标非挥发存储器设置为导通状态，以便将所述目标引脚与所述半导体芯片的外部测试引脚连接。
在一种可能的实现方式中，所述装置还包括：
存储器关断单元，用于指示所述半导体芯片中的测试寻址模块，向所述半导体芯片中，除所述目标非挥发存储器之外的其他非挥发存储器发送控制信号，以将所述其他非挥发存储器设置为关断状态。
在一种可能的实现方式中，所述装置还包括：
连接恢复单元，用于当所述半导体芯片中的测试寻址模块接收到所述目标电路模块对应的寻址恢复信息时，根据所述寻址恢复信息，将所述目标引脚与所述半导体芯片的外部测试引脚之间的连接状态恢复为默认状态。
在一种可能的实现方式中，所述装置还包括：
电路调节单元，用于当所述半导体芯片中的调节寻址模块接收到所述目标电路模块对应的调节信息时，根据所述调节信息，对所述目标电路模块所对应的调节模块进行调节，从而改变所述目标电路模块的结构。
在一种可能的实现方式中，所述电路调节单元，还用于，
根据所述调节信息，接入或断开所述调节信息对应的电容；
或者，
根据所述调节信息，接入或断开所述调节信息对应的电阻。
在一种可能的实现方式中，所述测试数据输出单元，还用于，
在所述目标电路模块的结构根据所述调节信息改变后，响应于接收到与所述测试设备发送的测试信号时，向所述测试设备发送输出信号，以便所述测试设备根据所述输出信号生成更新后的所述目标电路模块的测试结果。
综上所述，当需要对半导体芯片内部中的电路模块进行测试时，可以先确定该电路模块在半导体芯片内部对应的目标引脚，再通过目标非挥发存储器将半导体芯片中的引脚，与半导体芯片的外部测试引脚导通，此时测试设备通过与外部测试引脚处于导通状态，即可以将测试信号输入与目标电路模块对应的目标引脚中，从而实现对目标电路模块的测试，因此上述方案提出了一种在不需要暴露晶圆的基础上，从半导体芯片外部对半导体内部模块进行测量的方法，在对半导体芯片中的电路模块进行测试的同时，避免对晶圆造成损害。
图14示出了本申请一示例性实施例示出的计算机设备1400的结构框图。该计算机设备可以实现为本申请上述方案中的上位机或测试设备。所述计算机设备1400包括中央处理单元（Central Processing Unit，CPU）1401、包括随机存取存储器（Random AccessMemory，RAM）1402和只读存储器（Read-Only Memory，ROM）1403的系统存储器1404，以及连接系统存储器1404和中央处理单元1401的系统总线1405。所述计算机设备1400还包括用于存储操作系统1409、应用程序1410和其他程序模块1411的大容量存储设备1406。
所述大容量存储设备1406通过连接到系统总线1405的大容量存储控制器（未示出）连接到中央处理单元1401。所述大容量存储设备1406及其相关联的计算机可读介质为计算机设备1400提供非易失性存储。也就是说，所述大容量存储设备1406可以包括诸如硬盘或者只读光盘（Compact Disc Read-Only Memory，CD-ROM）驱动器之类的计算机可读介质（未示出）。
不失一般性，所述计算机可读介质可以包括计算机存储介质和通信介质。计算机存储介质包括以用于存储诸如计算机可读指令、数据结构、程序模块或其他数据等信息的任何方法或技术实现的易失性和非易失性、可移动和不可移动介质。计算机存储介质包括RAM、ROM、可擦除可编程只读寄存器（Erasable Programmable Read Only Memory，EPROM）、电子抹除式可复写只读存储器（Electrically-Erasable Programmable Read-OnlyMemory，EEPROM）闪存或其他固态存储其技术，CD-ROM、数字多功能光盘（DigitalVersatile Disc，DVD）或其他光学存储、磁带盒、磁带、磁盘存储或其他磁性存储设备。当然，本领域技术人员可知所述计算机存储介质不局限于上述几种。上述的系统存储器1404和大容量存储设备1406可以统称为存储器。
根据本公开的各种实施例，所述计算机设备1400还可以通过诸如因特网等网络连接到网络上的远程计算机运行。也即计算机设备1400可以通过连接在所述系统总线1405上的网络接口单元1407连接到网络1408，或者说，也可以使用网络接口单元1407来连接到其他类型的网络或远程计算机系统（未示出）。
所述存储器还包括至少一条计算机程序，所述至少一条计算机程序存储于存储器中，中央处理器1401通过执行该至少一条计算机程序来实现上述各个实施例所示的方法中的全部或部分步骤。
在一示例性实施例中，还提供了一种计算机可读存储介质，用于存储有至少一条计算机程序，所述至少一条计算机程序由处理器加载并执行以实现上述方法中的全部或部分步骤。例如，该计算机可读存储介质可以是只读存储器（Read-Only Memory，ROM）、随机存取存储器（Random Access Memory，RAM）、只读光盘（Compact Disc Read-Only Memory，CD-ROM）、磁带、软盘和光数据存储设备等。
在一示例性实施例中，还提供了一种计算机可读存储介质，所述存储介质中存储有至少一条指令，所述至少一条指令由半导体芯片加载并执行以实现上述的一种基于芯片内部电路结构重构的芯片测试方法。
在一示例性实施例中，还提供了一种计算机程序产品或计算机程序，该计算机程序产品或计算机程序包括计算机指令，该计算机指令存储在计算机可读存储介质中。计算机设备的处理器从计算机可读存储介质读取该计算机指令，处理器执行该计算机指令，使得该计算机设备执行上述任一实施例所示方法的全部或部分步骤。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。
Claims (9)
1.一种基于芯片内部电路结构重构的芯片测试方法，其特征在于，所述方法由半导体芯片执行，所述方法包括：
当接收到所述半导体芯片中的目标电路模块对应的目标寻址信息时，根据所述目标寻址信息，确定目标电路模块在所述半导体芯片内部对应的目标引脚；所述目标引脚与所述半导体芯片的外部测试引脚通过目标非挥发存储器连接；
通过目标非挥发存储器，将所述目标引脚与所述半导体芯片的外部测试引脚导通；
响应于接收到与所述外部测试引脚连接的测试设备发送的测试信号时，生成输出信号，并发送至所述测试设备，以便所述测试设备根据所述输出信号生成所述目标电路模块的测试结果；
其中，所述通过目标非挥发存储器，将所述目标引脚与所述半导体芯片的外部测试引脚导通，包括：
所述半导体芯片中的测试寻址模块，向所述目标非挥发存储器发送控制信号，以将所述目标非挥发存储器设置为导通状态，以便将所述目标引脚与所述半导体芯片的外部测试引脚导通。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
所述半导体芯片中的测试寻址模块，向所述半导体芯片中，除所述目标非挥发存储器之外的其他非挥发存储器发送控制信号，以将所述其他非挥发存储器设置为关断状态。
3.根据权利要求1或2所述的方法，其特征在于，所述方法还包括：
当所述半导体芯片中的测试寻址模块接收到所述目标电路模块对应的寻址恢复信息时，根据所述寻址恢复信息，将所述目标引脚与所述半导体芯片的外部测试引脚之间的连接状态恢复为默认状态。
4.根据权利要求1或2任一所述的方法，其特征在于，所述方法还包括：
当所述半导体芯片中的调节寻址模块接收到所述目标电路模块对应的调节信息时，根据所述调节信息，对所述目标电路模块所对应的调节模块进行调节，从而改变所述目标电路模块的结构。
5.根据权利要求4所述的方法，其特征在于，所述根据所述调节信息，对所述目标电路模块所对应的调节模块进行调节，包括：
根据所述调节信息，接入或断开所述调节信息对应的电容；
或者，
根据所述调节信息，接入或断开所述调节信息对应的电阻。
6.根据权利要求5所述的方法，其特征在于，所述方法还包括：
在所述目标电路模块的结构根据所述调节信息改变后，响应于接收到与所述测试设备发送的测试信号时，向所述测试设备发送输出信号，以便所述测试设备根据所述输出信号生成更新后的所述目标电路模块的测试结果。
7.一种基于芯片内部电路结构重构的芯片测试装置，其特征在于，所述芯片测试装置应用于半导体芯片中，所述装置包括：
引脚确定单元，用于当接收到所述半导体芯片中的目标电路模块对应的目标寻址信息时，根据所述目标寻址信息，确定目标电路模块对应的目标引脚；所述目标引脚与所述半导体芯片的外部测试引脚通过目标非挥发存储器连接；
引脚连接单元，用于通过目标非挥发存储器，将所述目标引脚与所述半导体芯片的外部测试引脚连接；
测试数据输出单元，用于响应于接收到与所述外部测试引脚连接的测试设备发送的测试信号时，向所述测试设备发送输出信号，以便所述测试设备根据所述输出信号生成所述目标电路模块的测试结果；
其中，所述引脚连接单元，还用于指示所述半导体芯片中的测试寻址模块，向所述目标非挥发存储器发送控制信号，以将所述目标非挥发存储器设置为导通状态，以便将所述目标引脚与所述半导体芯片的外部测试引脚导通。
8.一种半导体芯片，其特征在于，所述半导体芯片中包含测试寻址模块、目标电路模块以及目标非挥发存储器；
所述测试寻址模块，用于当接收到所述半导体芯片中的所述目标电路模块对应的目标寻址信息时，根据所述目标寻址信息，确定目标电路模块对应的目标引脚；所述目标引脚与所述半导体芯片的外部测试引脚通过目标非挥发存储器连接；
所述目标非挥发存储器，用于将所述目标引脚与所述半导体芯片的外部测试引脚连接；
所述目标电路模块，用于响应于接收到与所述外部测试引脚连接的测试设备发送的测试信号时，生成输出信号，并发送至所述测试设备，以便所述测试设备根据所述输出信号生成所述目标电路模块的测试结果；
所述半导体芯片还包括测试寻址模块，所述测试寻址模块用于向所述目标非挥发存储器发送控制信号，以将所述目标非挥发存储器设置为导通状态，以便将所述目标引脚与所述半导体芯片的外部测试引脚导通。
9.一种计算机可读存储介质，其特征在于，所述存储介质中存储有至少一条指令或信息，所述至少一条指令或信息由半导体芯片加载并执行以实现如权利要求1至6任一所述的方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111035542.9A CN113466671B (zh) | 2021-09-06 | 2021-09-06 | 一种基于芯片内部电路结构重构的芯片测试方法和测试装置 |
| JP2023580593A JP2024526613A (ja) | 2021-09-06 | 2022-08-22 | 半導体チップ、試験方法、試験装置、記憶媒体及びプログラム製品 |
| PCT/CN2022/113959 WO2023030069A1 (zh) | 2021-09-06 | 2022-08-22 | 半导体芯片、测试方法、测试装置、存储介质及程序产品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111035542.9A CN113466671B (zh) | 2021-09-06 | 2021-09-06 | 一种基于芯片内部电路结构重构的芯片测试方法和测试装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113466671A CN113466671A (zh) | 2021-10-01 |
| CN113466671B true CN113466671B (zh) | 2021-11-23 |
Family
ID=77867465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111035542.9A Active CN113466671B (zh) | 2021-09-06 | 2021-09-06 | 一种基于芯片内部电路结构重构的芯片测试方法和测试装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2024526613A (zh) |
| CN (1) | CN113466671B (zh) |
| WO (1) | WO2023030069A1 (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113466671B (zh) * | 2021-09-06 | 2021-11-23 | 苏州贝克微电子有限公司 | 一种基于芯片内部电路结构重构的芯片测试方法和测试装置 |
| CN115436777B (zh) * | 2022-08-11 | 2024-09-10 | 江西晶浩光学有限公司 | 一种开短路测试装置 |
| CN116453581B (zh) * | 2023-04-23 | 2024-04-02 | 深圳市晶存科技有限公司 | 存储芯片测试方法、装置、电子设备及可读存储介质 |
| CN117434428B (zh) * | 2023-12-18 | 2024-03-26 | 杭州晶华微电子股份有限公司 | 芯片校准系统、芯片校准模式进入方法及芯片 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003346499A (ja) * | 2002-05-28 | 2003-12-05 | Oki Electric Ind Co Ltd | 半導体装置及びそのテスト方法 |
| CN1542862A (zh) * | 2003-04-12 | 2004-11-03 | �����ɷ� | 动态随机存取存储器存储芯片的测试方法及电路 |
| CN1577846A (zh) * | 2003-06-26 | 2005-02-09 | 株式会社瑞萨科技 | 半导体集成电路和电子系统 |
| CN101202115A (zh) * | 2006-12-15 | 2008-06-18 | 上海华虹Nec电子有限公司 | 内置非挥发性存储器芯片的测试模式实现方法 |
| CN105404538A (zh) * | 2015-12-25 | 2016-03-16 | 广州慧睿思通信息科技有限公司 | 一种fpga的加载和升级目标代码的装置及方法 |
| CN113219323A (zh) * | 2021-04-29 | 2021-08-06 | 深圳数马电子技术有限公司 | 一种芯片引脚连通性的测试装置、方法和可读存储介质 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2849007B2 (ja) * | 1992-10-27 | 1999-01-20 | 川崎製鉄株式会社 | 半導体集積回路 |
| JP2002311090A (ja) * | 2001-04-09 | 2002-10-23 | Mitsubishi Electric Corp | 半導体集積回路およびテスト用ボード |
| JP4949707B2 (ja) * | 2006-03-22 | 2012-06-13 | ルネサスエレクトロニクス株式会社 | 半導体装置及びそのテスト方法 |
| CN102955127B (zh) * | 2011-08-31 | 2015-04-22 | 北京中电华大电子设计有限责任公司 | 一种用于大规模fpga设计中的调试方法 |
| CN111078459B (zh) * | 2018-10-22 | 2022-11-29 | 长鑫存储技术有限公司 | 半导体芯片的测试方法、装置及系统 |
| JP7279258B2 (ja) * | 2019-10-17 | 2023-05-22 | 長江存儲科技有限責任公司 | 限られた数の試験ピンを使用するメモリデバイスを試験する方法およびその方法を使用するメモリデバイス |
| CN113466671B (zh) * | 2021-09-06 | 2021-11-23 | 苏州贝克微电子有限公司 | 一种基于芯片内部电路结构重构的芯片测试方法和测试装置 |
-
2021
- 2021-09-06 CN CN202111035542.9A patent/CN113466671B/zh active Active
-
2022
- 2022-08-22 JP JP2023580593A patent/JP2024526613A/ja active Pending
- 2022-08-22 WO PCT/CN2022/113959 patent/WO2023030069A1/zh active Application Filing
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003346499A (ja) * | 2002-05-28 | 2003-12-05 | Oki Electric Ind Co Ltd | 半導体装置及びそのテスト方法 |
| CN1542862A (zh) * | 2003-04-12 | 2004-11-03 | �����ɷ� | 动态随机存取存储器存储芯片的测试方法及电路 |
| CN1577846A (zh) * | 2003-06-26 | 2005-02-09 | 株式会社瑞萨科技 | 半导体集成电路和电子系统 |
| CN101202115A (zh) * | 2006-12-15 | 2008-06-18 | 上海华虹Nec电子有限公司 | 内置非挥发性存储器芯片的测试模式实现方法 |
| CN105404538A (zh) * | 2015-12-25 | 2016-03-16 | 广州慧睿思通信息科技有限公司 | 一种fpga的加载和升级目标代码的装置及方法 |
| CN113219323A (zh) * | 2021-04-29 | 2021-08-06 | 深圳数马电子技术有限公司 | 一种芯片引脚连通性的测试装置、方法和可读存储介质 |
Non-Patent Citations (1)
| Title |
|---|
| 超高频无源标签芯片测试方法研究;菅端端等;《电子测量技术》;20171230;第40卷(第12期);第68-74页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113466671A (zh) | 2021-10-01 |
| JP2024526613A (ja) | 2024-07-19 |
| WO2023030069A1 (zh) | 2023-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113466671B (zh) | 一种基于芯片内部电路结构重构的芯片测试方法和测试装置 | |
| CN103837731B (zh) | 用于测量晶体管的特性的电压检测电路和方法 | |
| CN101238566B (zh) | 器件识别方法、器件制造方法以及电子器件 | |
| CN100435337C (zh) | 具有可电编程的熔丝的半导体集成电路 | |
| CN102025263A (zh) | 电源启动检测电路 | |
| US20190198122A1 (en) | Inspection method for memory integrity, nonvolatile memory and electronic device | |
| US10554120B2 (en) | Power conversion device | |
| US9287000B1 (en) | Three terminal fuse with FinFET | |
| CN113495203B (zh) | 测试电路及半导体测试方法 | |
| US11132013B2 (en) | Device and system | |
| CN103219044A (zh) | 非易失性存储装置的读出电路 | |
| CN117907789B (zh) | 一种半导体晶圆的可靠性测试方法 | |
| CN220154580U (zh) | 一种具有修调电容阵列的多通道熔丝修调电路、系统 | |
| CN106782667B (zh) | 抗辐照栅氧击穿型prom存储器编程后老化试验装置和方法 | |
| KR20200060852A (ko) | 반도체 장치 및 반도체 장치의 동작 방법 | |
| CN220491804U (zh) | 一种用于芯片测试的继电器扩容电路 | |
| CN220961728U (zh) | 一种氮化镓晶体管的测试系统 | |
| WO2024146134A1 (zh) | 电压监测电路和半导体存储器 | |
| US11521695B1 (en) | Digital bit generators for trim circuits | |
| JP2950625B2 (ja) | 不揮発性メモリセルへの電圧供給回路 | |
| CN219227221U (zh) | 供电电路及自控供电系统 | |
| CN221528809U (zh) | 功率器件的测试系统 | |
| CN118362856A (zh) | Igbt器件的静态电性测试方法、测试装置、测试系统及设备 | |
| TWI817726B (zh) | 測試電路 | |
| TWI744095B (zh) | 記憶體電路及記憶體編程方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address | ||
| CP03 | Change of name, title or address |
Address after: 215000 Building 1, No. 150, Jici Road, science and Technology City, high tech Zone, Suzhou City, Jiangsu Province Patentee after: Suzhou Baker Microelectronics Co.,Ltd. Address before: 215000 78 Keling Road, science and Technology City, high tech Zone, Suzhou City, Jiangsu Province Patentee before: SUZHOU BAKER MICROELECTRONICS Co.,Ltd. |