TWI744095B

TWI744095B - 記憶體電路及記憶體編程方法

Info

Publication number: TWI744095B
Application number: TW109140279A
Authority: TW
Inventors: 何文喬; 柳弼相
Original assignee: 華邦電子股份有限公司
Priority date: 2020-11-18
Filing date: 2020-11-18
Publication date: 2021-10-21
Also published as: TW202221714A; US11495312B2; US20220157392A1

Abstract

本發明提供一種記憶體電路及記憶體編程方法，適用於編程快閃記憶體，包括電荷幫浦電路，產生幫浦電壓與幫浦電流；電壓調節器，耦接電荷幫浦電路，並根據幫浦電壓與幫浦電流產生編程電壓與編程電流以編程快閃記憶體；電壓感測器，耦接電壓調節器以監視編程電壓的電壓值；以及多個開關電路，其中每個開關電路的一端耦接電壓感測器，另一端耦接快閃記憶體，且所述多個開關電路的導通個數根據所述編程電壓的所述電壓值決定。

Description

記憶體電路及記憶體編程方法

本發明是有關於一種電路，且特別是有關於一種記憶體電路及記憶體編程（program）方法。

電荷幫浦電路與電壓調節器時常用於編程快閃記憶體。電荷幫浦電路產生幫浦電壓與幫浦電流至電壓調節器，電壓調節器再根據接收到的幫浦電壓與幫浦電流以產生編程電壓與編程電流來編程快閃記憶體。

然而，由於半導體製程飄移（process variation）、電路操作溫度變異、記憶體漏電流等各種組合的不確定性，在設計電荷幫浦電路時，需要考慮上述不確定性而將電荷幫浦電路所提供的幫浦電壓與幫浦電流設計成在預定的編程電壓的情況下，電荷幫浦電路能夠供應快閃記憶體在編程時因上述不確定性的組合為最耗電的狀況下而消耗的最大的編程電流。

如此的電荷幫浦電路的設計方式因為需要提供足夠大的編程電流導致電路面積太大而使得成本上昇。

本發明提供一種記憶體電路及記憶體編程方法，其中的電荷幫浦電路無需以上述不確定性的組合發生在最耗電的狀況下為設計考量，只需以上述不確定性的組合發生在一般的狀況下（typical case）為設計考量來設計電荷幫浦電路的幫浦電壓與幫浦電流。

本發明的記憶體電路，適用於編程快閃記憶體，記憶體電路包括：電荷幫浦電路，產生幫浦電壓與幫浦電流；電壓調節器，耦接電荷幫浦電路，並根據幫浦電壓與幫浦電流產生編程電壓與編程電流以編程快閃記憶體；電壓感測器，耦接電壓調節器以監視編程電壓的電壓值；以及多個開關電路，每個所述多個開關電路的一端耦接電壓感測器，另一端耦接快閃記憶體，多個開關電路的導通個數根據編程電壓的電壓值決定。

本發明的記憶體編程方法，適用於編程快閃記憶體，包括：產生編程電壓與編程電流；設定多個編程路徑為全部導通，編程電壓與編程電流經由多個編程路徑，於編程脈衝期間編程快閃記憶體；於編程脈衝期間結束後，監視編程電壓的電壓值；判斷編程電壓是否大於或等於預定編程電壓；比較編程電壓與多個預定電壓，並根據比較結果產生多個編程路徑的開關權重；根據多個編程路徑的開關權重，選擇地斷開部份的多個編程路徑；以及判斷是否通過編程驗證。

本發明的記憶體編程方法，適用於編程快閃記憶體，包括：產生編程電壓與編程電流；設定多個編程路徑為全部導通，編程電壓與編程電流經由多個編程路徑，於編程脈衝期間：編程快閃記憶體；監視編程電壓的電壓值；比較編程電壓與多個預定電壓，並根據比較結果產生多個編程路徑的開關權重；以及根據多個編程路徑的開關權重，選擇地斷開部份的多個編程路徑，以及於編程脈衝期間結束後，判斷是否通過編程驗證。

基於上述，本發明提供記憶體電路及記憶體編程方法只需以上述不確定性的組合發生在一般的狀況下為設計考量來設計電荷幫浦電路的幫浦電壓與幫浦電流，因此可縮小電路面積並減少成本。

以下，參照圖式對本發明的實施形態進行說明。

圖1表示本發明的記憶體電路100以預定編程電壓V _PGM與總編程電流I _PGMALL向快閃記憶體103進行編程的一例的圖。記憶體電路100包括電荷幫浦電路101與電壓調節器102，電荷幫浦電路101產生幫浦電壓V _PUMP與幫浦電流I _PUMP至電壓調節器102，電壓調節器102根據幫浦電壓V _PUMP與幫浦電流I _PUMP產生預定編程電壓V _PGM與總編程電流I _PGMALL至快閃記憶體103以編程快閃記憶體103。

快閃記憶體103如圖1所示包括512列（rows）*8行（columns）個記憶體單元（memory cells），但不以此為限，其中第n列的記憶體單元的開關是以字元線WL[n-1]耦接至第n列的記憶體單元的閘極（Gate, G）並控制第n列的記憶體單元的開關，第m行的記憶體單元的汲極（Drain, D）共用位元線BL[m-1]（未圖示）並接收來自記憶體電路100的預定編程電壓V _PGM（V _PGM≈ V _D≈ V _Drain）與對應第m行記憶體單元的編程電流I _PGM(m-1)，其中n為1~512的整數，m為1~8的整數，另外每個記憶體單元的源極（Source, S）耦接至一參考電壓（例如是0V）。

如圖1所示，當記憶體電路100要編程的目標單元為快閃記憶體103的第1列時，WL[0]設定為high voltage（例如是10V），WL[1]~WL[511] 設定為low voltage（例如是0V），此時，快閃記憶體103所消耗的總編程電流I _PGMALL可以式1表示。

I _PGMALL≈ 8*（I _PGMCELL+511*I _LEAK）...（式1），其中I _PGMCELL為快閃記憶體103的第1列中每個記憶體單元（I _PGMCELL0~ I _PGMCELL7）所消耗的編程電流的平均值，I _LEAK為快閃記憶體103的第2列~第512列每個記憶體單元所消耗的漏電電流的平均值。

根據式1，快閃記憶體103所消耗的總編程電流I _PGMALL會根據記憶體電路100所要編程的記憶體單元的個數及其消耗的編程電流與未編程的記憶體單元的漏電電流而有所變化，而所要編程的記憶體單元的編程電流與未編程的記憶體單元的漏電電流會因半導體製程飄移、電路操作溫度變異等各種組合的不確定性而有所變化。快閃記憶體103在一般條件下（例如一般的溫度、製程）所消耗的總編程電流I _PGMALL可設為I _{PGMALL_TYPICAL}，而在極端的條件下（例如極端耗電的溫度、製程）則可設為I _{PGMALL_MAX}。

圖2表示本發明的記憶體電路100中的電荷幫浦電路101與電壓調節器102個別的電壓-電流負載線的圖。其中，電荷幫浦電路101所產生的幫浦電壓V _PUMP與幫浦電流I _PUMP為反比的關係，換言之，幫浦電壓V _PUMP越大則幫浦電流I _PUMP越小（如圖2的虛線所示）。電壓調節器102所產生的預定編程電壓V _PGM可根據設計規格而定。電荷幫浦電路101的電壓-電流負載線（如圖2的虛線所示）與電壓V=預定編程電壓V _PGM相交的點所對應的電流值I _MAX表示電壓調節器102在輸出電壓為預定編程電壓V _PGM時所能輸出的最大電流。

圖2所示的設計目標1表示將I _MAX設為I _{PGMALL_MAX}，而設計目標2表示將I _MAX設為I _{PGMALL_TYPICAL}，設計目標1可使電壓調節器102在輸出電壓為預定編程電壓V _PGM時所能輸出的電流涵蓋快閃記憶體103在所有條件（包括極端耗電的溫度、製程）所消耗的電流，而設計目標2則可使電壓調節器102在輸出電壓為預定編程電壓V _PGM時所能輸出的電流涵蓋快閃記憶體103在一般條件（一般的溫度、製程）所消耗的電流，相較於設計目標1，本發明所採用設計目標2的電荷幫浦電路101因無需提供如設計目標1大的幫浦電流I _PUMP而面積較小且成本較低。

參考圖3與圖4，其中圖3表示本發明的記憶體電路中，當監視的編程電壓V _Drain小於預定編程電壓V _PGM時（即當I _PGMALL＞ I _MAX= I _{PGMALL_TYPICAL}時），監視的編程電壓V _Drain與總編程電流I _PGMALL的對應關係，監視的編程電壓V _Drain目的是確保快閃記憶體103能以預定編程電壓V _PGM進行編程。

圖4的Y0 ~ Y7為多個開關電路，多個開關電路Y0 ~ Y7個別的一端耦接至電壓調節器102的電壓輸出端，多個開關電路Y0 ~ Y7個別的另一端分別耦接至快閃記憶體103的位元線BL[0] ~ 位元線BL[7]。多個開關電路Y0 ~ Y7藉由上述的耦接方式對各個編程路徑進行開關控制。包含比較器的電壓感測器（未圖示）監視編程電壓V _Drain，電壓感測器監視編程電壓V _Drain的機制為感測編程電壓V _Drain並輸出至比較器的一輸入端，再與比較器的另一輸入端的多個預定電壓（例如V1, V2，但不以此為限）進行比較，並輸出代表各個編程路徑開關權重的比較結果（例如為兩位元的編程路徑開關權重[1:0]，但不以此為限）至解碼器，解碼器根據編程路徑開關權重[1:0]輸出控制訊號至多個開關電路Y0 ~ Y7的控制端以選擇地控制多個開關電路Y0 ~ Y7是否導通。

圖4的表格為電壓感測器監視編程電壓V _Drain並根據監視結果對各個編程路徑進行開關控制的一例。設定預定編程電壓V _PGM= 7V，預定電壓V1 = 7V，預定電壓V2 = 6V。當電壓感測器監視編程電壓V _Drain的電壓 ≥ V1（=7V）時，電壓感測器輸出編程路徑開關權重[1:0] = [00]至解碼器，解碼器根據編程路徑開關權重[1:0] = [00]輸出控制訊號至多個開關電路Y0 ~ Y7的控制端以導通所有多個開關電路Y0 ~ Y7，換言之，此時總編程電流I _PGMALL＜ I _MAX= I _{PGMALL_TYPICAL}，快閃記憶體103能以大於或等於預定編程電壓V _PGM的編程電壓進行編程。

當電壓感測器監視編程電壓V _Drain的電壓介於V1與V2（=6V）之間時（即V2 ＜編程電壓V _Drain＜ V1），電壓感測器輸出編程路徑開關權重[1:0] = [10]至解碼器，解碼器根據編程路徑開關權重[1:0] = [10]輸出控制訊號至多個開關電路Y0 ~ Y7的控制端以斷開部份的開關電路Y7 ~ Y6並導通部份的開關電路Y0 ~ Y5，換言之，此時總編程電流I _PGMALL＞ I _MAX= I _{PGMALL_TYPICAL}，快閃記憶體103以小於預定編程電壓V _PGM的編程電壓進行編程，為避免編程錯誤，記憶體電路100必須使部份的編程路徑暫時斷開以確保快閃記憶體103以大於或等於預定編程電壓V _PGM的編程電壓進行編程。

當電壓感測器監視編程電壓V _Drain的電壓小於或等於V2（=6V）之間時，電壓感測器輸出編程路徑開關權重[1:0] = [11]至解碼器，解碼器根據編程路徑開關權重[1:0] = [11]輸出控制訊號至多個開關電路Y0 ~ Y7的控制端以斷開部份的開關電路Y7 ~ Y2並導通部份的開關電路Y0 ~ Y1，換言之，此時總編程電流I _PGMALL＞ I _MAX= I _{PGMALL_TYPICAL}（且此時的總編程電流I _PGMALL大於編程路徑開關權重[1:0] = [10]時的總編程電流I _PGMALL），快閃記憶體103以小於預定編程電壓V _PGM的編程電壓進行編程，為避免編程錯誤，記憶體電路100必須使部份的編程路徑暫時斷開以確保快閃記憶體103以大於或等於預定編程電壓V _PGM的編程電壓進行編程。

圖5表示本發明的記憶體編程方法200的流程圖，適用於編程快閃記憶體103，包括：設定所有編程路徑為導通S201；於編程脈衝期間S202編程快閃記憶體103；編程脈衝期間S202結束後，監視編程電壓V _DrainS203；判斷編程電壓V _Drain是否大於或等於預定編程電壓V _PGMS204；比較編程電壓V _Drain與多個預定電壓以產生編程路徑開關權重S205；根據編程路徑開關權重，選擇地斷開部份的編程路徑S206；判斷快閃記憶體103是否通過編程驗證S207。

圖6表示本發明的記憶體編程方法300的流程圖，適用於編程快閃記憶體103，包括：設定所有編程路徑為導通S301；於編程脈衝期間S302編程快閃記憶體103；監視編程電壓V _DrainS303；比較編程電壓V _Drain與多個預定電壓以產生編程路徑開關權重S304；根據編程路徑開關權重，選擇地斷開部份的編程路徑S305；於編程脈衝期間S302結束後，判斷快閃記憶體103是否通過編程驗證S306。

綜上所述，本發明的記憶體電路及記憶體編程方法只需以上述不確定性的組合發生在一般的狀況下為設計考量來設計電荷幫浦電路的幫浦電壓與幫浦電流，因此可縮小電路面積並減少成本。

對本發明的優選實施方式進行了詳述，但本發明不限定於特定的實施方式，可在權利要求書所記載的發明的主旨的範圍內進行各種變形、變更。

100:記憶體電路

V _PGM:預定編程電壓

101:電荷幫浦電路

V _PUMP:幫浦電壓

102:電壓調節器

G、D、S:閘極、汲極、源極

103:快閃記憶體

I _LEAK:平均漏電電流

I _PGMALL:總編程電流

V _D、V _Drain:編程電壓

WL[0] ~ WL[511]:字元線

I _PUMP:幫浦電流

I _PGMCELL0~ I _PGMCELL7:記憶體單元的編程電流

I _PGMCELL:記憶體單元的平均編程電流

I _PGM0~ I _PGM7:各編程路徑的編程電流

I _LEAK0~ I _LEAK7:各編程路徑的漏電電流

I _MAX:電壓調節器輸出預定編程電壓時所能輸出的最大電流

I _{PGMALL_TYPICAL}:一般條件下的總編程電流

I _{PGMALL_MAX}:極端條件下的總編程電流

V1 ~ V4:預定電壓

200、300:編程方法

I2 ~ I4:對應預定電壓的電流

S201~S207:步驟

Y0 ~ Y7:多個開關電路

S301~S306:步驟

圖1表示本發明的記憶體電路以編程電壓與編程電流向快閃記憶體進行編程的一例的圖。圖2表示本發明的記憶體電路中的電荷幫浦電路與電壓調節器個別的電壓-電流負載線的圖。圖3表示本發明的記憶體電路中，當監視的編程電壓小於預定的編程電壓時，監視的編程電壓與編程電流的對應關係。圖4表示本發明的記憶體電路中，監視的編程電壓與編程路徑的開關權重及斷開的編程路徑的對應關係。圖5表示本發明的記憶體編程方法的流程圖。圖6表示本發明的另一記憶體編程方法的流程圖。

200:編程方法

S201~S207:步驟

Claims

一種記憶體電路，適用於編程快閃記憶體，所述記憶體電路包括：電荷幫浦電路，產生幫浦電壓與幫浦電流；電壓調節器，耦接所述電荷幫浦電路，並根據所述幫浦電壓與所述幫浦電流產生編程電壓與編程電流以編程所述快閃記憶體；電壓感測器，耦接所述電壓調節器以監視所述編程電壓的電壓值；以及多個開關電路，每個所述多個開關電路的一端耦接所述電壓感測器，另一端耦接所述快閃記憶體，所述多個開關電路的導通個數根據所述編程電壓的所述電壓值決定。
如請求項1所述的記憶體電路，其中所述電荷幫浦電路產生的所述幫浦電壓反比於所述幫浦電流。
如請求項1所述的記憶體電路，其中每個所述多個開關電路的所述一端耦接所述電壓調節器，另一端耦接所述快閃記憶體的不同位元線。
如請求項1所述的記憶體電路，其中所述多個開關電路的所述導通個數正比於所述編程電壓的所述電壓值。
如請求項1所述的記憶體電路，其中所述電壓感測器包括比較器，所述比較器比較所述編程電壓的所述電壓值與多個預定電壓以產生比較結果，所述電壓感測器根據所述比較結果產生所述多個開關電路的開關權重。
如請求項5所述的記憶體電路，其中所述多個預定電壓包括預定編程電壓與第一預定電壓，且所述預定編程電壓大於所述第一預定電壓，當所述編程電壓大於或等於所述預定編程電壓，所述電壓感測器產生第一開關權重，當所述編程電壓小於所述預定編程電壓且大於所述第一預定電壓，所述電壓感測器產生第二開關權重，當所述編程電壓小於或等於所述第一預定電壓，所述電壓感測器產生第三開關權重。
如請求項6所述的記憶體電路，其中所述多個開關電路根據所述開關權重決定所述導通個數。
如請求項7所述的記憶體電路，其中當所述電壓感測器產生所述第一開關權重，所述多個開關電路全部導通。
如請求項7所述的記憶體電路，其中當所述電壓感測器產生所述第二開關權重，所述多個開關電路導通第一導通個數，當所述電壓感測器產生所述第三開關權重，所述多個開關電路導通第二導通個數，所述第一導通個數大於所述第二導通個數。
如請求項5所述的記憶體電路，其中還包括解碼器，所述解碼器根據所述開關權重以產生控制訊號至每個所述多個開關電路的控制端。
一種記憶體編程方法，適用於編程快閃記憶體，包括：產生編程電壓與編程電流；設定多個編程路徑為全部導通，所述編程電壓與所述編程電流經由所述多個編程路徑，於編程脈衝期間編程所述快閃記憶體；於所述編程脈衝期間結束後，監視所述編程電壓的電壓值；判斷所述編程電壓是否大於或等於預定編程電壓；比較所述編程電壓與多個預定電壓，並根據比較結果產生所述多個編程路徑的開關權重；根據所述多個編程路徑的所述開關權重，選擇地斷開部份的所述多個編程路徑；以及判斷是否通過編程驗證。
一種記憶體編程方法，適用於編程快閃記憶體，包括：產生編程電壓與編程電流；設定多個編程路徑為全部導通，所述編程電壓與所述編程電流經由所述多個編程路徑，於編程脈衝期間：編程所述快閃記憶體；監視所述編程電壓的電壓值；比較所述編程電壓與多個預定電壓，並根據比較結果產生所述多個編程路徑的開關權重；以及根據所述多個編程路徑的所述開關權重，選擇地斷開部份的所述多個編程路徑，以及於所述編程脈衝期間結束後，判斷是否通過編程驗證。