KR19980026624A - 웨이퍼 번인 테스트 회로를 내장하는 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 웨이퍼 번인 테스트 회로를 내장하는 반도체 메모리 장치에 관한 것으로, 종래 기술의 일실시예에는 워드라인에 직접 내부 또는 외부 전원전압을 인가하는 방식으로 디코더의 워드라인 드라이버회로의 패일을 스크린하였지만, 본 발명의 번인 테스트 회로는 상기 내부 또는 외부 전원전압을 이용 디코더 회로의 모든 입력 게이트단을 홀수번째 그룹과 짝수번째 그룹으로 제어하여 번갈아 방전시킨다. 결국, 디코더 회로 및 셀 어레이 회로에 AC 스트레스를 제공함으로서 동시에 패일을 스크린하고 디코더 구성 소자의 DC 스트레스로 인한 라이프 타임 단축을 방지하며, 홀수번째 워드라인과 짝수번째 워드라인 사이에는 전압차가 발생하므로 주울열을 이용 워드라인을 오픈 또는 악화시켜 스크린을 용이하게 할 수 있는 효과가 있다.

Description

웨이퍼 번인 테스트 회로를 내장하는 반도체 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 웨이퍼 번인 테스트를 수행하여 초기 웨이퍼 신뢰성 패일을 스크린하기 위한 웨이퍼 번인 테스트 회로를 내장하는 반도체 메모리 장치에 관한 것이다.

일반적으로, 반도체 메모리 제품에서 신뢰성 패일을 조기에 스크린(screen)하기 위한 기술로는 크게 패키지 레벨의 번인 테스트와 최근에 실험 단계에 있는 웨이퍼 레벨의 번인 테스트가 있다.

먼저, 패키지 레벨의 번인 테스트는 제퓸을 다이나믹 상태로 두고 고온과 고 전원전압 분위기에서 수시간에서 수십시간 동안 스트레스를 가하여 초기 신뢰성 부분을 스크린하는 방법이다. 이는 다량의 패일 부분 스크린이 가능하며 웨이퍼 레벨 번인 테스트 보다 작업을 진행하는데 더욱 용이하다.

또한, 상기 웨이퍼 레벨의 번인 테스트는 크게 두 가지의 목적이 있다. 그 하나는 패키지 레벨에 준하는 신뢰성 제품을 확보하는 것과 그 나머지 하나는 웨이퍼 레벨에서 어느 정도의 패일 부분을 스크린하므로서 패키지 레벨의 번인 시간을 최대한 감소시키는 것이다. 웨이퍼 번인 테스트는 이러한 목적들을 실현하기 위하여 칩 내부에 여러가지 테스트 회로를 구현하고 이를 이용하여 취약한 부분에 집중적으로 스트레스를 가하여 효과적으로 스크린한다. 종래의 이러한 웨이퍼 번인을 위한 테스트 회로는 워드라인을 통해 셀에 집중적인 스트레스를 가한다. 따라서, 해당 셀의 게이트 산화막등의 패일이 발생하였을 경우 스크린한다. 부가적인 효과로서는 인접한 워드라인끼리 마이크로 브리지(micro bridge)가 있는 상태에서 패스되는 부위에 고 전원전압에 의한 스트레스에 의해 발생되는 주울열을 이용 그 마이크로 브리지를 단절시키거나 확장시켜 패일로 스크린할 수 있게 하여 초기 신뢰성 확보를 가능하게 한다. 하지만, 그러한 웨이퍼 번인 테스트는 워드라인 또는 비트라인에 스트레스를 국한시킨다. 이는 소자 동작상 DC상태의 스트레스와 천이에 의해 발생하는 AC 스트레스를 많이 받는 디코더(x-decoder)를 구성하는 워드라인 드라이버 회로에는 스트레스를 주지 못하여 그 회로에서는 패일 부분을 스크린할 수 없는 문제점이 있다. 또한, 동작상태에서 선택된 상기 워드라인 드라이버 회로가 구동하면서 AC 스트레스에 의해 워드라인 드라이버 회로의 해당 트랜지스터가 스트레스를 받는다. 이때, 비선택된 워드라인이 하이 레벨을 유지하기 위해서는 피형 모오스 트랜지스터의 소오스단과 게이트단 사이에는 전계가 형성되기 때문에 스트레스를 결과적으로 받는다. 이는 디코더 소자의 라이프 타임을 단축시키는 문제점이 있다.

상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 효과적인 웨이퍼 번인 테스트를 수행하기 위한 웨이퍼 번인 테스트 회로를 내장하는 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 셀어레이 회로와 드라이빙 소자를 가지는 디코더 회로에 AC스트레스를 인가하여 동시에 패일 부위를 스크린하기 위한 웨이퍼 번인 테스트 회로를 내장하는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 DC 스트레스에 의한 디코더 회로 소자의 라이프 타임 감소를 억제하며 동시에 많은 디코더 회로를 선택 비선택하여 웨이퍼 번인 테스트 시간을 감소시킬수 있는 웨이퍼 번인 테스트 회로를 내장하는 반도체 메모리 장치를 제공함에 있다.

도 1은 본 발명의 일실시예에 따른 웨이퍼 번인 테스트 회로를 내장하는 반도체 메모리 장치를 보인 도면.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 기술적 사상은 각기 셀들에 연결된 워드라인을 교대로 전원전압과 접지전압 레벨을 인가하여 AC 레벨 스트레스를 발생시켜 디코더 회로와 셀 어레이 회로를 동시에 스크린한다. 따라서, 디코더 회로의 피형 모오스 트랜지스터의 라이프 타임 단축을 보장하며, 홀수번째 워드라인과 짝수번째 워드라인 사이에는 일정 전압차를 유지하게 하고 그 전압차를 이용하여 스트레스를 인가하여 브리지를 오픈 시키거나 악화(degration)시켜 스크린을 용이하게 한다. 따라서, 스크린 타임을 최대한 줄일 수 있는 효과가 있다. 이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명에서는 구체적인 회로의 구성 소자와 같은 특정 사항들이 나타나고 있는데 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술 분야에서 통상의 지식을 가진자에게는 자명하다. 즉, 본 발명의 실시예에서는 불휘발성 낸드형 마스크 롬 셀 유닛의 경우를 예시하였으나 유사분야에서 적용가능함에 유의해야 한다. 또한, 본 발명을 설명함에 있어 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

도 1은 본 발명의 일실시예에 따른 웨이퍼 번인 테스트 회로를 내장하는 반도체 메모리 장치를 보인 도면이다. 도 1을 참조하면, 셀어레이 회로는 비트라인 콘택 2와 접지전압단 사이에 다수의 셀 4, 6, 8, 10, 12들의 채널이 연결된다. 비트라인은 그 하단에 센스앰프 200과 연결되어 리이드 동작시 저장된 데이타를 출력한다. 각기 셀의 게이트단에는 디코더의 드라이버 회로 100로 부터 도출된 다수의 워드라인 W/L1∼W/L5과 각기 연결된다. 디코더 회로 또는 드라이버 회로 100은 인버터 32∼50으로 구성되어 입력되는 전원전압에 응답하여 특정 워드라인을 선택한다. 번인 테스트 회로의 제 1, 2 전압제공패드부 14, 16의 제 1, 2패드라인은 상기 각기의 워드라인 W/L1∼W/L5과 연결되고 그 워드라인으로 테스트 레벨의 전압으로 내부 또는 외부에서 제공되는 전원전압과 접지전압을 교대로 제공한다. 상기 제 1패드라인과 홀수번째 워드라인 L1, L3, L5… 사이에 그리고, 상기 제 2패드라인과 짝수번째 워드라인 L2, L4, L6…사이에 각기 게이트와 드레인이 연결되어 상기 제 1, 2전압제공패드부 14, 16로 부터의 테스트 레벨의 전압에 응답하여 상기 워드라인으로 유기되는 전압레벨을 방전하여 서로 상보적인 AC 교류 스트레스 전압레벨을 상기 디코더 회로 100와 셀 어레이 회로 200에 제공하기 위한 방전부 18, 20, 22, 24, 26, 28를 가진다. 다시 말하자면, 낸드 형 마스크 롬 셀 유닛의 경우 대기상태일때 워드라인 L1∼L5의 전압레벨은 모두 전원전압 레벨이다. 이러한 대기상태에서 상기 제 1, 2전압제공패드부 14, 16에서 각각 번갈아서 하이(전원전압), 로우(접지전압)을 인가하고 엔형 모오스 트랜지스터로 이루어지는 상기 방전부 18, 20, 22, 24, 26, 28를 이용 번갈아 방전시킨다. 따라서, 디코더의 드라이버 회로 100에 AC 스트레스를 인가할 수 있으며 워드라인 자체 W/L1∼W/L5에 스트레스를 가하여 셀의 패일 부위를 스크린한다. 그리고, 워드라인 간에는 전압차가 있기 때문에 워드라인간에 저항이 큰 마이크로 브리지 발생하였을 경우 주울열을 이용하여 오픈시키든지 악화시켜 스크린을 더욱 용이하게 한다. 인용부호 28, 30은 누설전류 제어부로서 상기 패드라인 일단에 연결되어 소자의 정상동작시 상기 워드라인에 발생하는 누설전류를 방지하기 위한 누설전류 제어부이다. 상기 제 1, 2전압제공패드부 14, 16의 전원을 방해하지 않는 범위내의 수 uA수준의 전원단과 연결된다. 본 발명은 상술한 바와 같이 워드라인에 전원전압이 인가되는 대기상태를 이용하지만 만일 워드라인이 로우 레벨의 접지전압이 인가되는 경우에는 상기 제 1, 2전압제공패드부 14, 16의 연결라인을 디코더의 워드라인 드라이버 회로 100과 연결할 수도 있다. 또한, 본 발명의 번인 테스트 회로의 방전부에 의한 지연문제는 워드라인 L1, L2…에 가해지는 전원을 크게 했을 경우 소자동작의 방해를 받지 않는다.

상기한 바와 같은 본 발명에 따르면, 종래 기술의 일실시예에는 워드라인에 직접 내부 또는 외부 전원전압을 인가하는 방식으로 디코더의 워드라인 드라이버회로의 패일을 스크린하였지만, 본 발명의 번인 테스트 회로는 상기 내부 또는 외부 전원전압을 이용 디코더 회로의 모든 입력 게이트단을 홀수번째 그룹과 짝수번째 그룹으로 제어하여 번갈아 방전시킨다. 결국, 디코더 회로 100 및 셀 어레이 회로에 AC 스트레스를 제공함으로서 동시에 패일을 스크린하고 디코더 구성 소자의 DC 스트레스로 인한 라이프 타임 단축을 방지하며, 홀수번째 워드라인과 짝수번째 워드라인 사이에는 전압차가 발생하므로 주울열을 이용 워드라인을 오픈 또는 악화시켜 스크린을 용이하게 할 수 있는 효과가 있다.

Claims (5)

1. 반도체 메모리 장치에 있어서:

   비트라인 콘택과 접지전압단 사이에 채널이 직렬 연결되고 그 게이트들은 각기 워드라인과 연결되어 이에 제어되는 데이타 저장을 위한 셀들을 가지는 셀어레이 회로와;

   상기 각기 워드라인과 연결되고 특정 워드라인을 선택하기 위한 다수의 디코더 회로와;

   상기 각기의 워드라인과 연결되는 제 1, 2패드라인과, 그 패드라인을 통하여 그 워드라인으로 테스트 레벨의 전압을 교대로 제공하기 위한 제 1, 2 전압제공패드부와, 상기 제 1패드라인과 홀수번째 워드라인 사이에 그리고, 상기 제 2패드라인과 짝수번째 워드라인 사이에 각기 게이트와 드레인이 연결되어 상기 제 1, 2전압제공패드부로 부터의 테스트 레벨의 전압에 응답하여 상기 워드라인으로 유기되는 전압레벨을 방전하여 서로 상보적인 교류 스트레스 전압레벨을 상기 디코더 회로와 셀 어레이 회로에 제공하기 위한 방전부와, 상기 패드라인 일단에 연결되어 소자의 정상동작시 상기 워드라인에 발생하는 누설전류를 방지하기 위한 누설전류 제어부로 이루어지는 번인 테스트 회로를 가지는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1항에 있어서; 상기 방전부는 상기 워드라인과 접지전압단 사이에 채널이 직렬연결되고 게이트로는 상기 제 1, 2패드라인과 연결되는 엔형 모오스 트랜지스터로 이루어짐을 특징으로 하는 반도체 메모리 장치.
3. 제 1항에 있어서; 상기 셀어레이 회로는 낸드 형의 마스크 롬 셀임을 특징으로 하는 반도체 메모리 장치.
4. 제 1항에 있어서; 상기 번인 테스트 회로는 상기 마스크 롬 셀의 상기 각기 워드라인에 전원전압이 인가되는 대기상태일때 동작을 수행하고, 그 대기상태에서 상기 제 1, 2전원제공패드부에 교대로 하이 또는 로우 레벨의 전압이 제공되고 상기 방전부로 인하여 상기 짝수번째 홀수번째 워드라인에는 서로 상보적으로 교류 스트레스 전압레벨을 제공하여 워드라인간의 상보적인 전압차이를 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
5. 제 1항에 있어서; 상기 번인 테스트 회로는 외부전원전압과 내부전원전압을 이용함을 특징으로 하는 반도체 메모리 장치.