KR101027338B1 - 번인 테스트 방법 및 집적회로 - Google Patents

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Abstract

본 발명은 금속배선을 번인 테스트(Burn-In Test) 하는 기술에 관한 것으로, 금속배선의 결함부분의 열화를 가속화시켜서 불량을 빠르게 검출할 수 있는 번인 테스트 방법을 제공하는 것을 그 목적으로 한다. 또한, 금속배선의 불량을 빠르게 검출할 수 있는 집적회로를 제공하는 것을 다른 목적으로 한다. 본 발명은 번인 테스트(Burn-In Test)모드에서 금속배선의 일측과 타측에 서로 다른 전압을 인가하여 금속배선에 전류경로가 형성되도록 하였다. 이로 인하여 금속배선의 큰 저항값을 가지는 부분 즉, 결함부분은 열로 인한 스트레스 등으로 열화가 가속화되어 결국은 끊어지게 된다.
Figure R1020090026909
번인 테스트, 금속배선, 반도체 메모리 장치, 집적회로, 불량검출

Description

번인 테스트 방법 및 집적회로{METHOD AND CIRCUIT FOR BURN-IN TEST}
본 발명은 반도체 설계기술에 관한 것으로서, 금속배선을 번인 테스트(Burn-In Test) 하는 기술에 관한 것이다.
집적회로, 반도체 장치, 반도체 메모리 장치 등은 공정상의 결함을 검출하기 위해서 번인 테스트(Burn-In Test)를 진행하게 된다. 일반적으로 번인 테스트(Burn-In Test)는 시간 열화성 결함을 검출하기 위해서 집적회로에 높은 동작전압을 인가하고 반복적인 내부동작을 수행하여 결함이 있는 부분의 열화를 가속화시킴으로서 불량을 미리 검출할 수 있도록 하는 테스트이다.
특히, 금속배선은 공정상의 불량으로 인해 배선의 폭이 줄어든 부분(WEAK CONNECTION POINT)과 같은 결함부분이 존재할 수 있는데 이런 부분은 국지적으로 큰 저항값을 갖게 된다. 따라서 이러한 금속배선을 이용하여 신호를 전송할 경우에는 신호의 지연이 크게 발생하게 되며, 반복적인 동작에 의해서 금속배선이 끊어지게 되는 경우가 발생할 수 있다.
도 1은 종래기술의 반도체 메모리 장치에 대한 구성도이다.
도 1을 참조하면 메인 워드라인 및 서브 워드라인으로 구성되는 계층적인 워드라인을 포함하는 반도체 메모리 장치는, 메인 워드라인 선택신호(MGW0B) 및 다수의 서브 워드라인 선택신호(SGW0B,SGW1B,SGW2B)에 응답하여 해당 서브 워드라인(151A·151B,152A·152B,153A·153B)을 구동하기 위한 다수의 서브 워드라인 구동부(131A·131B,132A·132B,133A·133B)와, 프리차지전압(VPP) 및 활성화전압(VSS)으로 구동되어 다수의 서브 워드라인 구동부(131A·131B,132A·132B,133A·133B)에 메인 워드라인 선택신호(MGW0B)를 전달하기 위한 제1 금속배선(120)과, 프리차지전압(VPP) 및 활성화전압(VSS)으로 구동되어 다수의 서브 워드라인 구동부(131A·131B,132A·132B,133A·133B)에 다수의 서브 워드라인 선택신호(SGW0B,SGW1B,SGW2B)를 전달하기 위한 다수의 제2 금속배선(121,122,123)과, 메인 디코딩 신호(SEL_M0)에 응답하여 제1 금속배선(120)을 구동하기 위한 제1 배선 구동부(110)와, 다수의 서브 디코딩 신호(SEL_S0,SEL_S1,SEL_S2)에 응답하여 해당 제2 금속배선(121,122,123)을 구동하기 위한 다수의 제2 배선 구동부(111,112,113)를 구비한다. 여기에서 서브 워드라인(151A·151B,152A·152B,153A·153B)에는 다수의 메모리 셀(Memory Cell, MC)이 접속되어 있다. 참고적으로 메인 디코딩 신호(SEL_M0)와 다수의 서브 디코딩 신호(SEL_S0,SEL_S1,SEL_S2)는 외부에서 인가된 로우 어드레스(Row Address)를 디코딩하여 생성된 신호이다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
제1 배선 구동부(110)는 제1 금속배선(120)에 접속되어 제1 금속배선(120)을 풀업 및 풀다운 구동한다. 제1 배선 구동부(110)는 전원전압단(VPP)과 출력단(N0) 사이에 접속되는 PMOS 트랜지스터(MP0)와, 출력단(N0)과 접지전압단(VSS) 사이에 접속되는 NMOS 트랜지스터(MN0)로 구성된다.
또한, 다수의 제2 배선 구동부(111,112,113)는 각각, 다수의 제2 금속배선(121,122,123)에 접속되어 해당 제2 금속배선(121,122,123)을 구동한다. 다수의 제2 배선 구동부(111,112,113)는 각각, 전원전압단과 출력단 사이에 접속되어 서브 디코딩 신호의 제어를 받는 PMOS 트랜지스터와 출력단과 접지전압단 사이에 접속되어 서브 디코딩 신호의 제어를 받는 NMOS 트랜지스터로 구성된다.
또한, 다수의 서브 워드라인 구동부(131A·131B,132A·132B,133A·133B)는 각각, 메인 워드라인 선택신호와 해당 서브 워드라인 선택신호를 입력으로 하는 부정 논리합 수단으로 구성된다.
노멀동작모드에서 반도체 메모리 장치의 동작은 다음과 같이 이루어진다.
우선, 프리차지 구간동안 메인 디코딩 신호(SEL_M0)와 다수의 서브 디코딩 신호(SEL_S0,SEL_S1,SEL_S2)는 모두 로우레벨을 유지하므로 제1 배선 구동부(110)와 다수의 제2 배선 구동부(111,112,113)의 PMOS 트랜지스터(MP0~MP3)가 턴온(TURN ON) 되어 제1 금속배선(120)과 다수의 제2 금속배선(121,122,123)을 프리차지전압(VPP) 즉 전원전압(VPP)으로 프리차지시키게 된다.
다음으로, 액티브 구간동안 메인 디코딩 신호(SEL_M0)는 하이레벨을 유지하므로 제1 배선 구동부(110)의 NMOS 트랜지스터(MN0)가 턴온(TURN ON) 되어 제1 금 속배선(120)을 활성화전압(VSS) 즉 접지전압(VSS)으로 구동하게 된다. 이때, 서브 디코딩 신호(SEL_S0,SEL_S1,SEL_S2) 중 제2 서브 디코딩 신호(SEL_S1)는 하이레벨을 유지하고, 제1 및 제3 서브 디코딩 신호(SEL_S0,SEL_S2)는 로우레벨을 유지한다고 가정하고 설명한다. 제2 서브 디코딩 신호(SEL_S1)는 하이레벨을 유지하므로 제2 배선 구동부(112)의 NMOS 트랜지스터(MN2)가 턴온(TURN ON) 되어 제2 금속배선(122)을 활성화전압(VSS) 즉 접지전압(VSS)으로 구동하게 된다. 또한, 제1 및 제3 서브 디코딩 신호(SEL_S0,SEL_S2)는 로우레벨을 유지하므로 제2 배선 구동부(111,113)의 PMOS 트랜지스터(MP1,MP3)가 턴온(TURN ON) 되어 제2 금속배선(121,123)을 계속해서 프리차지전압(VPP)으로 프리차지한다.
한편, 번인 테스트(Burn-In Test)모드 등과 같은 불량검출모드에서 반도체 메모리 장치의 동작은 다음과 같이 이루어진다.
번인 테스트(Burn-In Test)모드에서 제1 금속배선(120) 및 제2 금속배선(121,122,123)의 결함을 검출하기 위해 반도체 메모리 장치에 높은 동작전압을 인가하고 프리차지 동작과 액티브 동작을 반복적으로 수행한다. 높은 전압과 반복적인 동작에 의해서 금속배선은 전기적인 스트레스를 받게 되어, 금속배선의 결함부분의 열화가 빠르게 진행된다. 열화가 빠르게 진행되면서 결국 금속배선이 끊어지게 되면 이러한 불량을 테스트 과정에서 조기에 검출할 수 있다. 하지만 이와 같은 높은 동작전압을 인가하여 반복적인 동작을 통해서 금속배선에 스트레스를 주는 방식은 테스트 시간이 많이 걸리며 금속배선의 결함부분을 열화시키는 능력의 한계가 존재한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 금속배선의 결함부분의 열화를 가속화시켜서 불량을 빠르게 검출할 수 있는 번인 테스트 방법을 제공하는 것을 그 목적으로 한다. 또한, 금속배선의 불량을 빠르게 검출할 수 있는 집적회로를 제공하는 것을 다른 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 신호전송을 위한 금속배선의 번인(Burn-in) 테스트 방법에 있어서, 활성화전압으로 상기 금속배선을 구동하는 단계; 및 상기 활성화전압으로 상기 금속배선을 구동하면서 상기 금속배선에 불량검출전압을 공급하여 두 전압차이로 인한 상기 금속배선의 전류경로를 형성하는 단계를 포함하는 금속배선의 번인 테스트 방법이 제공된다.
또한, 본 발명의 다른 측면에 따르면, 금속배선; 상기 금속배선의 일측에 접속되어 프리차지 구간동안 상기 금속배선을 프리차지전압으로 프리차지하고 액티브 구간동안 상기 금속배선을 활성화전압으로 구동하기 위한 제1 구동부; 및 상기 금속배선의 타측에 접속되어 불량검출모드에서 상기 금속배선에 불량검출전압을 공급하여 상기 액티브 구간동안 상기 활성화전압과 상기 불량검출전압의 전압차이로 인한 상기 금속배선의 전류경로를 형성하기 위한 제2 구동부를 구비하는 집적회로가 제공된다.
본 발명은 번인 테스트(Burn-In Test)모드에서 금속배선의 일측과 타측에 서로 다른 전압을 인가하여 금속배선에 전류경로가 형성되도록 하였다. 이로 인하여 금속배선의 큰 저항값을 가지는 부분 즉, 결함부분은 열로 인한 스트레스 등으로 열화가 가속화되어 결국은 끊어지게 된다.
본 발명에 따르면 번인 테스트(Burn-In Test)모드 등과 같은 불량검출모드에서 금속배선의 결함부분을 빠르게 열화시켜서 불량을 용이하게 검출할 수 있으므로 테스트 시간을 단축시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등 을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다.
도 2는 본 발명의 제1 실시예에 따른 집적회로의 구성도이다.
도 2를 참조하면 집적회로는, 금속배선(22)과, 금속배선(22)의 일측(N0)에 접속되어 프리차지 구간동안 금속배선(22)을 프리차지전압(VDD)으로 프리차지하고 액티브 구간동안 금속배선(22)을 활성화전압(VSS)으로 구동하기 위한 제1 구동부(21)와, 금속배선(22)의 타측(N1)에 접속되어 불량검출모드에서 금속배선(22)에 불량검출전압(VDD)을 공급하여 액티브 구간동안 활성화전압(VSS)과 불량검출전압(VDD)의 전압차이로 인한 금속배선(22)의 전류경로(CURRENT PATH)를 형성하기 위한 제2 구동부(23)를 구비한다.
상기와 같이 구성되는 집적회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
제1 구동부(21)는 배선선택신호(SEL)에 응답하여 금속배선(22)을 풀업 구동하기 위한 풀업 구동부(MP1)와, 배선선택신호(SEL)에 응답하여 금속배선(22)을 풀다운 구동하기 위한 풀다운 구동부(MN1)로 구성된다. 여기에서 풀업 구동부(MP1)는 전원전압단(VDD)과 출력단(N0) 사이에 접속되어 배선선택신호(SEL)의 제어를 받는 PMOS 트랜지스터(MP1)로 구성된다. 또한, 풀다운 구동부(MN1)는 출력단(N0)과 접지 전압단(VSS) 사이에 접속되어 배선선택신호(SEL)의 제어를 받는 NMOS 트랜지스터(MN1)로 구성된다.
또한, 제2 구동부(23)는 불량검출신호(DGMSCRB)에 응답하여 금속배선(22)을 풀업 구동하기 위한 풀업 구동부(MP0)로 구성된다. 풀업 구동부(MP0)는 불량검출신호(DGMSCRB)의 제어를 받아 금속배선(22)에 전원전압(VDD)을 공급하기 위한 PMOS 트랜지스터(MP0)로 구성된다.
노멀동작모드에서 집적회로의 동작은 다음과 같이 이루어진다.
우선, 프리차지 구간동안 배선선택신호(SEL)는 로우레벨을 유지하므로 제1 구동부(21)의 PMOS 트랜지스터(MP1)가 턴온(TURN ON) 되어 금속배선(22)을 프리차지전압(VDD) 즉 전원전압(VDD)으로 프리차지시키게 된다.
다음으로, 액티브 구간동안 배선선택신호(SEL)는 하이레벨을 유지하므로 제1 구동부(21)의 NMOS 트랜지스터(MN1)가 턴온(TURN ON) 되어 금속배선(22)을 활성화전압(VSS) 즉 접지전압(VSS)으로 구동하게 된다.
한편, 불량검출신호(DGMSCRB)는 노멀동작모드에서 하이레벨을 유지하므로 제2 구동부(23)의 PMOS 트랜지스터(MP0)는 턴오프(TURN OFF)되어 금속배선(22)에 불량검출전압(VDD)을 공급하지 않는다.
번인 테스트(Burn-In Test)모드 등과 같은 불량검출모드에서 집적회로의 동작은 다음과 같이 이루어진다. 참고적으로 불량검출신호(DGMSCRB)는 불량검출모드에서 로우레벨을 유지하므로 제2 구동부(23)의 PMOS 트랜지스터(MP0)는 턴온(TURN ON)되어 금속배선(22)의 타측(N1)으로 불량검출전압(VDD) 즉 전원전압(VDD)을 공급한다.
우선, 프리차지 구간동안 배선선택신호(SEL)는 로우레벨을 유지하므로 제1 구동부(21)의 PMOS 트랜지스터(MP1)가 턴온(TURN ON) 되어 금속배선(22)을 프리차지전압(VDD) 즉 전원전압(VDD)으로 프리차지시키게 된다. 이때 제2 구동부(23)에서 공급되는 불량검출전압(VDD)은 프리차지전압(VDD)과 동일한 전압레벨이므로 금속배선(22)의 프리차지동작에 영향을 주지 않는다.
다음으로, 액티브 구간동안 배선선택신호(SEL)는 하이레벨을 유지하므로 제1 구동부(21)의 NMOS 트랜지스터(MN1)가 턴온(TURN ON) 되어 금속배선(22)을 활성화전압(VSS) 즉 접지전압(VSS)으로 구동하게 된다. 이때 제2 구동부(23)는 금속배선(22)으로 불량검출전압(VDD)을 공급하고 있으므로, 금속배선(22)의 일측(N0)에는 접지전압(VSS)이 인가되고 타측(N1)에는 전원전압(VDD)이 인가되는 상태이다. 이때, 두 전압차이로 인한 금속배선(22)의 전류경로(CURRENT PATH)가 형성된다. 금속배선(22)은 공정상의 불량으로 인해 배선의 폭이 줄어든 부분(WEAK CONNECTION POINT)과 같은 결함부분이 존재할 수 있는데 이런 부분은 국지적으로 큰 저항값을 갖게 된다. 따라서 전류경로(CURRENT PATH)가 형성되면 큰 저항값을 갖는 결함부분이 전기적인 스트레스로 인해서 끊어지게 된다. 즉 시간 열화성 결함을 빠르게 진행시켜서 이러한 불량을 테스트 과정에서 조기에 검출할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 집적회로의 구성도이다.
도 3을 참조하면 집적회로는, 금속배선(32)과, 금속배선(32)의 일측(N0)에 접속되어 프리차지 구간동안 금속배선(32)을 프리차지전압(VSS)으로 프리차지하고 액티브 구간동안 금속배선(32)을 활성화전압(VDD)으로 구동하기 위한 제1 구동부(31)와, 금속배선(32)의 타측(N1)에 접속되어 불량검출모드에서 금속배선(32)에 불량검출전압(VSS)을 공급하여 액티브 구간동안 활성화전압(VDD)과 불량검출전압(VSS)의 전압차이로 인한 금속배선(32)의 전류경로(CURRENT PATH)를 형성하기 위한 제2 구동부(33)를 구비한다.
상기와 같이 구성되는 집적회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
제1 구동부(31)는 배선선택신호(SELB)에 응답하여 금속배선(32)을 풀업 구동하기 위한 풀업 구동부(MP1)와, 배선선택신호(SELB)에 응답하여 금속배선(32)을 풀다운 구동하기 위한 풀다운 구동부(MN1)로 구성된다. 여기에서 풀업 구동부(MP1)는 전원전압단(VDD)과 출력단(N0) 사이에 접속되어 배선선택신호(SELB)의 제어를 받는 PMOS 트랜지스터(MP1)로 구성된다. 또한, 풀다운 구동부(MN1)는 출력단(N0)과 접지전압단(VSS) 사이에 접속되어 배선선택신호(SELB)의 제어를 받는 NMOS 트랜지스터(MN1)로 구성된다.
또한, 제2 구동부(33)는 불량검출신호(DGMSCR)에 응답하여 금속배선(32)을 풀다운 구동하기 위한 풀다운 구동부(MN0)로 구성된다. 풀다운 구동부(MN0)는 불량검출신호(DGMSCR)의 제어를 받아 금속배선(32)에 접지전압(VSS)을 공급하기 위한 NMOS 트랜지스터(MN0)로 구성된다.
노멀동작모드에서 집적회로의 동작은 다음과 같이 이루어진다.
우선, 프리차지 구간동안 배선선택신호(SELB)는 하이레벨을 유지하므로 제1 구동부(31)의 NMOS 트랜지스터(MN1)가 턴온(TURN ON) 되어 금속배선(32)을 프리차지전압(VSS) 즉 접지전압(VSS)으로 프리차지시키게 된다.
다음으로, 액티브 구간동안 배선선택신호(SELB)는 로우레벨을 유지하므로 제1 구동부(31)의 PMOS 트랜지스터(MP1)가 턴온(TURN ON) 되어 금속배선(32)을 활성화전압(VDD) 즉 전원전압(VDD)으로 구동하게 된다.
한편, 불량검출신호(DGMSCR)는 노멀동작모드에서 로우레벨을 유지하므로 제2 구동부(33)의 NMOS 트랜지스터(MN0)는 턴오프(TURN OFF)되어 금속배선(32)에 불량검출전압(VSS)을 공급하지 않는다.
번인 테스트(Burn-In Test)모드 등과 같은 불량검출모드에서 집적회로의 동작은 다음과 같이 이루어진다. 참고적으로 불량검출신호(DGMSCR)는 불량검출모드에서 하이레벨을 유지하므로 제2 구동부(33)의 NMOS 트랜지스터(MN0)는 턴온(TURN ON)되어 금속배선(32)의 타측(N1)으로 불량검출전압(VSS) 즉 접지전압(VSS)을 공급한다.
우선, 프리차지 구간동안 배선선택신호(SELB)는 하이레벨을 유지하므로 제1 구동부(31)의 NMOS 트랜지스터(MN1)가 턴온(TURN ON) 되어 금속배선(32)을 프리차지전압(VSS) 즉 접지전압(VSS)으로 프리차지시키게 된다. 이때 제2 구동부(33)에서 공급되는 불량검출전압(VSS)은 프리차지전압(VSS)과 동일한 전압레벨이므로 금속배선(32)의 프리차지동작에 영향을 주지 않는다.
다음으로, 액티브 구간동안 배선선택신호(SELB)는 로우레벨을 유지하므로 제1 구동부(31)의 PMOS 트랜지스터(MP1)가 턴온(TURN ON) 되어 금속배선(32)을 활성화전압(VDD) 즉 전원전압(VDD)으로 구동하게 된다. 이때 제2 구동부(33)는 금속배선(32)으로 접지전압(VSS)을 공급하고 있으므로, 금속배선(32)의 일측(N0)에는 전원전압(VDD)이 인가되고 타측(N1)에는 접지전압(VSS)이 인가되는 상태이다. 이때, 두 전압차이로 인한 금속배선(32)의 전류경로(CURRENT PATH)가 형성된다. 금속배선(32)은 공정상의 불량으로 인해 배선의 폭이 줄어든 부분(WEAK CONNECTION POINT)과 같은 결함부분이 존재할 수 있는데 이런 부분은 국지적으로 큰 저항값을 갖게 된다. 따라서 전류경로(CURRENT PATH)가 형성되면 큰 저항값을 갖는 결함부분이 전기적인 스트레스로 인해서 끊어지게 된다. 즉 시간 열화성 결함을 빠르게 진행시켜서 이러한 불량을 테스트 과정에서 조기에 검출할 수 있다.
상술한 바와 같이 신호전송을 위한 금속배선의 번인(Burn-in) 테스트 방법은, 활성화전압으로 금속배선을 구동하는 단계와, 활성화전압으로 금속배선을 구동하면서 금속배선에 불량검출전압을 공급하여 두 전압차이로 인한 금속배선의 전류경로를 형성하는 단계를 포함한다.
본 실시예의 금속배선의 번인 테스트 방법은 다수의 메모리 셀에 연결된 메탈 워드라인, 메인 워드라인 및 서브 워드라인으로 구성되는 계층적인 워드라인 구조에서의 메인 워드라인 선택신호를 전송하기 위한 금속배선, 메인 워드라인 및 서브 워드라인으로 구성되는 계층적인 워드라인 구조에서의 서브 워드라인 선택신호를 전송하기 위한 금속배선 등에 적용할 수 있을 것이다.
도 4는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 4를 참조하면 메인 워드라인 및 서브 워드라인으로 구성되는 계층적인 워드라인을 포함하는 반도체 메모리 장치는, 메인 워드라인 선택신호(MGW0B) 및 다수의 서브 워드라인 선택신호(SGW0B,SGW1B,SGW2B)에 응답하여 해당 서브 워드라인(451A·451B,452A·452B,453A·453B)을 구동하기 위한 다수의 서브 워드라인 구동부(431A·431B,432A·432B,433A·433B)와, 프리차지전압(VPP) 및 활성화전압(VSS)으로 구동되어 다수의 서브 워드라인 구동부(431A·431B,432A·432B,433A·433B)에 메인 워드라인 선택신호(MGW0B)를 전달하기 위한 제1 금속배선(420)과, 프리차지전압(VPP) 및 활성화전압(VSS)으로 구동되어 다수의 서브 워드라인 구동부(431A·431B,432A·432B,433A·433B)에 다수의 서브 워드라인 선택신호(SGW0B,SGW1B,SGW2B)를 전달하기 위한 다수의 제2 금속배선(421,422,423)과, 불량검출모드에서 제1 금속배선(420) 및 다수의 제2 금속배선(421,422,423)에 불량검출전압(VPP)을 공급하여 불량검출전압(VPP)과 활성화전압(VSS)의 차이로 인한 금속배선의 전류경로를 형성하기 위한 다수의 구동부(440~443)를 구비한다. 여기에서 서브 워드라인(451A·451B,452A·452B,453A·453B)에는 다수의 메모리 셀(Memory Cell, MC)이 접속되어 있다.
또한, 참고적으로 본 실시예와 같이 반도체 메모리 장치는 메인 디코딩 신호(SEL_M0)에 응답하여 제1 금속배선(420)을 구동하기 위한 제1 배선 구동부(410)와, 다수의 서브 디코딩 신호(SEL_S0,SEL_S1,SEL_S2)에 응답하여 해당 제2 금속배선(421,422,423)을 구동하기 위한 다수의 제2 배선 구동부(411,412,413)를 더 포함 하여 구성될 수도 있다. 메인 디코딩 신호(SEL_M0)와 다수의 서브 디코딩 신호(SEL_S0,SEL_S1,SEL_S2)는 외부에서 인가된 로우 어드레스(Row Address)를 디코딩하여 생성된 신호이다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
제1 배선 구동부(410)는 제1 금속배선(420)의 일측(N0)에 접속되어 제1 금속배선(420)을 풀업 및 풀다운 구동한다. 제1 배선 구동부(410)는 전원전압단(VPP)과 출력단(N0) 사이에 접속되는 PMOS 트랜지스터(MP0)와, 출력단(N0)과 접지전압단(VSS) 사이에 접속되는 NMOS 트랜지스터(MN0)로 구성된다.
또한, 다수의 구동부(440~443) 중 제1 구동부(440)는 제1 금속배선(420)의 타측(N10)에 접속되어 제1 금속배선(420)에 불량검출전압(VDD)을 공급한다. 제1 구동부(440)는 전원전압단(VPP)과 제1 금속배선(420)의 타측(N10) 사이에 접속되어 불량검출신호(DGMSCRB)의 제어를 받는 PMOS 트랜지스터(MP10)로 구성된다.
또한, 다수의 제2 배선 구동부(411,412,413)는 각각, 다수의 제2 금속배선(421,422,423)의 일측(N1,N2,N3)에 접속되어 해당 제2 금속배선(421,422,423)을 구동한다. 다수의 제2 배선 구동부(411,412,413)는 각각, 전원전압단과 출력단 사이에 접속되어 서브 디코딩 신호의 제어를 받는 PMOS 트랜지스터와 출력단과 접지전압단 사이에 접속되어 서브 디코딩 신호의 제어를 받는 NMOS 트랜지스터로 구성된다.
또한, 다수의 구동부(440~443) 중 제2 내지 제4 구동부(441~443)는 할당된 제2 금속배선의 타측에 접속되어 다수의 제2 금속배선(421,422,423)에 불량검출전압(VPP)을 공급한다. 제2 내지 제4 구동부(441~443)는 각각, 전원전압단(VPP)과 제2 금속배선의 타측 사이에 접속되어 불량검출신호(DGMSCRB)의 제어를 받는 PMOS 트랜지스터로 구성된다.
또한, 다수의 서브 워드라인 구동부(431A·431B,432A·432B,433A·433B)는 각각, 메인 워드라인 선택신호와 해당 서브 워드라인 선택신호를 입력으로 하는 논리곱 수단으로 구성된다.
노멀동작모드에서 반도체 메모리 장치의 동작은 다음과 같이 이루어진다.
우선, 프리차지 구간동안 메인 디코딩 신호(SEL_M0)와 다수의 서브 디코딩 신호(SEL_S0,SEL_S1,SEL_S2)는 모두 로우레벨을 유지하므로 제1 배선 구동부(410)와 다수의 제2 배선 구동부(411,412,413)의 PMOS 트랜지스터(MP0~MP3)가 턴온(TURN ON) 되어 제1 금속배선(420)과 다수의 제2 금속배선(421,422,423)을 프리차지전압(VPP) 즉 전원전압(VPP)으로 프리차지시키게 된다.
다음으로, 액티브 구간동안 메인 디코딩 신호(SEL_M0)는 하이레벨을 유지하므로 제1 배선 구동부(410)의 NMOS 트랜지스터(MN0)가 턴온(TURN ON) 되어 제1 금속배선(420)을 활성화전압(VSS) 즉 접지전압(VSS)으로 구동하게 된다. 이때, 서브 디코딩 신호(SEL_S0,SEL_S1,SEL_S2) 중 제2 서브 디코딩 신호(SEL_S1)는 하이레벨을 유지하고, 제1 및 제3 서브 디코딩 신호(SEL_S0,SEL_S2)는 로우레벨을 유지한다고 가정하고 설명한다. 제2 서브 디코딩 신호(SEL_S1)는 하이레벨을 유지하므로 제2 배선 구동부(412)의 NMOS 트랜지스터(MN2)가 턴온(TURN ON) 되어 제2 금속배 선(422)을 활성화전압(VSS) 즉 접지전압(VSS)으로 구동하게 된다. 또한, 제1 및 제3 서브 디코딩 신호(SEL_S0,SEL_S2)는 로우레벨을 유지하므로 제2 배선 구동부(411,413)의 PMOS 트랜지스터(MP1,MP3)가 턴온(TURN ON) 되어 제2 금속배선(421,423)을 계속해서 프리차지전압(VPP)으로 프리차지한다.
한편, 불량검출신호(DGMSCRB)는 노멀동작모드에서 하이레벨을 유지하므로 다수의 구동부(440~443)의 PMOS 트랜지스터(MP10~MP13)는 턴오프(TURN OFF)되어 제1 금속배선(420) 및 다수의 제2 금속배선(421,422,423)에 불량검출전압(VPP)을 공급하지 않는다.
번인 테스트(Burn-In Test)모드 등과 같은 불량검출모드에서 반도체 메모리 장치의 동작은 다음과 같이 이루어진다. 참고적으로 불량검출신호(DGMSCRB)는 불량검출모드에서 로우레벨을 유지하므로 다수의 구동부(440~443)의 PMOS 트랜지스터(MP10~MP13)는 턴온(TURN ON)되어 제1 금속배선(420) 및 다수의 제2 금속배선(421,422,423)에 불량검출전압(VPP) 즉 전원전압(VPP)을 공급한다.
우선, 프리차지 구간동안 메인 디코딩 신호(SEL_M0)와 다수의 서브 디코딩 신호(SEL_S0,SEL_S1,SEL_S2)는 모두 로우레벨을 유지하므로 제1 배선 구동부(410)와 다수의 제2 배선 구동부(411,412,413)의 PMOS 트랜지스터(MP0~MP3)가 턴온(TURN ON) 되어 제1 금속배선(420)과 다수의 제2 금속배선(421,422,423)을 프리차지전압(VPP) 즉 전원전압(VPP)으로 프리차지시키게 된다. 이때 다수의 구동부(440~443)에서 제1 금속배선(420) 및 다수의 제2 금속배선(421,422,423)으로 공급하는 불량 검출전압(VPP)은 프리차지전압(VPP)과 동일한 전압레벨이므로 제1 및 제2 금속배선(420,421,422,423)의 프리차지동작에 영향을 주지 않는다.
다음으로, 액티브 구간동안 메인 디코딩 신호(SEL_M0)는 하이레벨을 유지하므로 제1 배선 구동부(410)의 NMOS 트랜지스터(MN0)가 턴온(TURN ON) 되어 제1 금속배선(420)을 활성화전압(VSS) 즉 접지전압(VSS)으로 구동하게 된다. 이때, 서브 디코딩 신호(SEL_S0,SEL_S1,SEL_S2) 중 제2 서브 디코딩 신호(SEL_S1)는 하이레벨을 유지하고, 제1 및 제3 서브 디코딩 신호(SEL_S0,SEL_S2)는 로우레벨을 유지한다고 가정하고 설명한다. 제2 서브 디코딩 신호(SEL_S1)는 하이레벨을 유지하므로 제2 배선 구동부(412)의 NMOS 트랜지스터(MN2)가 턴온(TURN ON) 되어 제2 금속배선(422)을 활성화전압(VSS) 즉 접지전압(VSS)으로 구동하게 된다. 또한, 제1 및 제3 서브 디코딩 신호(SEL_S0,SEL_S2)는 로우레벨을 유지하므로 제2 배선 구동부(411,413)의 PMOS 트랜지스터(MP1,MP3)가 턴온(TURN ON) 되어 제2 금속배선(421,423)을 계속해서 프리차지전압(VPP)으로 프리차지한다.
이때 다수의 구동부(440~443)는 제1 금속배선(420) 및 제2 금속배선(421,422,423)으로 불량검출전압(VPP)을 공급하고 있으므로, 제1 금속배선(420)의 일측(N0)에는 접지전압(VSS)이 인가되고 타측(N10)에는 전원전압(VPP)이 인가되는 상태이다. 이때, 두 전압차이로 인한 제1 금속배선(420)의 전류경로(CURRENT PATH)가 형성된다. 또한, 제2 배선 구동부(412)에 의해서 활성화전압(VSS)으로 구동되는 제2 금속배선(422)의 일측(N2)에는 접지전압(VSS)이 인가되고 타측(N12)에는 전원전압(VPP)이 인가되는 상태이다. 이때, 두 전압차이로 인한 제2 금속배 선(422)의 전류경로(CURRENT PATH)가 형성된다. 참고적으로 프리차지전압(VPP)으로 프리차지되고 있는 제2 금속배선(421,423)은 일측과 타측에 동일한 전압레벨의 프리차지전압(VPP)과 불량검출전압(VPP)이 인가되고 있으므로 전류경로(CURRENT PATH)가 형성되지 않는다. 제1 금속배선(420) 및 다수의 제2 금속배선(421,422,423)은 공정상의 불량으로 인해 배선의 폭이 줄어든 부분(WEAK CONNECTION POINT)과 같은 결함부분이 존재할 수 있는데 이런 부분은 국지적으로 큰 저항값을 갖게 된다. 따라서 전류경로(CURRENT PATH)가 형성되면 큰 저항값을 갖는 결함부분이 전기적인 스트레스로 인해서 끊어지게 된다. 즉 시간 열화성 결함을 빠르게 진행시켜서 이러한 불량을 테스트 과정에서 조기에 검출할 수 있다.
도 5는 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 5를 참조하면 메인 워드라인 및 서브 워드라인으로 구성되는 계층적인 워드라인을 포함하는 반도체 메모리 장치는, 메인 워드라인 선택신호(MGW0) 및 다수의 서브 워드라인 선택신호(SGW0,SGW1,SGW2)에 응답하여 해당 서브 워드라인(551A·551B,552A·552B,553A·553B)을 구동하기 위한 다수의 서브 워드라인 구동부(531A·531B,532A·532B,533A·533B)와, 프리차지전압(VSS) 및 활성화전압(VPP)으로 구동되어 다수의 서브 워드라인 구동부(531A·531B,532A·532B,533A·533B)에 메인 워드라인 선택신호(MGW0)를 전달하기 위한 제1 금속배선(520)과, 프리차지전압(VSS) 및 활성화전압(VPP)으로 구동되어 다수의 서브 워드라인 구동부(531A·531B,532A·532B,533A·533B)에 다수의 서브 워드라인 선택신호(SGW0,SGW1,SGW2)를 전달하기 위한 다수의 제2 금속배선(521,522,523)과, 불량검출모드에서 제1 금속배 선(520) 및 다수의 제2 금속배선(521,522,523)에 불량검출전압(VSS)을 공급하여 불량검출전압(VSS)과 활성화전압(VPP)의 차이로 인한 금속배선의 전류경로를 형성하기 위한 다수의 구동부(540~543)를 구비한다. 여기에서 서브 워드라인(551A·551B,552A·552B,553A·553B)에는 다수의 메모리 셀(Memory Cell, MC)이 접속되어 있다.
또한, 참고적으로 본 실시예와 같이 반도체 메모리 장치는 메인 디코딩 신호(SEL_M0B)에 응답하여 제1 금속배선(520)을 구동하기 위한 제1 배선 구동부(510)와, 다수의 서브 디코딩 신호(SEL_S0B,SEL_S1B,SEL_S2B)에 응답하여 해당 제2 금속배선(521,522,523)을 구동하기 위한 다수의 제2 배선 구동부(511,512,513)를 더 포함하여 구성될 수도 있다. 메인 디코딩 신호(SEL_M0B)와 다수의 서브 디코딩 신호(SEL_S0B,SEL_S1B,SEL_S2B)는 외부에서 인가된 로우 어드레스(Row Address)를 디코딩하여 생성된 신호이다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
제1 배선 구동부(510)는 제1 금속배선(520)의 일측(N0)에 접속되어 제1 금속배선(520)을 풀업 및 풀다운 구동한다. 제1 배선 구동부(510)는 전원전압단(VPP)과 출력단(N0) 사이에 접속되는 PMOS 트랜지스터(MP0)와, 출력단(N0)과 접지전압단(VSS) 사이에 접속되는 NMOS 트랜지스터(MN0)로 구성된다.
또한, 다수의 구동부(540~543) 중 제1 구동부(540)는 제1 금속배선(520)의 타측(N10)에 접속되어 제1 금속배선(520)에 불량검출전압(VSS)을 공급한다. 제1 구 동부(540)는 접지전압단(VSS)과 제1 금속배선(520)의 타측(N10) 사이에 접속되어 불량검출신호(DGMSCR)의 제어를 받는 NMOS 트랜지스터(MN10)로 구성된다.
또한, 다수의 제2 배선 구동부(511,512,513)는 각각, 다수의 제2 금속배선(521,522,523)의 일측(N1,N2,N3)에 접속되어 해당 제2 금속배선(521,522,523)을 구동한다. 다수의 제2 배선 구동부(511,512,513)는 각각, 전원전압단과 출력단 사이에 접속되어 서브 디코딩 신호의 제어를 받는 PMOS 트랜지스터와 출력단과 접지전압단 사이에 접속되어 서브 디코딩 신호의 제어를 받는 NMOS 트랜지스터로 구성된다.
또한, 다수의 구동부(540~543) 중 제2 내지 제4 구동부(541~543)는 할당된 제2 금속배선의 타측에 접속되어 다수의 제2 금속배선(521,522,523)에 불량검출전압(VSS)을 공급한다. 제2 내지 제4 구동부(541~543)는 각각, 접지전압단(VSS)과 제2 금속배선의 타측 사이에 접속되어 불량검출신호(DGMSCR)의 제어를 받는 NMOS 트랜지스터로 구성된다.
또한, 다수의 서브 워드라인 구동부(531A·531B,532A·532B,533A·533B)는 각각, 메인 워드라인 선택신호(MGW0B)와 해당 서브 워드라인 선택신호를 입력으로 하는 논리곱 수단으로 구성된다.
노멀동작모드에서 반도체 메모리 장치의 동작은 다음과 같이 이루어진다.
우선, 프리차지 구간동안 메인 디코딩 신호(SEL_M0B)와 다수의 서브 디코딩 신호(SEL_S0B,SEL_S1B,SEL_S2B)는 모두 하이레벨을 유지하므로 제1 배선 구동부(510)와 다수의 제2 배선 구동부(511,512,513)의 NMOS 트랜지스터(MN0~MN3)가 턴 온(TURN ON) 되어 제1 금속배선(520)과 다수의 제2 금속배선(521,522,523)을 프리차지전압(VSS) 즉 접지전압(VSS)으로 프리차지시키게 된다.
다음으로, 액티브 구간동안 메인 디코딩 신호(SEL_M0B)는 로우레벨을 유지하므로 제1 배선 구동부(510)의 PMOS 트랜지스터(MP0)가 턴온(TURN ON) 되어 제1 금속배선(520)을 활성화전압(VPP) 즉 전원전압(VPP)으로 구동하게 된다. 이때, 서브 디코딩 신호(SEL_S0B,SEL_S1B,SEL_S2B) 중 제2 서브 디코딩 신호(SEL_S1B)는 로우레벨을 유지하고, 제1 및 제3 서브 디코딩 신호(SEL_S0B,SEL_S2B)는 하이레벨을 유지한다고 가정하고 설명한다. 제2 서브 디코딩 신호(SEL_S1B)는 로우레벨을 유지하므로 제2 배선 구동부(512)의 PMOS 트랜지스터(MP2)가 턴온(TURN ON) 되어 제2 금속배선(522)을 활성화전압(VPP) 즉 전원전압(VPP)으로 구동하게 된다. 또한, 제1 및 제3 서브 디코딩 신호(SEL_S0B,SEL_S2B)는 하이레벨을 유지하므로 제2 배선 구동부(511,513)의 NMOS 트랜지스터(MN1,MN3)가 턴온(TURN ON) 되어 제2 금속배선(521,523)을 계속해서 프리차지전압(VSS)으로 프리차지한다.
한편, 불량검출신호(DGMSCR)는 노멀동작모드에서 로우레벨을 유지하므로 다수의 구동부(540~543)의 NMOS 트랜지스터(MN10~MN13)는 턴오프(TURN OFF)되어 제1 금속배선(520) 및 다수의 제2 금속배선(521,522,523)에 불량검출전압(VSS)을 공급하지 않는다.
번인 테스트(Burn-In Test)모드 등과 같은 불량검출모드에서 반도체 메모리 장치의 동작은 다음과 같이 이루어진다. 참고적으로 불량검출신호(DGMSCR)는 불량 검출모드에서 하이레벨을 유지하므로 다수의 구동부(540~543)의 NMOS 트랜지스터(MN10~MN13)는 턴온(TURN ON)되어 제1 금속배선(520) 및 다수의 제2 금속배선(521,522,523)에 불량검출전압(VSS) 즉 접지전압(VSS)을 공급한다.
우선, 프리차지 구간동안 메인 디코딩 신호(SEL_M0B)와 다수의 서브 디코딩 신호(SEL_S0B,SEL_S1B,SEL_S2B)는 모두 하이레벨을 유지하므로 제1 배선 구동부(510)와 다수의 제2 배선 구동부(511,512,513)의 NMOS 트랜지스터(MN0~MN3)가 턴온(TURN ON) 되어 제1 금속배선(520)과 다수의 제2 금속배선(521,522,523)을 프리차지전압(VSS) 즉 접지전압(VSS)으로 프리차지시키게 된다. 이때 다수의 구동부(540~543)에서 제1 금속배선(520) 및 다수의 제2 금속배선(521,522,523)으로 공급하는 불량검출전압(VSS)은 프리차지전압(VSS)과 동일한 전압레벨이므로 제1 및 제2 금속배선(520,521,522,523)의 프리차지동작에 영향을 주지 않는다.
다음으로, 액티브 구간동안 메인 디코딩 신호(SEL_M0B)는 로우레벨을 유지하므로 제1 배선 구동부(510)의 PMOS 트랜지스터(MP0)가 턴온(TURN ON) 되어 제1 금속배선(520)을 활성화전압(VPP) 즉 전원전압(VPP)으로 구동하게 된다. 이때, 서브 디코딩 신호(SEL_S0B,SEL_S1B,SEL_S2B) 중 제2 서브 디코딩 신호(SEL_S1B)는 로우레벨을 유지하고, 제1 및 제3 서브 디코딩 신호(SEL_S0B,SEL_S2B)는 하이레벨을 유지한다고 가정하고 설명한다. 제2 서브 디코딩 신호(SEL_S1B)는 로우레벨을 유지하므로 제2 배선 구동부(512)의 PMOS 트랜지스터(MP2)가 턴온(TURN ON) 되어 제2 금속배선(522)을 활성화전압(VPP) 즉 전원전압(VPP)으로 구동하게 된다. 또한, 제1 및 제3 서브 디코딩 신호(SEL_S0B,SEL_S2B)는 하이레벨을 유지하므로 제2 배선 구 동부(511,513)의 NMOS 트랜지스터(MN1,MN3)가 턴온(TURN ON) 되어 제2 금속배선(521,523)을 계속해서 프리차지전압(VSS)으로 프리차지한다.
이때 다수의 구동부(540~543)는 제1 금속배선(520) 및 제2 금속배선(521,522,523)으로 불량검출전압(VSS)을 공급하고 있으므로, 제1 금속배선(520)의 일측(N0)에는 전원전압(VPP)이 인가되고 타측(N10)에는 접지전압(VSS)이 인가되는 상태이다. 또한, 제2 배선 구동부(512)에 의해서 활성화전압(VPP)으로 구동되는 제2 금속배선(522)의 일측(N2)에는 전원전압(VPP)이 인가되고 타측(N12)에는 접지전압(VSS)이 인가되는 상태이다. 이때, 두 전압차이로 인한 제1 금속배선(520)의 전류경로(CURRENT PATH) 및 제2 금속배선(522)의 전류경로(CURRENT PATH)가 형성된다.
참고적으로 프리차지전압(VSS)으로 프리차지되고 있는 제2 금속배선(521,523)은 일측과 타측에 동일한 전압레벨의 프리차지전압(VSS)과 불량검출전압(VSS)이 인가되고 있으므로 전류경로(CURRENT PATH)가 형성되지 않는다. 제1 금속배선(520) 및 다수의 제2 금속배선(521,522,523)은 공정상의 불량으로 인해 배선의 폭이 줄어든 부분(WEAK CONNECTION POINT)과 같은 결함부분이 존재할 수 있는데 이런 부분은 국지적으로 큰 저항값을 갖게 된다. 따라서 전류경로(CURRENT PATH)가 형성되면 큰 저항값을 갖는 결함부분이 전기적인 스트레스로 인해서 끊어지게 된다. 즉 시간 열화성 결함을 빠르게 진행시켜서 이러한 불량을 테스트 과정에서 조기에 검출할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 나타낸 타이 밍 다이어그램이다.
도 4 및 도 6의 타이밍 다이어그램을 참조하여 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
반도체 메모리 장치는 액티브 커맨드(ACT)가 인가되면 선택된 서브 워드라인(SUB WORD LINE)을 하이레벨로 구동하게 된다. 서브 워드라인(SUB WORD LINE)을 구동하기 위한 서브 워드라인 구동부는 메인 워드라인 선택신호(MGW0B) 및 해당 서브 워드라인 선택신호(SGW1B)의 제어를 받아 서브 워드라인을 구동하며, 메인 워드라인 선택신호(MGW0B) 및 해당 서브 워드라인 선택신호(SGW1B)가 모두 로우레벨로 활성화되었을 때 서브 워드라인(SUB WORD LINE)을 하이레벨로 구동하게 된다.
본 실시예에 따른 반도체 메모리 장치는 메인 워드라인 선택신호(MGW0B)를 전송하기 위한 제1 금속배선과, 서브 워드라인 선택신호(SGW0B,SGW1B,SGW2B)를 전송하기 위한 다수의 제2 금속배선과, 불량검출전압을 공급하기 위한 구동부를 구비하고 있다. 구동부는 노멀동작모드(Normal Operation Mode)에서는 불량검출전압을 공급하지 않으므로 반도체 메모리 장치는 액티브 커맨드(ACT)와 프리차지 커맨드(PRE)에 대응하는 내부동작을 수행하게 된다.
한편, 번인 테스트(Burn-In Test)모드 등과 같은 불량검출모드에서 구동부는 메인 워드라인 선택신호(MGW0B)를 전송하기 위한 제1 금속배선과 서브 워드라인 선택신호(SGW0B,SGW1B,SGW2B)를 전송하기 위한 다수의 제2 금속배선에 불량검출전압을 공급하게 된다. 불량검출전압이 공급되면 액티브 구간동안 선택된 제1 금속배선과 제2 금속배선의 일측으로 공급되는 접지전압과, 타측으로 공급되는 불량검출전 압의 전압레벨 차이에 의해서 전류경로가 형성되므로, 공정상의 불량으로 인해 금속배선의 폭이 줄어든 부분(WEAK CONNECTION POINT)과 같은 큰 저항값을 같는 결함부분이 전기적인 스트레스로 인해서 끊어지게 된다. 즉 시간 열화성 결함을 빠르게 진행시켜서 이러한 불량을 테스트 과정에서 조기에 검출할 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다.
특히, 본 실시예의 반도체 메모리 장치에서 제1 금속배선과 제2 금속배선에 동시에 불량검출전압을 공급하여 금속배선의 결함부분의 열화를 빠르게 진행시켰으나, 실시예에 따라 제1 금속배선과 제2 금속배선에 독립적으로 불량검출전압을 공급하는 회로를 구성할 수도 있을 것이다. 또한, 불량검출신호는 모드 레지스터셋 코드를 이용하여 생성할 수도 있고, 외부에서 인가된 테스트 코드를 이용하여 생성할 수도 있을 것이다. 또한 불량검출신호는 외부에서 인가되는 외부 테스트 신호일 수도 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 종래기술의 반도체 메모리 장치에 대한 구성도이다.
도 2는 본 발명의 제1 실시예에 따른 집적회로의 구성도이다.
도 3은 본 발명의 제2 실시예에 따른 집적회로의 구성도이다.
도 4는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 5는 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 나타낸 타이밍 다이어그램이다.
*도면의 주요 부분에 대한 부호의 설명
21,31 : 제1 구동부
22,32 : 금속배선
23,33 : 제2 구동부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (19)

  1. 신호전송을 위한 금속배선의 번인(Burn-in) 테스트 방법에 있어서,
    상기 금속배선의 일측에서 공급되는 활성화전압으로 상기 금속배선을 구동하는 단계; 및
    상기 활성화전압으로 상기 금속배선을 구동하면서 상기 금속배선의 타측에서 상기 활성화전압과 예정된 크기만큼의 전압레벨차이를 갖는 불량검출전압을 공급하여 두 전압차이로 인한 상기 금속배선의 전류경로를 형성하는 단계
    를 포함하는 금속배선의 번인 테스트 방법.
  2. 제1항에 있어서,
    상기 금속배선은 다수의 메모리 셀에 연결된 워드라인인 것을 특징으로 하는 금속배선의 번인 테스트 방법.
  3. 제1항에 있어서,
    상기 금속배선은 메인 워드라인 및 서브 워드라인으로 구성되는 계층적인 워드라인 구조에서의 메인 워드라인 선택신호를 전송하기 위한 금속배선인 것을 특징으로 하는 금속배선의 번인 테스트 방법.
  4. 제1항에 있어서,
    상기 금속배선은 메인 워드라인 및 서브 워드라인으로 구성되는 계층적인 워드라인 구조에서의 서브 워드라인 선택신호를 전송하기 위한 금속배선인 것을 특징으로 하는 금속배선의 번인 테스트 방법.
  5. 금속배선;
    상기 금속배선의 일측에 접속되어 프리차지 구간동안 상기 금속배선을 프리차지전압으로 프리차지하고 액티브 구간동안 상기 금속배선을 활성화전압으로 구동하기 위한 제1 구동부; 및
    상기 금속배선의 타측에 접속되어 불량검출모드 - 상기 제1 구동부의 상기 프리차지 구간 및 상기 액티브 구간이 모두 포함됨 - 에서 상기 금속배선에 상기 활성화전압과 예정된 크기만큼의 전압레벨차이를 갖는 불량검출전압을 공급하기 위한 제2 구동부
    를 구비하는 집적회로.
  6. 제5항에 있어서,
    상기 금속배선은 다수의 메모리 셀에 연결된 워드라인인 것을 특징으로 하는 집적회로.
  7. 제5항에 있어서,
    상기 금속배선은 메인 워드라인 및 서브 워드라인으로 구성되는 계층적인 워드라인 구조에서의 메인 워드라인 선택신호를 전송하기 위한 금속배선인 것을 특징으로 집적회로.
  8. 제5항에 있어서,
    상기 금속배선은 메인 워드라인 및 서브 워드라인으로 구성되는 계층적인 워드라인 구조에서의 서브 워드라인 선택신호를 전송하기 위한 금속배선인 것을 특징으로 집적회로.
  9. 제5항에 있어서,
    상기 불량검출전압은 상기 프리차지전압과 동일한 전압레벨인 것을 특징으로 하는 집적회로.
  10. 제5항에 있어서,
    상기 제1 구동부는,
    배선선택신호에 응답하여 상기 금속배선을 풀업 구동하기 위한 풀업 구동부; 및
    상기 배선선택신호에 응답하여 상기 금속배선을 풀다운 구동하기 위한 풀다운 구동부를 포함하는 것을 특징으로 하는 집적회로.
  11. 제10항에 있어서,
    상기 풀업 구동부는,
    전원전압단과 출력단 사이에 접속되어 상기 배선선택신호의 제어를 받는 풀업 트랜지스터를 포함하는 것을 특징으로 하는 집적회로.
  12. 제11항에 있어서,
    상기 풀다운 구동부는,
    상기 출력단과 접지전압단 사이에 접속되어 상기 배선선택신호의 제어를 받는 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 집적회로.
  13. 제5항에 있어서,
    상기 제2 구동부는,
    불량검출신호에 응답하여 상기 금속배선을 풀업 구동하기 위한 풀업 구동부 를 포함하는 것을 특징으로 하는 집적회로.
  14. 제13항에 있어서,
    상기 풀업 구동부는,
    상기 불량검출신호의 제어를 받아 상기 금속배선에 전원전압을 공급하기 위한 트랜지스터를 포함하는 것을 특징으로 하는 집적회로.
  15. 제5항에 있어서,
    상기 제2 구동부는,
    불량검출신호에 응답하여 상기 금속배선을 풀다운 구동하기 위한 풀다운 구동부를 포함하는 것을 특징으로 하는 집적회로.
  16. 제15항에 있어서,
    상기 풀다운 구동부는,
    상기 불량검출신호의 제어를 받아 상기 금속배선에 접지전압을 공급하기 위한 트랜지스터를 포함하는 것을 특징으로 하는 집적회로.
  17. 제13항 내지 제16항 중 어느 하나의 항에 있어서,
    상기 불량검출신호는 모드 레지스터셋 코드를 이용하여 생성되는 것을 특징으로 하는 집적회로.
  18. 제13항 내지 제16항 중 어느 하나의 항에 있어서,
    상기 불량검출신호는 외부에서 인가된 테스트 코드를 이용하여 생성되는 것을 특징으로 하는 집적회로.
  19. 제13항 내지 제16항 중 어느 하나의 항에 있어서,
    상기 불량검출신호는 외부 테스트 신호인 것을 특징으로 하는 집적회로.
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