JP2001202796A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 バーンイン試験における不良除去率を向上さ
せた半導体記憶装置を提供する。 【解決手段】 バーンイン試験時にはテストモード信号
ＴＭＲＳはＨレベルに設定され、複合ゲート６２〜６８
および複合ゲート８２〜８８によって、ロウアドレス信
号ＲＡ０〜ＲＡ３にそれぞれ応じてワード線ＷＬ０〜Ｗ
Ｌ３を活性化させることができる。したがって、たとえ
ば、ワード線ＷＬ０、ＷＬ２の間にもバーンイン試験時
に電位差を与えて高電界をかけることができ、バーンイ
ン試験時における不良の除去率を向上させることができ
る。
せた半導体記憶装置を提供する。 【解決手段】 バーンイン試験時にはテストモード信号
ＴＭＲＳはＨレベルに設定され、複合ゲート６２〜６８
および複合ゲート８２〜８８によって、ロウアドレス信
号ＲＡ０〜ＲＡ３にそれぞれ応じてワード線ＷＬ０〜Ｗ
Ｌ３を活性化させることができる。したがって、たとえ
ば、ワード線ＷＬ０、ＷＬ２の間にもバーンイン試験時
に電位差を与えて高電界をかけることができ、バーンイ
ン試験時における不良の除去率を向上させることができ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、バーンインテスト時に不良検
出を効率的に行なうことが可能な半導体記憶装置に関す
る。
に関し、より特定的には、バーンインテスト時に不良検
出を効率的に行なうことが可能な半導体記憶装置に関す
る。
【０００２】
【従来の技術】一般に、デバイスの故障が発生する期間
は３つの期間に大別される。この期間は、時間の経過順
に初期故障期間、偶発故障期間、摩耗故障期間である。
は３つの期間に大別される。この期間は、時間の経過順
に初期故障期間、偶発故障期間、摩耗故障期間である。
【０００３】初期故障期間は、デバイス作製時の欠陥が
故障として現われたもので、使用開始後まもなく発生す
る初期故障が出現する期間である。この初期故障の割合
は時間とともに急速に減少していく。
故障として現われたもので、使用開始後まもなく発生す
る初期故障が出現する期間である。この初期故障の割合
は時間とともに急速に減少していく。
【０００４】その後は、低い故障率がある一定期間続く
偶発故障期間となる。やがて、デバイスは耐用寿命に近
づき、急激に故障率が増大する摩耗故障期間になる。
偶発故障期間となる。やがて、デバイスは耐用寿命に近
づき、急激に故障率が増大する摩耗故障期間になる。
【０００５】デバイスは、偶発故障期間内で使用するこ
とが望ましく、この期間が、耐用年数となる。したがっ
て、デバイスの信頼性を高めるには、故障率が低く一定
した偶発故障期間が長く続くことが要求される。
とが望ましく、この期間が、耐用年数となる。したがっ
て、デバイスの信頼性を高めるには、故障率が低く一定
した偶発故障期間が長く続くことが要求される。
【０００６】一方、初期故障を予め除去するために、一
定時間の加速動作エイジングにより不良を顕在化させ発
生した不良品を除去するスクリーニングを行なう必要性
がある。このスクリーニングを短期間で効果的に行なう
ためには、初期故障が短時間で出現するスクリーニング
試験を行なうことが望ましい。
定時間の加速動作エイジングにより不良を顕在化させ発
生した不良品を除去するスクリーニングを行なう必要性
がある。このスクリーニングを短期間で効果的に行なう
ためには、初期故障が短時間で出現するスクリーニング
試験を行なうことが望ましい。
【０００７】現在、このスクリーニング手法の１つとし
て、一般に高温動作試験（バーンイン試験：burn-in te
st）を行なっている。バーンイン試験は、実デバイスを
用いて誘電体膜を直接評価できる手法であり、アルミ配
線のマイグレーションをはじめ、あらゆる不良要因を高
温かつ高電界のストレスを印加することにより顕在化さ
せる試験である。近年、このようなバーンイン試験は、
半導体記憶装置がパッケージングされる前の、ウェハ状
態で行なわれ、多数のチップが一括して試験されるよう
になってきている。
て、一般に高温動作試験（バーンイン試験：burn-in te
st）を行なっている。バーンイン試験は、実デバイスを
用いて誘電体膜を直接評価できる手法であり、アルミ配
線のマイグレーションをはじめ、あらゆる不良要因を高
温かつ高電界のストレスを印加することにより顕在化さ
せる試験である。近年、このようなバーンイン試験は、
半導体記憶装置がパッケージングされる前の、ウェハ状
態で行なわれ、多数のチップが一括して試験されるよう
になってきている。
【０００８】図７は、従来の半導体記憶装置におけるバ
ーンインテストに関する回路構成を示した回路図であ
る。
ーンインテストに関する回路構成を示した回路図であ
る。
【０００９】図７を参照して、従来の半導体記憶装置の
行デコーダには、プリデコード回路２６ａと、プリデコ
ード回路２６ａの出力、ロウアドレス信号ＲＡ０，ＲＡ
１，テスト用パッドＰＤ０の電位およびテスト信号ＴＭ
ＲＳに応じて偶数ワード線ＷＬ０，ＷＬ２を駆動するメ
インデコード回路３２６ｂと、プリデコード回路２６ａ
の出力、行アドレスＲＡ０，ＲＡ１、テスト用パッドＰ
Ｄ１の電位およびテスト信号ＴＭＲＳに応じて奇数ワー
ド線ＷＬ１，ＷＬ３を駆動するメインデコード回路３２
６ｃとを含む。
行デコーダには、プリデコード回路２６ａと、プリデコ
ード回路２６ａの出力、ロウアドレス信号ＲＡ０，ＲＡ
１，テスト用パッドＰＤ０の電位およびテスト信号ＴＭ
ＲＳに応じて偶数ワード線ＷＬ０，ＷＬ２を駆動するメ
インデコード回路３２６ｂと、プリデコード回路２６ａ
の出力、行アドレスＲＡ０，ＲＡ１、テスト用パッドＰ
Ｄ１の電位およびテスト信号ＴＭＲＳに応じて奇数ワー
ド線ＷＬ１，ＷＬ３を駆動するメインデコード回路３２
６ｃとを含む。
【００１０】プリデコード回路２６ａは、ロウアドレス
信号／ＲＡ２，／ＲＡ３を受けて信号Ｘ４を出力するＡ
ＮＤ回路５２と、ロウアドレス信号／ＲＡ４，／ＲＡ５
を受けて信号Ｘ８を出力するＡＮＤ回路５４と、ロウア
ドレス信号／ＲＡ６，／ＲＡ７を受けて信号Ｘ１２を出
力するＡＮＤ回路５６とを含む。
信号／ＲＡ２，／ＲＡ３を受けて信号Ｘ４を出力するＡ
ＮＤ回路５２と、ロウアドレス信号／ＲＡ４，／ＲＡ５
を受けて信号Ｘ８を出力するＡＮＤ回路５４と、ロウア
ドレス信号／ＲＡ６，／ＲＡ７を受けて信号Ｘ１２を出
力するＡＮＤ回路５６とを含む。
【００１１】メインデコード回路３２６ｂは、テスト信
号ＴＭＲＳがロウレベル（以下、Ｌレベルと記す）の場
合にはロウアドレス信号／ＲＡ０，／ＲＡ１がともにハ
イレベル（以下、Ｈレベルと記す）のときに信号ＲＸ０
をＨレベルとし、テスト信号ＴＭＲＳがＨレベルの場合
にはテスト用パッドＰＤ０の電位に応じて信号ＲＸ０を
Ｈレベルにする複合ゲート回路３６２を含む。
号ＴＭＲＳがロウレベル（以下、Ｌレベルと記す）の場
合にはロウアドレス信号／ＲＡ０，／ＲＡ１がともにハ
イレベル（以下、Ｈレベルと記す）のときに信号ＲＸ０
をＨレベルとし、テスト信号ＴＭＲＳがＨレベルの場合
にはテスト用パッドＰＤ０の電位に応じて信号ＲＸ０を
Ｈレベルにする複合ゲート回路３６２を含む。
【００１２】メインデコード回路３２６ｂは、さらに、
テスト信号ＴＭＲＳがＬレベルの場合にはロウアドレス
信号／ＲＡ０，ＲＡ１がともにＨレベルのときに信号Ｒ
Ｘ２をＨレベルとし、テスト信号ＴＭＲＳがＨレベルの
場合にはテスト用パッドＰＤ０の電位に応じて信号ＲＸ
２をＨレベルにする複合ゲート回路３６４を含む。
テスト信号ＴＭＲＳがＬレベルの場合にはロウアドレス
信号／ＲＡ０，ＲＡ１がともにＨレベルのときに信号Ｒ
Ｘ２をＨレベルとし、テスト信号ＴＭＲＳがＨレベルの
場合にはテスト用パッドＰＤ０の電位に応じて信号ＲＸ
２をＨレベルにする複合ゲート回路３６４を含む。
【００１３】メインデコード回路３２６ｂは、さらに、
テスト信号ＴＭＲＳがＬレベルで、かつ、信号Ｘ４，Ｘ
８，Ｘ１２がすべてＨレベルのときに出力をＨレベルと
する複合ゲート回路３６８とを含む。
テスト信号ＴＭＲＳがＬレベルで、かつ、信号Ｘ４，Ｘ
８，Ｘ１２がすべてＨレベルのときに出力をＨレベルと
する複合ゲート回路３６８とを含む。
【００１４】メインデコード回路３２６ｂは、さらに、
信号ＲＸ０がＨレベルで複合ゲート回路３６８の出力が
Ｌレベルのときにワード線ＷＬ０を活性化させるワード
ドライバ７０と、信号ＲＸ２がＨレベルでかつ複合ゲー
ト回路３６８の出力がＬレベルのときにワード線ＷＬ２
を活性化させるワードドライバ７２とを含む。
信号ＲＸ０がＨレベルで複合ゲート回路３６８の出力が
Ｌレベルのときにワード線ＷＬ０を活性化させるワード
ドライバ７０と、信号ＲＸ２がＨレベルでかつ複合ゲー
ト回路３６８の出力がＬレベルのときにワード線ＷＬ２
を活性化させるワードドライバ７２とを含む。
【００１５】ワードドライバ７０は、信号ＲＸ０が与え
られるノードと接地ノードとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタ７４およびＮチャネルＭＯ
Ｓトランジスタ７６を含む。ＮチャネルＭＯＳトランジ
スタ７６、ＰチャネルＭＯＳトランジスタ７４のゲート
にはともに複合ゲート回路３６８の出力が与えられる。
また、ＰチャネルＭＯＳトランジスタ７４とＮチャネル
ＭＯＳトランジスタ７６の接続ノードはワード線ＷＬ０
と接続されている。
られるノードと接地ノードとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタ７４およびＮチャネルＭＯ
Ｓトランジスタ７６を含む。ＮチャネルＭＯＳトランジ
スタ７６、ＰチャネルＭＯＳトランジスタ７４のゲート
にはともに複合ゲート回路３６８の出力が与えられる。
また、ＰチャネルＭＯＳトランジスタ７４とＮチャネル
ＭＯＳトランジスタ７６の接続ノードはワード線ＷＬ０
と接続されている。
【００１６】ワードドライバ７２は、信号ＲＸ２が与え
られるノードと接地ノードとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタ７８およびＮチャネルＭＯ
Ｓトランジスタ８０を含む。ＰチャネルＭＯＳトランジ
スタ７８およびＮチャネルＭＯＳトランジスタ８０のゲ
ートにはともに複合ゲート回路６８の出力が与えられ
る。また、ＰチャネルＭＯＳトランジスタ７８とＮチャ
ネルＭＯＳトランジスタ８０の接続ノードは、ワード線
ＷＬ２に接続されている。
られるノードと接地ノードとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタ７８およびＮチャネルＭＯ
Ｓトランジスタ８０を含む。ＰチャネルＭＯＳトランジ
スタ７８およびＮチャネルＭＯＳトランジスタ８０のゲ
ートにはともに複合ゲート回路６８の出力が与えられ
る。また、ＰチャネルＭＯＳトランジスタ７８とＮチャ
ネルＭＯＳトランジスタ８０の接続ノードは、ワード線
ＷＬ２に接続されている。
【００１７】メインデコード回路３２６ｃは、テスト信
号ＴＭＲＳがＬレベルの場合にはロウアドレス信号ＲＡ
０，／ＲＡ１がともにＨレベルのときに信号ＲＸ１をＨ
レベルとし、テスト信号ＴＭＲＳがＨレベルの場合には
テスト用パッドＰＤ１の電位に応じて信号ＲＸ１をＨレ
ベルにする複合ゲート回路３８２を含む。
号ＴＭＲＳがＬレベルの場合にはロウアドレス信号ＲＡ
０，／ＲＡ１がともにＨレベルのときに信号ＲＸ１をＨ
レベルとし、テスト信号ＴＭＲＳがＨレベルの場合には
テスト用パッドＰＤ１の電位に応じて信号ＲＸ１をＨレ
ベルにする複合ゲート回路３８２を含む。
【００１８】メインデコード回路３２６ｃは、さらに、
テスト信号ＴＭＲＳがＬレベルの場合にはロウアドレス
信号ＲＡ０，ＲＡ１がともにＨレベルのときに信号ＲＸ
３をＨレベルとし、テスト信号ＴＭＲＳがＨレベルの場
合にはテスト用パッドＰＤ１の電位に応じて信号ＲＸ３
をＨレベルにする複合ゲート回路３８４を含む。
テスト信号ＴＭＲＳがＬレベルの場合にはロウアドレス
信号ＲＡ０，ＲＡ１がともにＨレベルのときに信号ＲＸ
３をＨレベルとし、テスト信号ＴＭＲＳがＨレベルの場
合にはテスト用パッドＰＤ１の電位に応じて信号ＲＸ３
をＨレベルにする複合ゲート回路３８４を含む。
【００１９】メインデコード回路３２６ｃは、さらに、
テスト信号ＴＭＲＳがＬレベルで、かつ、信号Ｘ４，Ｘ
８，Ｘ１２がすべてＨレベルのときに出力をＨレベルと
する複合ゲート回路３８８とを含む。
テスト信号ＴＭＲＳがＬレベルで、かつ、信号Ｘ４，Ｘ
８，Ｘ１２がすべてＨレベルのときに出力をＨレベルと
する複合ゲート回路３８８とを含む。
【００２０】メインデコード回路３２６ｃは、さらに、
信号ＲＸ１がＨレベルでかつ複合ゲート回路３８８の出
力がＬレベルのときにワード線ＷＬ１を活性化させるワ
ードドライバ９０と、信号ＲＸ３がＨレベルでかつ複合
ゲート回路３８８の出力がＬレベルのときにワード線Ｗ
Ｌ３を活性化させるワードドライバ９２とを含む。
信号ＲＸ１がＨレベルでかつ複合ゲート回路３８８の出
力がＬレベルのときにワード線ＷＬ１を活性化させるワ
ードドライバ９０と、信号ＲＸ３がＨレベルでかつ複合
ゲート回路３８８の出力がＬレベルのときにワード線Ｗ
Ｌ３を活性化させるワードドライバ９２とを含む。
【００２１】ワードドライバ９０は、信号ＲＸ１が与え
られるノードと接地ノードとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタ９４およびＮチャネルＭＯ
Ｓトランジスタ９６を含む。ＮチャネルＭＯＳトランジ
スタ９６、ＰチャネルＭＯＳトランジスタ９４のゲート
にはともに複合ゲート回路３８８の出力が与えられる。
また、ＰチャネルＭＯＳトランジスタ７４とＮチャネル
ＭＯＳトランジスタ７６の接続ノードはワード線ＷＬ１
と接続されている。
られるノードと接地ノードとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタ９４およびＮチャネルＭＯ
Ｓトランジスタ９６を含む。ＮチャネルＭＯＳトランジ
スタ９６、ＰチャネルＭＯＳトランジスタ９４のゲート
にはともに複合ゲート回路３８８の出力が与えられる。
また、ＰチャネルＭＯＳトランジスタ７４とＮチャネル
ＭＯＳトランジスタ７６の接続ノードはワード線ＷＬ１
と接続されている。
【００２２】ワードドライバ９２は、信号ＲＸ３が与え
られるノードと接地ノードとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタ９８およびＮチャネルＭＯ
Ｓトランジスタ１００を含む。ＰチャネルＭＯＳトラン
ジスタ９８およびＮチャネルＭＯＳトランジスタ１００
のゲートにはともに複合ゲート回路３８８の出力が与え
られる。また、ＰチャネルＭＯＳトランジスタ９８とＮ
チャネルＭＯＳトランジスタ１００の接続ノードは、ワ
ード線ＷＬ３に接続されている。
られるノードと接地ノードとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタ９８およびＮチャネルＭＯ
Ｓトランジスタ１００を含む。ＰチャネルＭＯＳトラン
ジスタ９８およびＮチャネルＭＯＳトランジスタ１００
のゲートにはともに複合ゲート回路３８８の出力が与え
られる。また、ＰチャネルＭＯＳトランジスタ９８とＮ
チャネルＭＯＳトランジスタ１００の接続ノードは、ワ
ード線ＷＬ３に接続されている。
【００２３】つまり、従来の半導体記憶装置では、バー
ンイン不良を検出するために、ワード線群を偶数側と奇
数側に２分割し、各ワード線群の電位を２つの専用パッ
ドからそれぞれ制御できる回路構成を有している。
ンイン不良を検出するために、ワード線群を偶数側と奇
数側に２分割し、各ワード線群の電位を２つの専用パッ
ドからそれぞれ制御できる回路構成を有している。
【００２４】従来の半導体記憶装置では、図７に示した
回路を用いて、偶数側ワード線群、奇数側ワード線群を
それぞれ一括して活性化もしくは非活性化することによ
り、偶数側ワード線群と奇数側ワード線群との間に電位
差を与えることによるストレスを印加して、バーンイン
不良を除去していた。
回路を用いて、偶数側ワード線群、奇数側ワード線群を
それぞれ一括して活性化もしくは非活性化することによ
り、偶数側ワード線群と奇数側ワード線群との間に電位
差を与えることによるストレスを印加して、バーンイン
不良を除去していた。
【００２５】
【発明が解決しようとする課題】しかしながら、以上説
明したような従来の回路構成では、偶数側ワード線群に
含まれるワード線同士は常に同電位となる。同様に、奇
数側ワード線群に含まれるワード線同士は常に同電位に
なる。このような電位の与え方では、偶数側ワード線同
士が近い配置を有する場合、奇数側ワード線同士が近い
配置を有する場合にそれらの近接した部分にリーク不良
が発生している場合などでは、不良部分にストレスを与
えることができず、バーンイン試験によっては不良を除
去できないという問題が発生していた。
明したような従来の回路構成では、偶数側ワード線群に
含まれるワード線同士は常に同電位となる。同様に、奇
数側ワード線群に含まれるワード線同士は常に同電位に
なる。このような電位の与え方では、偶数側ワード線同
士が近い配置を有する場合、奇数側ワード線同士が近い
配置を有する場合にそれらの近接した部分にリーク不良
が発生している場合などでは、不良部分にストレスを与
えることができず、バーンイン試験によっては不良を除
去できないという問題が発生していた。
【００２６】図８は、従来の回路構成で除去できない不
良を説明するための模式図である。図８を参照して、ワ
ード線ＷＬ０，ＷＬ１およびＷＬ２が順に並行に並んで
配置されているときに、ワード線ＷＬ０，ＷＬ２にコン
タクト窓Ｃ０，Ｃ２がそれぞれ設けられ、ワード線ＷＬ
１にはコンタクト窓Ｃ０，Ｃ２の近傍にはコンタクト窓
が設けられていないような部分が存在する。このような
部分には、コンタクト窓を設ける工程において過剰エッ
チングが施されると、コンタクト窓の内部に充填されて
いる導電体が近接してリーク不良を起こしてしまう場合
があり得る。
良を説明するための模式図である。図８を参照して、ワ
ード線ＷＬ０，ＷＬ１およびＷＬ２が順に並行に並んで
配置されているときに、ワード線ＷＬ０，ＷＬ２にコン
タクト窓Ｃ０，Ｃ２がそれぞれ設けられ、ワード線ＷＬ
１にはコンタクト窓Ｃ０，Ｃ２の近傍にはコンタクト窓
が設けられていないような部分が存在する。このような
部分には、コンタクト窓を設ける工程において過剰エッ
チングが施されると、コンタクト窓の内部に充填されて
いる導電体が近接してリーク不良を起こしてしまう場合
があり得る。
【００２７】図９は、図８で示した不良箇所を説明する
ための回路図である。図９を参照して、従来の半導体記
憶装置には、ワード線ＷＬ０〜ＷＬ３をそれぞれ活性化
するワードドライバ３９２，３９６，３９４および３９
８が設けられている。
ための回路図である。図９を参照して、従来の半導体記
憶装置には、ワード線ＷＬ０〜ＷＬ３をそれぞれ活性化
するワードドライバ３９２，３９６，３９４および３９
８が設けられている。
【００２８】ここで、偶数側のワード線ＷＬ０，ＷＬ２
に対応して設けられるワードドライバ３９２，３９４は
メモリアレイの同じ側に設けられ、奇数ワード線ＷＬ
１，ＷＬ３を駆動するワードドライバ３９６，３９８
は、偶数ワード線を駆動するワードドライバ３９２，３
９４に対してメモリアレイの対向する側に設けられる。
に対応して設けられるワードドライバ３９２，３９４は
メモリアレイの同じ側に設けられ、奇数ワード線ＷＬ
１，ＷＬ３を駆動するワードドライバ３９６，３９８
は、偶数ワード線を駆動するワードドライバ３９２，３
９４に対してメモリアレイの対向する側に設けられる。
【００２９】ワードドライバ３９２は、プリデコード信
号ＲＸ０が与えられるノードと接地ノードとの間に直列
に接続されるＰチャネルＭＯＳトランジスタ４０２，Ｎ
チャネルＭＯＳトランジスタ４０４を含む。Ｐチャネル
ＭＯＳトランジスタ４０２およびＮチャネルＭＯＳトラ
ンジスタ４０４のゲートにはデコードされた行アドレス
信号ＩＡ０が与えられている。
号ＲＸ０が与えられるノードと接地ノードとの間に直列
に接続されるＰチャネルＭＯＳトランジスタ４０２，Ｎ
チャネルＭＯＳトランジスタ４０４を含む。Ｐチャネル
ＭＯＳトランジスタ４０２およびＮチャネルＭＯＳトラ
ンジスタ４０４のゲートにはデコードされた行アドレス
信号ＩＡ０が与えられている。
【００３０】ワードドライバ３９４は、プリデコード信
号ＲＸ２が与えられるノードと接地ノードとの間に直列
に接続されるＰチャネルＭＯＳトランジスタ４０６，Ｎ
チャネルＭＯＳトランジスタ４０８を含む。Ｐチャネル
ＭＯＳトランジスタ４０６およびＮチャネルＭＯＳトラ
ンジスタ４０８のゲートにはデコードされた行アドレス
信号ＩＡ１が与えられている。
号ＲＸ２が与えられるノードと接地ノードとの間に直列
に接続されるＰチャネルＭＯＳトランジスタ４０６，Ｎ
チャネルＭＯＳトランジスタ４０８を含む。Ｐチャネル
ＭＯＳトランジスタ４０６およびＮチャネルＭＯＳトラ
ンジスタ４０８のゲートにはデコードされた行アドレス
信号ＩＡ１が与えられている。
【００３１】ワードドライバ３９６は、プリデコード信
号ＲＸ１が与えられるノードと接地ノードとの間に直列
に接続されるＰチャネルＭＯＳトランジスタ４１０，Ｎ
チャネルＭＯＳトランジスタ４１２を含む。Ｐチャネル
ＭＯＳトランジスタ４１０およびＮチャネルＭＯＳトラ
ンジスタ４１２のゲートにはデコードされた行アドレス
信号ＩＡ２が与えられている。
号ＲＸ１が与えられるノードと接地ノードとの間に直列
に接続されるＰチャネルＭＯＳトランジスタ４１０，Ｎ
チャネルＭＯＳトランジスタ４１２を含む。Ｐチャネル
ＭＯＳトランジスタ４１０およびＮチャネルＭＯＳトラ
ンジスタ４１２のゲートにはデコードされた行アドレス
信号ＩＡ２が与えられている。
【００３２】ワードドライバ３９８は、プリデコード信
号ＲＸ３が与えられるノードと接地ノードとの間に直列
に接続されるＰチャネルＭＯＳトランジスタ４１４，Ｎ
チャネルＭＯＳトランジスタ４１６を含む。Ｐチャネル
ＭＯＳトランジスタ４１４およびＮチャネルＭＯＳトラ
ンジスタ４１６のゲートにはデコードされた行アドレス
信号ＩＡ３が与えられている。
号ＲＸ３が与えられるノードと接地ノードとの間に直列
に接続されるＰチャネルＭＯＳトランジスタ４１４，Ｎ
チャネルＭＯＳトランジスタ４１６を含む。Ｐチャネル
ＭＯＳトランジスタ４１４およびＮチャネルＭＯＳトラ
ンジスタ４１６のゲートにはデコードされた行アドレス
信号ＩＡ３が与えられている。
【００３３】ＰチャネルＭＯＳトランジスタ４０２とＮ
チャネルＭＯＳトランジスタ４０４の接続ノードにはワ
ード線ＷＬ０がコンタクト窓Ｃ０を介して接続されてい
る。ＰチャネルＭＯＳトランジスタ４０６とＮチャネル
ＭＯＳトランジスタ４０８の接続ノードにはワード線Ｗ
Ｌ２がコンタクト窓Ｃ２を介して接続されている。
チャネルＭＯＳトランジスタ４０４の接続ノードにはワ
ード線ＷＬ０がコンタクト窓Ｃ０を介して接続されてい
る。ＰチャネルＭＯＳトランジスタ４０６とＮチャネル
ＭＯＳトランジスタ４０８の接続ノードにはワード線Ｗ
Ｌ２がコンタクト窓Ｃ２を介して接続されている。
【００３４】コンタクト窓Ｃ０，Ｃ２は、図７で示した
ような位置関係にあり、これらのコンタクト窓の付近に
は、ワード線ＷＬ１に接続するためのコンタクト窓は設
けられていない。したがって、従来の半導体記憶装置に
おいて、コンタクト窓Ｃ０，Ｃ２を設ける際に過剰エッ
チングが施されると、コンタクト窓に充填する導電体に
ブリッジが発生するという不良が考えられる。
ような位置関係にあり、これらのコンタクト窓の付近に
は、ワード線ＷＬ１に接続するためのコンタクト窓は設
けられていない。したがって、従来の半導体記憶装置に
おいて、コンタクト窓Ｃ０，Ｃ２を設ける際に過剰エッ
チングが施されると、コンタクト窓に充填する導電体に
ブリッジが発生するという不良が考えられる。
【００３５】この発明の目的は、各ワード線やビット線
の電位設定の自由度を増やし、バーンイン試験時にさま
ざまなストレスをワード線間に印加することができ、バ
ーンイン試験による不良の除去率を向上させた半導体記
憶装置を提供することである。
の電位設定の自由度を増やし、バーンイン試験時にさま
ざまなストレスをワード線間に印加することができ、バ
ーンイン試験による不良の除去率を向上させた半導体記
憶装置を提供することである。
【００３６】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、行列状に配置された複数のメモリセルを含
むメモリアレイと、複数のメモリセルの連続して隣接す
る第１〜第４の行にそれぞれ対応して設けられる第１〜
第４のワード線と、通常動作時には、外部から与えられ
るアドレス信号に応じて第１〜第４のワード線のいずれ
か１本を活性化し、テスト動作時には、外部から与えら
れるテスト信号に応じて第１〜第４のワード線を互いに
独立して活性化することができる行デコード回路とを備
える。
記憶装置は、行列状に配置された複数のメモリセルを含
むメモリアレイと、複数のメモリセルの連続して隣接す
る第１〜第４の行にそれぞれ対応して設けられる第１〜
第４のワード線と、通常動作時には、外部から与えられ
るアドレス信号に応じて第１〜第４のワード線のいずれ
か１本を活性化し、テスト動作時には、外部から与えら
れるテスト信号に応じて第１〜第４のワード線を互いに
独立して活性化することができる行デコード回路とを備
える。
【００３７】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成において、行デコー
ド回路は、テスト動作時において第１〜第４のワード線
の中の任意の２本のワード線間に電位差を設けストレス
を与えるために、テスト信号に応じて第１〜第４のワー
ド線の各々について独立してハイレベルおよびロウレベ
ルのいずれか一方の電位状態に設定する。
項１に記載の半導体記憶装置の構成において、行デコー
ド回路は、テスト動作時において第１〜第４のワード線
の中の任意の２本のワード線間に電位差を設けストレス
を与えるために、テスト信号に応じて第１〜第４のワー
ド線の各々について独立してハイレベルおよびロウレベ
ルのいずれか一方の電位状態に設定する。
【００３８】請求項３に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、第１〜第
４の入力端子をさらに備え、テスト信号は、テスト動作
時に第１〜第４の入力端子を介して外部から与えられる
第１〜第４のテストビットを含み、行デコード回路は、
テスト動作時に、第１〜第４のテストビットに応じてそ
れぞれ第１〜第４のワード線を活性化する第１〜第４の
ゲート回路を含む。
項１に記載の半導体記憶装置の構成に加えて、第１〜第
４の入力端子をさらに備え、テスト信号は、テスト動作
時に第１〜第４の入力端子を介して外部から与えられる
第１〜第４のテストビットを含み、行デコード回路は、
テスト動作時に、第１〜第４のテストビットに応じてそ
れぞれ第１〜第４のワード線を活性化する第１〜第４の
ゲート回路を含む。
【００３９】請求項４に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置の構成において、第１〜第
４の入力端子は、通常動作時には外部から与えられるア
ドレス信号の第１〜第４のアドレスビットを受ける。
項３に記載の半導体記憶装置の構成において、第１〜第
４の入力端子は、通常動作時には外部から与えられるア
ドレス信号の第１〜第４のアドレスビットを受ける。
【００４０】請求項５に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、行デコー
ド回路は、第１、第３のワード線を活性化する第１のデ
コード部と、第２、第４のワード線を活性化する第２の
デコード部とを含み、第１のデコード部は、メモリアレ
イの第１の側に隣接して設けられ、第２のデコード部
は、メモリアレイの第１の側と対向する第２の側に隣接
して設けられる。
項１に記載の半導体記憶装置の構成に加えて、行デコー
ド回路は、第１、第３のワード線を活性化する第１のデ
コード部と、第２、第４のワード線を活性化する第２の
デコード部とを含み、第１のデコード部は、メモリアレ
イの第１の側に隣接して設けられ、第２のデコード部
は、メモリアレイの第１の側と対向する第２の側に隣接
して設けられる。
【００４１】請求項６に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、複数のメ
モリセルの行に対応して設けられ、第１、第２のビット
線を含むビット線対と、第１、第２のビット線の電位を
等しい電位にするために、第１、第２のビット線にイコ
ライズ電位を与えるイコライズ回路と、テスト動作時
に、外部からの設定に応じて電源電位と接地電位のいず
れかを選択的にイコライズ電位としてイコライズ回路に
与える電位切換回路とをさらに備える。
項１に記載の半導体記憶装置の構成に加えて、複数のメ
モリセルの行に対応して設けられ、第１、第２のビット
線を含むビット線対と、第１、第２のビット線の電位を
等しい電位にするために、第１、第２のビット線にイコ
ライズ電位を与えるイコライズ回路と、テスト動作時
に、外部からの設定に応じて電源電位と接地電位のいず
れかを選択的にイコライズ電位としてイコライズ回路に
与える電位切換回路とをさらに備える。
【００４２】請求項７に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の構成に加えて、電源電位
と接地電位の間の中間電位を発生する中間電位発生回路
をさらに備え、電位切換回路は、通常動作時に導通し、
中間電位を出力ノードに与える第１のスイッチ回路と、
テスト動作時に、設定に応じて選択的に導通し電源電位
を出力ノードに与える第２のスイッチ回路と、テスト動
作時に、設定に応じて選択的に導通し接地電位を出力ノ
ードに与える第３のスイッチ回路とを含む。
項６に記載の半導体記憶装置の構成に加えて、電源電位
と接地電位の間の中間電位を発生する中間電位発生回路
をさらに備え、電位切換回路は、通常動作時に導通し、
中間電位を出力ノードに与える第１のスイッチ回路と、
テスト動作時に、設定に応じて選択的に導通し電源電位
を出力ノードに与える第２のスイッチ回路と、テスト動
作時に、設定に応じて選択的に導通し接地電位を出力ノ
ードに与える第３のスイッチ回路とを含む。
【００４３】請求項８に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の構成に加えて、イコライ
ズ回路は、第１のビット線と第２のビット線との間に設
けられる第１の電界効果型トランジスタと、イコライズ
電位が与えられるノードと第１のビット線との間に設け
られゲートが第１の電界効果型トランジスタのゲートと
接続される第２の電界効果型トランジスタと、イコライ
ズ電位が与えられるノードと第２のビット線との間に設
けられゲートが第１の電界効果型トランジスタのゲート
と接続される第３の電界効果型トランジスタとを含む。
項６に記載の半導体記憶装置の構成に加えて、イコライ
ズ回路は、第１のビット線と第２のビット線との間に設
けられる第１の電界効果型トランジスタと、イコライズ
電位が与えられるノードと第１のビット線との間に設け
られゲートが第１の電界効果型トランジスタのゲートと
接続される第２の電界効果型トランジスタと、イコライ
ズ電位が与えられるノードと第２のビット線との間に設
けられゲートが第１の電界効果型トランジスタのゲート
と接続される第３の電界効果型トランジスタとを含む。
【００４４】請求項９に記載の半導体記憶装置は、行列
状に配置された複数のメモリセルを含むメモリアレイ
と、複数のメモリセルの行に対応して設けられ、第１、
第２のビット線を含むビット線対と、第１、第２のビッ
ト線の電位を等しい電位にするために、第１、第２のビ
ット線にイコライズ電位を与えるイコライズ回路と、テ
スト動作時に、外部からの設定に応じて電源電位と接地
電位のいずれかを選択的にイコライズ電位としてイコラ
イズ回路に与える電位切換回路とを備える。
状に配置された複数のメモリセルを含むメモリアレイ
と、複数のメモリセルの行に対応して設けられ、第１、
第２のビット線を含むビット線対と、第１、第２のビッ
ト線の電位を等しい電位にするために、第１、第２のビ
ット線にイコライズ電位を与えるイコライズ回路と、テ
スト動作時に、外部からの設定に応じて電源電位と接地
電位のいずれかを選択的にイコライズ電位としてイコラ
イズ回路に与える電位切換回路とを備える。
【００４５】請求項１０に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の構成に加えて、電源電
位と接地電位の間の中間電位を発生する中間電位発生回
路をさらに備え、電位切換回路は、通常動作時に導通
し、中間電位を出力ノードに与える第１のスイッチ回路
と、テスト動作時に、設定に応じて選択的に導通し電源
電位を出力ノードに与える第２のスイッチ回路と、テス
ト動作時に、設定に応じて選択的に導通し接地電位を出
力ノードに与える第３のスイッチ回路とを含む。
求項９に記載の半導体記憶装置の構成に加えて、電源電
位と接地電位の間の中間電位を発生する中間電位発生回
路をさらに備え、電位切換回路は、通常動作時に導通
し、中間電位を出力ノードに与える第１のスイッチ回路
と、テスト動作時に、設定に応じて選択的に導通し電源
電位を出力ノードに与える第２のスイッチ回路と、テス
ト動作時に、設定に応じて選択的に導通し接地電位を出
力ノードに与える第３のスイッチ回路とを含む。
【００４６】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００４７】［実施の形態１］図１は、本発明の実施の
形態である半導体記憶装置１の概略的な構成を示すブロ
ック図である。
形態である半導体記憶装置１の概略的な構成を示すブロ
ック図である。
【００４８】図１を参照して、半導体記憶装置１は、制
御信号Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＣＡＳ、Ｅｘｔ．
／ＷＥをそれぞれ受ける制御信号入力端子２〜６と、ア
ドレス信号Ａ０〜Ａ１２を受けるアドレス入力端子群８
と、データ信号ＤＱ０〜ＤＱ１５を入出力する入出力端
子群１３と、接地電位Ｖｓｓが与えられる接地端子１２
と、外部電源電位Ｅｘｔ．Ｖｃｃが与えられる電源端子
１０とを備える。
御信号Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＣＡＳ、Ｅｘｔ．
／ＷＥをそれぞれ受ける制御信号入力端子２〜６と、ア
ドレス信号Ａ０〜Ａ１２を受けるアドレス入力端子群８
と、データ信号ＤＱ０〜ＤＱ１５を入出力する入出力端
子群１３と、接地電位Ｖｓｓが与えられる接地端子１２
と、外部電源電位Ｅｘｔ．Ｖｃｃが与えられる電源端子
１０とを備える。
【００４９】半導体記憶装置１は、さらに、クロック発
生回路２２と、行および列アドレスバッファ２４と、行
デコーダ２６と、列デコーダ２８と、メモリマット３１
と、ゲート回路１８と、データ入力バッファ２０および
データ出力バッファ３４とを備える。
生回路２２と、行および列アドレスバッファ２４と、行
デコーダ２６と、列デコーダ２８と、メモリマット３１
と、ゲート回路１８と、データ入力バッファ２０および
データ出力バッファ３４とを備える。
【００５０】メモリマット３１は、行列状にメモリセル
が配列されるメモリセルアレイ３２と、メモリセルアレ
イに対してデータの入出力を行なうためのセンスアンプ
＋入出力制御回路３０とを含む。
が配列されるメモリセルアレイ３２と、メモリセルアレ
イに対してデータの入出力を行なうためのセンスアンプ
＋入出力制御回路３０とを含む。
【００５１】クロック発生回路２２は、制御信号入力端
子２、４を介して外部からそれぞれ与えられる外部行ア
ドレスストローブ信号Ｅｘｔ．／ＲＡＳおよび外部列ア
ドレスストローブ信号Ｅｘｔ．／ＣＡＳに基づいた所定
の動作モードに相当する制御クロックを発生し、半導体
記憶装置全体の動作を制御する。
子２、４を介して外部からそれぞれ与えられる外部行ア
ドレスストローブ信号Ｅｘｔ．／ＲＡＳおよび外部列ア
ドレスストローブ信号Ｅｘｔ．／ＣＡＳに基づいた所定
の動作モードに相当する制御クロックを発生し、半導体
記憶装置全体の動作を制御する。
【００５２】行および列アドレスバッファ２４は、外部
から与えられるアドレス信号Ａ０〜Ａ１２に基づいて生
成したアドレス信号ＲＡ０〜ＲＡ１２，ＣＡ０〜ＣＡ１
２をそれぞれ行デコーダ２６および列デコーダ２８に与
える。
から与えられるアドレス信号Ａ０〜Ａ１２に基づいて生
成したアドレス信号ＲＡ０〜ＲＡ１２，ＣＡ０〜ＣＡ１
２をそれぞれ行デコーダ２６および列デコーダ２８に与
える。
【００５３】行デコーダ２６と列デコーダ２８とによっ
て指定されたメモリセルアレイ３２中のメモリセルは、
センスアンプ＋入出力制御回路３０によって内部データ
バスＩＤＰに結合される。内部データバスＩＤＰは、デ
ータ入力バッファ２０を介して入出力端子群１３からデ
ータ信号ＤＱ０〜ＤＱ１５を受け、またはデータ出力バ
ッファ３４を介して入出力端子群１３にデータ信号ＤＱ
０〜ＤＱ１５を出力する。
て指定されたメモリセルアレイ３２中のメモリセルは、
センスアンプ＋入出力制御回路３０によって内部データ
バスＩＤＰに結合される。内部データバスＩＤＰは、デ
ータ入力バッファ２０を介して入出力端子群１３からデ
ータ信号ＤＱ０〜ＤＱ１５を受け、またはデータ出力バ
ッファ３４を介して入出力端子群１３にデータ信号ＤＱ
０〜ＤＱ１５を出力する。
【００５４】半導体記憶装置１は、さらに、外部行アド
レスストローブ信号Ｅｘｔ．／ＲＡＳ、外部列アドレス
ストローブ信号Ｅｘｔ．／ＣＡＳ、外部書込イネーブル
信号Ｅｘｔ．／ＷＥおよびアドレス信号Ａ０〜Ａ１０に
応じてテスト信号ＴＭＲＳ，ＴＫＥ１，ＴＫＥ２を出力
するテストモードセット回路３８と、外部電源電位Ｅｘ
ｔ．Ｖｃｃおよび接地電位Ｖｓｓを受けてテスト信号Ｔ
ＫＥ１，ＴＫＥ２に応じて中間電位ＶＢＬを発生するＶ
ＢＬ発生回路３６とをさらに含む。
レスストローブ信号Ｅｘｔ．／ＲＡＳ、外部列アドレス
ストローブ信号Ｅｘｔ．／ＣＡＳ、外部書込イネーブル
信号Ｅｘｔ．／ＷＥおよびアドレス信号Ａ０〜Ａ１０に
応じてテスト信号ＴＭＲＳ，ＴＫＥ１，ＴＫＥ２を出力
するテストモードセット回路３８と、外部電源電位Ｅｘ
ｔ．Ｖｃｃおよび接地電位Ｖｓｓを受けてテスト信号Ｔ
ＫＥ１，ＴＫＥ２に応じて中間電位ＶＢＬを発生するＶ
ＢＬ発生回路３６とをさらに含む。
【００５５】図２は、図１に示した行デコーダ２６の単
位回路を示した回路図である。なお、図２には、位置関
係を表わすためにメモリマット３１が参考として表わさ
れている。
位回路を示した回路図である。なお、図２には、位置関
係を表わすためにメモリマット３１が参考として表わさ
れている。
【００５６】図２を参照して、行デコーダ２６は、図１
に示した行および列アドレスバッファ２４から行アドレ
スを受けプリデコードするプリデコード回路２６ａと、
プリデコード回路２６ａの出力、ロウアドレス信号ＲＡ
０，ＲＡ１，ＲＡ２およびテスト信号ＴＭＲＳに応じて
偶数ワード線ＷＬ０，ＷＬ２を駆動するメインデコード
回路２６ｂと、プリデコード回路２６ａの出力、行アド
レスＲＡ０，ＲＡ１，ＲＡ３およびテスト信号ＴＭＲＳ
に応じて奇数ワード線ＷＬ１，ＷＬ３を駆動するメイン
デコード回路２６ｃとを含む。ワード線ＷＬ０〜ＷＬ３
は連続して隣接する４本のワード線であり、図２では、
メモリアレイのワード線のうちワード線ＷＬ０〜ＷＬ３
が代表として示されている。したがって、図示しない
が、ワード線群ＷＬ０〜ＷＬ３の隣には、４本を単位と
して繰返しワード線が配置されている。
に示した行および列アドレスバッファ２４から行アドレ
スを受けプリデコードするプリデコード回路２６ａと、
プリデコード回路２６ａの出力、ロウアドレス信号ＲＡ
０，ＲＡ１，ＲＡ２およびテスト信号ＴＭＲＳに応じて
偶数ワード線ＷＬ０，ＷＬ２を駆動するメインデコード
回路２６ｂと、プリデコード回路２６ａの出力、行アド
レスＲＡ０，ＲＡ１，ＲＡ３およびテスト信号ＴＭＲＳ
に応じて奇数ワード線ＷＬ１，ＷＬ３を駆動するメイン
デコード回路２６ｃとを含む。ワード線ＷＬ０〜ＷＬ３
は連続して隣接する４本のワード線であり、図２では、
メモリアレイのワード線のうちワード線ＷＬ０〜ＷＬ３
が代表として示されている。したがって、図示しない
が、ワード線群ＷＬ０〜ＷＬ３の隣には、４本を単位と
して繰返しワード線が配置されている。
【００５７】プリデコード回路２６ａは、ロウアドレス
信号／ＲＡ２，／ＲＡ３を受けて信号Ｘ４を出力するＡ
ＮＤ回路５２と、ロウアドレス信号／ＲＡ４，／ＲＡ５
を受けて信号Ｘ８を出力するＡＮＤ回路５４と、ロウア
ドレス信号／ＲＡ６，／ＲＡ７を受けて信号Ｘ１２を出
力するＡＮＤ回路５６とを含む。
信号／ＲＡ２，／ＲＡ３を受けて信号Ｘ４を出力するＡ
ＮＤ回路５２と、ロウアドレス信号／ＲＡ４，／ＲＡ５
を受けて信号Ｘ８を出力するＡＮＤ回路５４と、ロウア
ドレス信号／ＲＡ６，／ＲＡ７を受けて信号Ｘ１２を出
力するＡＮＤ回路５６とを含む。
【００５８】メインデコード回路２６ｂは、テスト信号
ＴＭＲＳがＬレベルの場合にはロウアドレス信号／ＲＡ
０，／ＲＡ１がともにＨレベルのときに信号ＲＸ０をＨ
レベルとし、テスト信号ＴＭＲＳがＨレベルの場合に
は、ロウアドレス信号ＲＡ０がＨレベルのときに信号Ｒ
Ｘ０をＨレベルにする複合ゲート回路６２を含む。
ＴＭＲＳがＬレベルの場合にはロウアドレス信号／ＲＡ
０，／ＲＡ１がともにＨレベルのときに信号ＲＸ０をＨ
レベルとし、テスト信号ＴＭＲＳがＨレベルの場合に
は、ロウアドレス信号ＲＡ０がＨレベルのときに信号Ｒ
Ｘ０をＨレベルにする複合ゲート回路６２を含む。
【００５９】メインデコード回路２６ｂは、さらに、テ
スト信号ＴＭＲＳがＬレベルの場合にはロウアドレス信
号／ＲＡ０，ＲＡ１がともにＨレベルのときに信号ＲＸ
２をＨレベルとし、テスト信号ＴＭＲＳがＨレベルの場
合にはロウアドレス信号ＲＡ２がＨレベルのときに信号
ＲＸ２をＨレベルにする複合ゲート回路６４を含む。
スト信号ＴＭＲＳがＬレベルの場合にはロウアドレス信
号／ＲＡ０，ＲＡ１がともにＨレベルのときに信号ＲＸ
２をＨレベルとし、テスト信号ＴＭＲＳがＨレベルの場
合にはロウアドレス信号ＲＡ２がＨレベルのときに信号
ＲＸ２をＨレベルにする複合ゲート回路６４を含む。
【００６０】メインデコード回路２６ｂは、さらに、テ
スト信号ＴＭＲＳがＬレベルで、かつ、信号Ｘ４，Ｘ
８，Ｘ１２がすべてＨレベルのときに出力をＨレベルと
する複合ゲート回路６８とを含む。
スト信号ＴＭＲＳがＬレベルで、かつ、信号Ｘ４，Ｘ
８，Ｘ１２がすべてＨレベルのときに出力をＨレベルと
する複合ゲート回路６８とを含む。
【００６１】メインデコード回路２６ｂは、さらに、信
号ＲＸ０がＨレベルで複合ゲート回路６８の出力がＬレ
ベルのときにワード線ＷＬ０を活性化させるワードドラ
イバ７０と、信号ＲＸ２がＨレベルでかつ複合ゲート回
路６８の出力がＬレベルのときにワード線ＷＬ２を活性
化させるワードドライバ７２とを含む。
号ＲＸ０がＨレベルで複合ゲート回路６８の出力がＬレ
ベルのときにワード線ＷＬ０を活性化させるワードドラ
イバ７０と、信号ＲＸ２がＨレベルでかつ複合ゲート回
路６８の出力がＬレベルのときにワード線ＷＬ２を活性
化させるワードドライバ７２とを含む。
【００６２】ワードドライバ７０は、信号ＲＸ０が与え
られるノードと接地ノードとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタ７４およびＮチャネルＭＯ
Ｓトランジスタ７６を含む。ＮチャネルＭＯＳトランジ
スタ７６、ＰチャネルＭＯＳトランジスタ７４のゲート
にはともに複合ゲート回路６８の出力が与えられる。ま
た、ＰチャネルＭＯＳトランジスタ７４とＮチャネルＭ
ＯＳトランジスタ７６の接続ノードはワード線ＷＬ０と
接続されている。
られるノードと接地ノードとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタ７４およびＮチャネルＭＯ
Ｓトランジスタ７６を含む。ＮチャネルＭＯＳトランジ
スタ７６、ＰチャネルＭＯＳトランジスタ７４のゲート
にはともに複合ゲート回路６８の出力が与えられる。ま
た、ＰチャネルＭＯＳトランジスタ７４とＮチャネルＭ
ＯＳトランジスタ７６の接続ノードはワード線ＷＬ０と
接続されている。
【００６３】ワードドライバ７２は、信号ＲＸ２が与え
られるノードと接地ノードとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタ７８およびＮチャネルＭＯ
Ｓトランジスタ８０を含む。ＰチャネルＭＯＳトランジ
スタ７８およびＮチャネルＭＯＳトランジスタ８０のゲ
ートにはともに複合ゲート回路６８の出力が与えられ
る。また、ＰチャネルＭＯＳトランジスタ７８とＮチャ
ネルＭＯＳトランジスタ８０の接続ノードは、ワード線
ＷＬ２に接続されている。
られるノードと接地ノードとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタ７８およびＮチャネルＭＯ
Ｓトランジスタ８０を含む。ＰチャネルＭＯＳトランジ
スタ７８およびＮチャネルＭＯＳトランジスタ８０のゲ
ートにはともに複合ゲート回路６８の出力が与えられ
る。また、ＰチャネルＭＯＳトランジスタ７８とＮチャ
ネルＭＯＳトランジスタ８０の接続ノードは、ワード線
ＷＬ２に接続されている。
【００６４】メインデコード回路２６ｃは、テスト信号
ＴＭＲＳがＬレベルの場合にはロウアドレス信号ＲＡ
０，／ＲＡ１がともにＨレベルのときに信号ＲＸ１をＨ
レベルとし、テスト信号ＴＭＲＳがＨレベルの場合に
は、ロウアドレス信号ＲＡ１がＨレベルのときに信号Ｒ
Ｘ１をＨレベルにする複合ゲート回路８２を含む。
ＴＭＲＳがＬレベルの場合にはロウアドレス信号ＲＡ
０，／ＲＡ１がともにＨレベルのときに信号ＲＸ１をＨ
レベルとし、テスト信号ＴＭＲＳがＨレベルの場合に
は、ロウアドレス信号ＲＡ１がＨレベルのときに信号Ｒ
Ｘ１をＨレベルにする複合ゲート回路８２を含む。
【００６５】メインデコード回路２６ｃは、さらに、テ
スト信号ＴＭＲＳがＬレベルの場合にはロウアドレス信
号ＲＡ０，ＲＡ１がともにＨレベルのときに信号ＲＸ３
をＨレベルとし、テスト信号ＴＭＲＳがＨレベルの場合
にはロウアドレス信号ＲＡ３がＨレベルのときに信号Ｒ
Ｘ３をＨレベルにする複合ゲート回路８４を含む。
スト信号ＴＭＲＳがＬレベルの場合にはロウアドレス信
号ＲＡ０，ＲＡ１がともにＨレベルのときに信号ＲＸ３
をＨレベルとし、テスト信号ＴＭＲＳがＨレベルの場合
にはロウアドレス信号ＲＡ３がＨレベルのときに信号Ｒ
Ｘ３をＨレベルにする複合ゲート回路８４を含む。
【００６６】メインデコード回路２６ｃは、さらに、テ
スト信号ＴＭＲＳがＬレベルで、かつ、信号Ｘ４，Ｘ
８，Ｘ１２がすべてＨレベルのときに出力をＨレベルと
する複合ゲート回路８８とを含む。
スト信号ＴＭＲＳがＬレベルで、かつ、信号Ｘ４，Ｘ
８，Ｘ１２がすべてＨレベルのときに出力をＨレベルと
する複合ゲート回路８８とを含む。
【００６７】メインデコード回路２６ｃは、さらに、信
号ＲＸ１がＨレベルで複合ゲート回路８８の出力がＬレ
ベルのときにワード線ＷＬ１を活性化させるワードドラ
イバ９０と、信号ＲＸ３がＨレベルでかつ複合ゲート回
路８８の出力がＬレベルのときにワード線ＷＬ３を活性
化させるワードドライバ９２とを含む。
号ＲＸ１がＨレベルで複合ゲート回路８８の出力がＬレ
ベルのときにワード線ＷＬ１を活性化させるワードドラ
イバ９０と、信号ＲＸ３がＨレベルでかつ複合ゲート回
路８８の出力がＬレベルのときにワード線ＷＬ３を活性
化させるワードドライバ９２とを含む。
【００６８】ワードドライバ９０は、信号ＲＸ１が与え
られるノードと接地ノードとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタ９４およびＮチャネルＭＯ
Ｓトランジスタ９６を含む。ＮチャネルＭＯＳトランジ
スタ９６、ＰチャネルＭＯＳトランジスタ９４のゲート
にはともに複合ゲート回路８８の出力が与えられる。ま
た、ＰチャネルＭＯＳトランジスタ７４とＮチャネルＭ
ＯＳトランジスタ７６の接続ノードはワード線ＷＬ１と
接続されている。
られるノードと接地ノードとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタ９４およびＮチャネルＭＯ
Ｓトランジスタ９６を含む。ＮチャネルＭＯＳトランジ
スタ９６、ＰチャネルＭＯＳトランジスタ９４のゲート
にはともに複合ゲート回路８８の出力が与えられる。ま
た、ＰチャネルＭＯＳトランジスタ７４とＮチャネルＭ
ＯＳトランジスタ７６の接続ノードはワード線ＷＬ１と
接続されている。
【００６９】ワードドライバ９２は、信号ＲＸ３が与え
られるノードと接地ノードとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタ９８およびＮチャネルＭＯ
Ｓトランジスタ１００を含む。ＰチャネルＭＯＳトラン
ジスタ９８およびＮチャネルＭＯＳトランジスタ１００
のゲートにはともに複合ゲート回路８８の出力が与えら
れる。また、ＰチャネルＭＯＳトランジスタ９８とＮチ
ャネルＭＯＳトランジスタ１００の接続ノードは、ワー
ド線ＷＬ３に接続されている。
られるノードと接地ノードとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタ９８およびＮチャネルＭＯ
Ｓトランジスタ１００を含む。ＰチャネルＭＯＳトラン
ジスタ９８およびＮチャネルＭＯＳトランジスタ１００
のゲートにはともに複合ゲート回路８８の出力が与えら
れる。また、ＰチャネルＭＯＳトランジスタ９８とＮチ
ャネルＭＯＳトランジスタ１００の接続ノードは、ワー
ド線ＷＬ３に接続されている。
【００７０】メモリマット３１においては、ワード線Ｗ
Ｌ０〜ＷＬ３とビット線ＢＬ０〜ＢＬ５，／ＢＬ０〜／
ＢＬ５とが直交している。
Ｌ０〜ＷＬ３とビット線ＢＬ０〜ＢＬ５，／ＢＬ０〜／
ＢＬ５とが直交している。
【００７１】ビット線ＢＬ０，／ＢＬ０に対応してセン
スアンプ１０２およびイコライズ回路１０４が設けられ
ている。ビット線ＢＬ２，／ＢＬ２に対応してセンスア
ンプ１１０およびイコライズ回路１１２が設けられてい
る。ビット線ＢＬ４，／ＢＬ４に対応してセンスアンプ
１１８およびイコライズ回路１２０が設けられている。
イコライズ回路１０４，１１２，１２０およびセンスア
ンプ１０２，１１０，１１８はメモリアレイの第１の側
に設けられている。
スアンプ１０２およびイコライズ回路１０４が設けられ
ている。ビット線ＢＬ２，／ＢＬ２に対応してセンスア
ンプ１１０およびイコライズ回路１１２が設けられてい
る。ビット線ＢＬ４，／ＢＬ４に対応してセンスアンプ
１１８およびイコライズ回路１２０が設けられている。
イコライズ回路１０４，１１２，１２０およびセンスア
ンプ１０２，１１０，１１８はメモリアレイの第１の側
に設けられている。
【００７２】一方、ビット線ＢＬ１，／ＢＬ１に対応し
てイコライズ回路１０６およびセンスアンプ１０８が設
けられている。ビット線ＢＬ３，／ＢＬ３に対応してイ
コライズ回路１１６およびセンスアンプ１１４が設けら
れている。ビット線ＢＬ５，／ＢＬ５に対応してイコラ
イズ回路１２４およびセンスアンプ１２２が設けられて
いる。センスアンプ１０８，１１４，１２２およびイコ
ライズ回路１０６，１１６，１２４は、イコライズ回路
１０４が配置されている第１の側に対向するメモリアレ
イの第２の側に配置されている。
てイコライズ回路１０６およびセンスアンプ１０８が設
けられている。ビット線ＢＬ３，／ＢＬ３に対応してイ
コライズ回路１１６およびセンスアンプ１１４が設けら
れている。ビット線ＢＬ５，／ＢＬ５に対応してイコラ
イズ回路１２４およびセンスアンプ１２２が設けられて
いる。センスアンプ１０８，１１４，１２２およびイコ
ライズ回路１０６，１１６，１２４は、イコライズ回路
１０４が配置されている第１の側に対向するメモリアレ
イの第２の側に配置されている。
【００７３】図３は、図２におけるメモリマット３１の
ワード線とビット線の交差点に対応して設けられるメモ
リセルＭＣの構成を示す回路図である。
ワード線とビット線の交差点に対応して設けられるメモ
リセルＭＣの構成を示す回路図である。
【００７４】図３を参照して、メモリセルＭＣは、情報
を記憶するためのメモリキャパシタＭＱと、ワード線Ｗ
Ｌの信号電位に応答して、メモリキャパシタＭＱのスト
レージノードＳＮをビット線ＢＬｎまたは／ＢＬｎ（ｎ
は自然数）へ接続するＮチャネルＭＯＳトランジスタで
構成されるアクセストランジスタＭＴとを含む。メモリ
キャパシタＭＱのセルプレートノードＣＰには、一定の
セルプレート電位ＶＣＰが与えられる。
を記憶するためのメモリキャパシタＭＱと、ワード線Ｗ
Ｌの信号電位に応答して、メモリキャパシタＭＱのスト
レージノードＳＮをビット線ＢＬｎまたは／ＢＬｎ（ｎ
は自然数）へ接続するＮチャネルＭＯＳトランジスタで
構成されるアクセストランジスタＭＴとを含む。メモリ
キャパシタＭＱのセルプレートノードＣＰには、一定の
セルプレート電位ＶＣＰが与えられる。
【００７５】図４は、図２におけるイコライズ回路１０
４およびセンスアンプ１０２の構成を示す回路図であ
る。
４およびセンスアンプ１０２の構成を示す回路図であ
る。
【００７６】図４を参照して、イコライズ回路１０４
は、イコライズ信号ＢＬＥＱに応答して導通し、ビット
線ＢＬとビット線／ＢＬとを電気的に接続するＮチャネ
ルＭＯＳトランジスタＴ１と、イコライズ信号ＢＬＥＱ
に応答して導通し、所定の中間電位ＶＢＬをビット線Ｂ
Ｌおよびビット線／ＢＬにそれぞれ伝達するＮチャネル
ＭＯＳトランジスタＴ２，Ｔ３とを含む。
は、イコライズ信号ＢＬＥＱに応答して導通し、ビット
線ＢＬとビット線／ＢＬとを電気的に接続するＮチャネ
ルＭＯＳトランジスタＴ１と、イコライズ信号ＢＬＥＱ
に応答して導通し、所定の中間電位ＶＢＬをビット線Ｂ
Ｌおよびビット線／ＢＬにそれぞれ伝達するＮチャネル
ＭＯＳトランジスタＴ２，Ｔ３とを含む。
【００７７】センスアンプ１０２は、ゲートおよびドレ
インが交差結合されるＰチャネルＭＯＳトランジスタＰ
Ｑ１，ＰＱ２と、ゲートおよびドレインが交差結合され
るＮチャネルＭＯＳトランジスタＮＱ１，ＮＱ２と、セ
ンスアンプ活性化信号／ＳＯＰに応答して導通し、Ｐチ
ャネルＭＯＳトランジスタＰＱ１およびＰＱ２のソース
へ電源電位Ｖｃｃを結合するＰチャネルＭＯＳトランジ
スタＰＱ３と、センスアンプ活性化信号ＳＯＮに応答し
て導通し、ＮチャネルＭＯＳトランジスタＮＱ１および
ＮＱ２のソースへ接地電位Ｖｓｓを伝達するＮチャネル
ＭＯＳトランジスタＮＱ３とを含む。ＰチャネルＭＯＳ
トランジスタＰＱ１およびＮチャネルＭＯＳトランジス
タＮＱ１のドレインはビット線ＢＬに接続され、Ｐチャ
ネルＭＯＳトランジスタＰＱ２およびＮチャネルＭＯＳ
トランジスタＮＱ２のドレインはビット線／ＢＬに接続
される。
インが交差結合されるＰチャネルＭＯＳトランジスタＰ
Ｑ１，ＰＱ２と、ゲートおよびドレインが交差結合され
るＮチャネルＭＯＳトランジスタＮＱ１，ＮＱ２と、セ
ンスアンプ活性化信号／ＳＯＰに応答して導通し、Ｐチ
ャネルＭＯＳトランジスタＰＱ１およびＰＱ２のソース
へ電源電位Ｖｃｃを結合するＰチャネルＭＯＳトランジ
スタＰＱ３と、センスアンプ活性化信号ＳＯＮに応答し
て導通し、ＮチャネルＭＯＳトランジスタＮＱ１および
ＮＱ２のソースへ接地電位Ｖｓｓを伝達するＮチャネル
ＭＯＳトランジスタＮＱ３とを含む。ＰチャネルＭＯＳ
トランジスタＰＱ１およびＮチャネルＭＯＳトランジス
タＮＱ１のドレインはビット線ＢＬに接続され、Ｐチャ
ネルＭＯＳトランジスタＰＱ２およびＮチャネルＭＯＳ
トランジスタＮＱ２のドレインはビット線／ＢＬに接続
される。
【００７８】センスアンプ活性化信号ＳＯＮ、／ＳＯＰ
およびイコライズ信号ＢＬＥＱは、図１のクロック発生
回路２２において、外部行アドレスストローブ信号Ｅｘ
ｔ．／ＲＡＳおよび外部行ストローブ信号Ｅｘｔ．／Ｃ
ＡＳに応じて発生される。
およびイコライズ信号ＢＬＥＱは、図１のクロック発生
回路２２において、外部行アドレスストローブ信号Ｅｘ
ｔ．／ＲＡＳおよび外部行ストローブ信号Ｅｘｔ．／Ｃ
ＡＳに応じて発生される。
【００７９】次に実施の形態１の半導体記憶装置のバー
ンイン試験時における動作を簡単に説明する。
ンイン試験時における動作を簡単に説明する。
【００８０】再び図２を参照して、バーンイン試験時に
はテスト信号ＴＭＲＳがＨレベルに設定される。テスト
信号ＴＭＲＳは、図１におけるテストモードセット回路
３８によって外部行ストローブ信号および外部列ストロ
ーブ信号などに応じて発生される。
はテスト信号ＴＭＲＳがＨレベルに設定される。テスト
信号ＴＭＲＳは、図１におけるテストモードセット回路
３８によって外部行ストローブ信号および外部列ストロ
ーブ信号などに応じて発生される。
【００８１】テスト信号ＴＭＲＳがＨレベルになると、
複合ゲート回路６８および８８の出力はともにＬレベル
となる。したがって、ワードドライバ７０，７２は、そ
れぞれ信号ＲＸ０，ＲＸ２がＨレベルになったときにワ
ード線ＷＬ０，ＷＬ２を活性化する。同様に、ワードド
ライバ９０，９２は、信号ＲＸ１，ＲＸ３がＨレベルに
なったときにそれぞれワード線ＷＬ１，ＷＬ３を活性化
する。
複合ゲート回路６８および８８の出力はともにＬレベル
となる。したがって、ワードドライバ７０，７２は、そ
れぞれ信号ＲＸ０，ＲＸ２がＨレベルになったときにワ
ード線ＷＬ０，ＷＬ２を活性化する。同様に、ワードド
ライバ９０，９２は、信号ＲＸ１，ＲＸ３がＨレベルに
なったときにそれぞれワード線ＷＬ１，ＷＬ３を活性化
する。
【００８２】また、テスト信号ＴＭＲＳがＨレベルのと
きには、複合ゲート回路６２，８２，６４および８４に
よって、ロウアドレス信号ＲＡ０〜ＲＡ３にそれぞれ応
じて信号ＲＸ０〜ＲＸ３を設定することができる。ロウ
アドレス信号ＲＡ０〜ＲＡ３は、外部からアドレス端子
を介して直接与えることができるため、ワード線ＷＬ０
〜ＷＬ３の電位の設定を任意の組合せすなわち１６通り
の組合せに設定することができる。
きには、複合ゲート回路６２，８２，６４および８４に
よって、ロウアドレス信号ＲＡ０〜ＲＡ３にそれぞれ応
じて信号ＲＸ０〜ＲＸ３を設定することができる。ロウ
アドレス信号ＲＡ０〜ＲＡ３は、外部からアドレス端子
を介して直接与えることができるため、ワード線ＷＬ０
〜ＷＬ３の電位の設定を任意の組合せすなわち１６通り
の組合せに設定することができる。
【００８３】行デコーダは図２で示されたような連続し
て隣接するワード線４本を単位として構成されているた
め、これらの連続して隣接する４本のワード線を単位と
して適切な設定にすることにより、さらにこれら４本の
ワード線に隣り合うワード線との間の電位の設定も適切
に行なうことができ、図７、図８で説明したようなリー
ク不良を除去することができる。
て隣接するワード線４本を単位として構成されているた
め、これらの連続して隣接する４本のワード線を単位と
して適切な設定にすることにより、さらにこれら４本の
ワード線に隣り合うワード線との間の電位の設定も適切
に行なうことができ、図７、図８で説明したようなリー
ク不良を除去することができる。
【００８４】図２では、連続して隣接するワード線４本
の最小単位にこの発明を適用した場合を示したが、たと
えば、連続して隣接するワード線８本を単位としてアド
レス信号Ａ０〜Ａ７にそれぞれ対応してワード線がテス
トモードで駆動が可能な構成とすることも容易に考えら
れる。
の最小単位にこの発明を適用した場合を示したが、たと
えば、連続して隣接するワード線８本を単位としてアド
レス信号Ａ０〜Ａ７にそれぞれ対応してワード線がテス
トモードで駆動が可能な構成とすることも容易に考えら
れる。
【００８５】［実施の形態２］実施の形態２の半導体記
憶装置では、図１におけるＶＢＬ発生回路３６が出力す
る中間電位ＶＢＬを受けセンスアンプ＋入出力制御回路
３０に含まれるイコライズ回路に対しては、通常動作時
には中間電位ＶＢＬを与え、バーンイン試験時にはテス
ト信号ＴＫＥ１およびＴＭＲＳに応じて中間電位ＶＢＬ
に代えて電源電位または接地電位を与えることができる
電位切換回路２０２を含む点が実施の形態１の場合と異
なる。
憶装置では、図１におけるＶＢＬ発生回路３６が出力す
る中間電位ＶＢＬを受けセンスアンプ＋入出力制御回路
３０に含まれるイコライズ回路に対しては、通常動作時
には中間電位ＶＢＬを与え、バーンイン試験時にはテス
ト信号ＴＫＥ１およびＴＭＲＳに応じて中間電位ＶＢＬ
に代えて電源電位または接地電位を与えることができる
電位切換回路２０２を含む点が実施の形態１の場合と異
なる。
【００８６】図５は、電位切換回路２０２の構成を示し
た回路図である。図５を参照して、電位切換回路２０２
は、テスト信号ＴＭＲＳを受けて反転するインバータ２
０４と、テスト信号ＴＭＲＳがＬレベルのときにすなわ
ち通常動作時にそれぞれ導通し、ともにＶＢＬ発生回路
３６が発生する電位ＶＢＬを電位ＶＢＬ２として出力す
るためのＮチャネルＭＯＳトランジスタ２１０およびＰ
チャネルＭＯＳトランジスタ２０８とを含む。
た回路図である。図５を参照して、電位切換回路２０２
は、テスト信号ＴＭＲＳを受けて反転するインバータ２
０４と、テスト信号ＴＭＲＳがＬレベルのときにすなわ
ち通常動作時にそれぞれ導通し、ともにＶＢＬ発生回路
３６が発生する電位ＶＢＬを電位ＶＢＬ２として出力す
るためのＮチャネルＭＯＳトランジスタ２１０およびＰ
チャネルＭＯＳトランジスタ２０８とを含む。
【００８７】電位切換回路２０２は、さらに、テスト信
号ＴＫＥ１を受けて反転するインバータ２０６と、イン
バータ２０６の出力およびテスト信号ＴＫＥ１に応じ
て、テスト信号ＴＫＥ１がＨレベルのときに電源電位Ｖ
ｃｃを電位ＶＢＬ２として出力するためのトランスミッ
ションゲート２１２と、テスト信号ＴＫＥ２を受けて反
転するインバータ２０７と、インバータ２０７の出力お
よびテスト信号ＴＫＥ２に応じて、テスト信号ＴＫＥ２
がＨレベルのときに接地電位Ｖｓｓを電位ＶＢＬ２とし
て出力するためのトランスミッションゲート２１４とを
含む。
号ＴＫＥ１を受けて反転するインバータ２０６と、イン
バータ２０６の出力およびテスト信号ＴＫＥ１に応じ
て、テスト信号ＴＫＥ１がＨレベルのときに電源電位Ｖ
ｃｃを電位ＶＢＬ２として出力するためのトランスミッ
ションゲート２１２と、テスト信号ＴＫＥ２を受けて反
転するインバータ２０７と、インバータ２０７の出力お
よびテスト信号ＴＫＥ２に応じて、テスト信号ＴＫＥ２
がＨレベルのときに接地電位Ｖｓｓを電位ＶＢＬ２とし
て出力するためのトランスミッションゲート２１４とを
含む。
【００８８】図６は、実施の形態２におけるメモリセル
の電位設定を説明するための回路図である。
の電位設定を説明するための回路図である。
【００８９】図６を参照して、ビット線ＢＬ０，／ＢＬ
０に対応してイコライズ回路２２８およびセンスアンプ
２２６が設けられている。ビット線ＢＬ１，／ＢＬ１に
対応してイコライズ回路２３２およびセンスアンプ２３
０が設けられている。ビット線ＢＬ２，／ＢＬ２に対応
してイコライズ回路２３６およびセンスアンプ２３４が
設けられている。ビット線ＢＬ３，／ＢＬ３に対応して
イコライズ回路２４０およびセンスアンプ２３８が設け
られている。
０に対応してイコライズ回路２２８およびセンスアンプ
２２６が設けられている。ビット線ＢＬ１，／ＢＬ１に
対応してイコライズ回路２３２およびセンスアンプ２３
０が設けられている。ビット線ＢＬ２，／ＢＬ２に対応
してイコライズ回路２３６およびセンスアンプ２３４が
設けられている。ビット線ＢＬ３，／ＢＬ３に対応して
イコライズ回路２４０およびセンスアンプ２３８が設け
られている。
【００９０】外部からアドレス信号を受けてロウアドレ
スを出力するアドレスバッファ２２２からはロウアドレ
ス信号ＲＡ０〜ＲＡ１２が出力される。ロウアドレス信
号ＲＡ０〜ＲＡ１２をデコードしてワード線ＷＬ０〜Ｗ
Ｌ３を活性化するロウデコーダ２２４がさらに設けられ
ている。ワード線ＷＬ０〜ＷＬ３とビット線ＢＬ０〜Ｂ
Ｌ３，／ＢＬ０〜ＢＬ３の交点に対応してメモリセルＭ
Ｃが設けられ、これらはメモリセルアレイ２２０を構成
している。センスアンプ２２６，２３０，２３４，２３
８およびイコライズ回路２２８，２３２，２３６および
２４０は図４で示した構成と同様な構成を有するため説
明は繰返さない。また、メモリセルＭＣも図３で示した
構成と同様の構成をそれぞれ有しているため説明は繰返
さない。
スを出力するアドレスバッファ２２２からはロウアドレ
ス信号ＲＡ０〜ＲＡ１２が出力される。ロウアドレス信
号ＲＡ０〜ＲＡ１２をデコードしてワード線ＷＬ０〜Ｗ
Ｌ３を活性化するロウデコーダ２２４がさらに設けられ
ている。ワード線ＷＬ０〜ＷＬ３とビット線ＢＬ０〜Ｂ
Ｌ３，／ＢＬ０〜ＢＬ３の交点に対応してメモリセルＭ
Ｃが設けられ、これらはメモリセルアレイ２２０を構成
している。センスアンプ２２６，２３０，２３４，２３
８およびイコライズ回路２２８，２３２，２３６および
２４０は図４で示した構成と同様な構成を有するため説
明は繰返さない。また、メモリセルＭＣも図３で示した
構成と同様の構成をそれぞれ有しているため説明は繰返
さない。
【００９１】実施の形態２では、イコライズ回路２２
８，２３２，２３６および２４０に与えられる中間電位
ＶＢＬに代えて電位ＶＢＬ２が与えられている。
８，２３２，２３６および２４０に与えられる中間電位
ＶＢＬに代えて電位ＶＢＬ２が与えられている。
【００９２】再び図５を参照して、通常動作時には、テ
スト信号ＴＭＲＳ，ＴＫＥ１，ＴＫＥ２はいずれもＬレ
ベルであるため、ＮチャネルＭＯＳトランジスタ２１０
およびＰチャネルＭＯＳトランジスタ２０８は導通状態
となり、電位ＶＢＬ２はＶＢＬ発生回路３６が出力する
中間電位ＶＢＬとなる。図４のイコライズ回路１０４に
よりビット線ＢＬ，／ＢＬがともに中間電位ＶＢＬにさ
れた後、メモリセルがビット線ＢＬ，／ＢＬの一方に接
続され、ビット線ＢＬ，／ＢＬに電位差が生ずる。この
電位差が、図４に示したセンスアンプ１０２によって増
幅され、ビット線ＢＬ，／ＢＬの電位差が拡大する。
スト信号ＴＭＲＳ，ＴＫＥ１，ＴＫＥ２はいずれもＬレ
ベルであるため、ＮチャネルＭＯＳトランジスタ２１０
およびＰチャネルＭＯＳトランジスタ２０８は導通状態
となり、電位ＶＢＬ２はＶＢＬ発生回路３６が出力する
中間電位ＶＢＬとなる。図４のイコライズ回路１０４に
よりビット線ＢＬ，／ＢＬがともに中間電位ＶＢＬにさ
れた後、メモリセルがビット線ＢＬ，／ＢＬの一方に接
続され、ビット線ＢＬ，／ＢＬに電位差が生ずる。この
電位差が、図４に示したセンスアンプ１０２によって増
幅され、ビット線ＢＬ，／ＢＬの電位差が拡大する。
【００９３】一方、バーンインテスト時には、テスト信
号ＴＭＲＳはＨレベルとなるため、ＮチャネルＭＯＳト
ランジスタ２１０およびＰチャネルＭＯＳトランジスタ
２０８は非導通状態となり、代わりにテスト信号ＴＫＥ
１を活性化させると電位ＶＢＬ２を電源電位Ｖｃｃに設
定できる。また、テスト信号ＴＫＥ２をＨレベルに活性
化すると、電位ＶＢＬ２を接地電位Ｖｓｓに設定するこ
とができる。
号ＴＭＲＳはＨレベルとなるため、ＮチャネルＭＯＳト
ランジスタ２１０およびＰチャネルＭＯＳトランジスタ
２０８は非導通状態となり、代わりにテスト信号ＴＫＥ
１を活性化させると電位ＶＢＬ２を電源電位Ｖｃｃに設
定できる。また、テスト信号ＴＫＥ２をＨレベルに活性
化すると、電位ＶＢＬ２を接地電位Ｖｓｓに設定するこ
とができる。
【００９４】電位ＶＢＬ２は、イコライズ回路に与えら
れており、イコライズ回路は、図４で示される構成のよ
うに、イコライズ信号ＢＬＥＱをＨレベルにすることに
よりビット線ＢＬ，／ＢＬに電位ＶＢＬ２を与えること
ができる。ワード線ＷＬ０〜ＷＬ３は、バーンインモー
ドにおいては、実施の形態１で説明したように外部から
活性化の制御をすることが可能であるので、テスト信号
ＴＫＥ１，ＴＫＥ２およびアドレス信号Ａ０〜Ａ３を組
合せることにより、メモリセルにさまざまなパターンを
書込むことができる。
れており、イコライズ回路は、図４で示される構成のよ
うに、イコライズ信号ＢＬＥＱをＨレベルにすることに
よりビット線ＢＬ，／ＢＬに電位ＶＢＬ２を与えること
ができる。ワード線ＷＬ０〜ＷＬ３は、バーンインモー
ドにおいては、実施の形態１で説明したように外部から
活性化の制御をすることが可能であるので、テスト信号
ＴＫＥ１，ＴＫＥ２およびアドレス信号Ａ０〜Ａ３を組
合せることにより、メモリセルにさまざまなパターンを
書込むことができる。
【００９５】したがって、メモリセルに多様なストレス
を印加することが可能となり、バーンイン試験による不
良の除去率をいっそう向上させることが可能となる。
を印加することが可能となり、バーンイン試験による不
良の除去率をいっそう向上させることが可能となる。
【００９６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００９７】
【発明の効果】請求項１、２に記載の半導体記憶装置
は、連続して隣接する４本のワード線の電位を外部から
独立して制御可能であるので、バーンイン試験によるス
トレスを多様に与えることができ、不良の除去率を向上
させることができる。
は、連続して隣接する４本のワード線の電位を外部から
独立して制御可能であるので、バーンイン試験によるス
トレスを多様に与えることができ、不良の除去率を向上
させることができる。
【００９８】請求項３に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の奏する効果に加え、４つ
の端子の設定で４本のワード線の電位をそれぞれ制御す
ることができ、バーンイン試験の制御が容易である。
項１に記載の半導体記憶装置の奏する効果に加え、４つ
の端子の設定で４本のワード線の電位をそれぞれ制御す
ることができ、バーンイン試験の制御が容易である。
【００９９】請求項４に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の奏する効果に加えて、通
常時にアドレス信号が入力される端子からテスト時にテ
スト制御を行なうので、端子数を増やす必要が無い。
項２に記載の半導体記憶装置の奏する効果に加えて、通
常時にアドレス信号が入力される端子からテスト時にテ
スト制御を行なうので、端子数を増やす必要が無い。
【０１００】請求項５に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の奏する効果に加えて、コ
ンタクトホール部分に不良が発生する可能性が高い半導
体記憶装置の初期不良をバーンイン試験で取り除くこと
ができる。
項１に記載の半導体記憶装置の奏する効果に加えて、コ
ンタクトホール部分に不良が発生する可能性が高い半導
体記憶装置の初期不良をバーンイン試験で取り除くこと
ができる。
【０１０１】請求項６〜８に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、メモリセルに多様なストレスを印加することが可能
となり、バーンイン試験による不良の除去率をいっそう
向上させることが可能となる。
請求項１に記載の半導体記憶装置の奏する効果に加え
て、メモリセルに多様なストレスを印加することが可能
となり、バーンイン試験による不良の除去率をいっそう
向上させることが可能となる。
【０１０２】請求項９、１０に記載の半導体記憶装置
は、メモリセルに多様なストレスを印加することが可能
となり、バーンイン試験による不良の除去率をいっそう
向上させることが可能となる。
は、メモリセルに多様なストレスを印加することが可能
となり、バーンイン試験による不良の除去率をいっそう
向上させることが可能となる。
【図１】 本発明の実施の形態である半導体記憶装置１
の概略的な構成を示すブロック図である。
の概略的な構成を示すブロック図である。
【図２】 図１に示した行デコーダ２６の単位回路を示
した回路図である。
した回路図である。
【図３】 図２におけるメモリマット３１のワード線と
ビット線の交差点に対応して設けられるメモリセルＭＣ
の構成を示す回路図である。
ビット線の交差点に対応して設けられるメモリセルＭＣ
の構成を示す回路図である。
【図４】 図２におけるイコライズ回路１０４およびセ
ンスアンプ１０２の構成を示す回路図である。
ンスアンプ１０２の構成を示す回路図である。
【図５】 電位切換回路２０２の構成を示した回路図で
ある。
ある。
【図６】 実施の形態２におけるメモリセルの電位設定
を説明するための回路図である。
を説明するための回路図である。
【図７】 従来の半導体記憶装置におけるバーンインテ
ストに関する回路構成を示した回路図である。
ストに関する回路構成を示した回路図である。
【図８】 従来の回路構成で除去できない不良を説明す
るための模式図である。
るための模式図である。
【図９】 図８で示した不良箇所を説明するための回路
図である。
図である。
１ 半導体記憶装置、２ 制御信号入力端子、４ ワー
ド線、８ アドレス入力端子群、１０ 電源端子、１２
接地端子、１３ 入出力端子群、１８ ゲート回路、
２０ データ入力バッファ、２２ クロック発生回路、
２４ 行および列アドレスバッファ、２６ａ プリデコ
ード回路、２６ｂ，２６ｃ メインデコード回路、２６
行デコーダ、２８ 列デコーダ、３０ センスアンプ
＋入出力制御回路、３１ メモリマット、３２ メモリ
セルアレイ、３４ データ出力バッファ、３６ ＶＢＬ
発生回路、３８ テストモードセット回路、５２，５
４，５６ ＡＮＤ回路、６２，６４，６８，８２，８
４，８８ 複合ゲート回路、７０，７２，９０，９２，
３９２，３９４，３９６，３９８ ワードドライバ、７
４，７８，９４，９８，２０８，ＰＱ１，ＰＱ２，ＰＱ
３ ＰチャネルＭＯＳトランジスタ、７６，８０，９
６，１００，２１０，Ｔ１，Ｔ２，Ｔ３，ＮＱ１，ＮＱ
１，ＮＱ２ ＮチャネルＭＯＳトランジスタ、１０４，
１０６，１１２，１１６，１２０，１２４，２２８，２
３２，２３６，２４０ イコライズ回路、１０２，１０
８，１１０，１１４，１１８，１２２，２２６，２３
０，２３４，２３８ センスアンプ、２０２ 電位切換
回路、２０４，２０６，２０７ インバータ、２１２，
２１４ トランスミッションゲート、２２０ メモリセ
ルアレイ、２２２ アドレスバッファ、２２４ ロウデ
コーダ、ＩＤＰ 内部データバス、ＭＣ メモリセル、
ＭＱ メモリキャパシタ、ＭＴ アクセストランジス
タ、ＳＮ ストレージノード。
ド線、８ アドレス入力端子群、１０ 電源端子、１２
接地端子、１３ 入出力端子群、１８ ゲート回路、
２０ データ入力バッファ、２２ クロック発生回路、
２４ 行および列アドレスバッファ、２６ａ プリデコ
ード回路、２６ｂ，２６ｃ メインデコード回路、２６
行デコーダ、２８ 列デコーダ、３０ センスアンプ
＋入出力制御回路、３１ メモリマット、３２ メモリ
セルアレイ、３４ データ出力バッファ、３６ ＶＢＬ
発生回路、３８ テストモードセット回路、５２，５
４，５６ ＡＮＤ回路、６２，６４，６８，８２，８
４，８８ 複合ゲート回路、７０，７２，９０，９２，
３９２，３９４，３９６，３９８ ワードドライバ、７
４，７８，９４，９８，２０８，ＰＱ１，ＰＱ２，ＰＱ
３ ＰチャネルＭＯＳトランジスタ、７６，８０，９
６，１００，２１０，Ｔ１，Ｔ２，Ｔ３，ＮＱ１，ＮＱ
１，ＮＱ２ ＮチャネルＭＯＳトランジスタ、１０４，
１０６，１１２，１１６，１２０，１２４，２２８，２
３２，２３６，２４０ イコライズ回路、１０２，１０
８，１１０，１１４，１１８，１２２，２２６，２３
０，２３４，２３８ センスアンプ、２０２ 電位切換
回路、２０４，２０６，２０７ インバータ、２１２，
２１４ トランスミッションゲート、２２０ メモリセ
ルアレイ、２２２ アドレスバッファ、２２４ ロウデ
コーダ、ＩＤＰ 内部データバス、ＭＣ メモリセル、
ＭＱ メモリキャパシタ、ＭＴ アクセストランジス
タ、ＳＮ ストレージノード。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 星田 哲司 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内 Ｆターム(参考） 5B024 AA15 BA05 BA07 BA13 BA18 CA07 EA01 5L106 AA01 DD36 EE02 FF01 GG05
Claims (10)
- 【請求項１】 行列状に配置された複数のメモリセルを
含むメモリアレイと、 前記複数のメモリセルの連続して隣接する第１〜第４の
行にそれぞれ対応して設けられる第１〜第４のワード線
と、 通常動作時には、外部から与えられるアドレス信号に応
じて前記第１〜第４のワード線のいずれか１本を活性化
し、テスト動作時には、外部から与えられるテスト信号
に応じて前記第１〜第４のワード線を互いに独立して活
性化することができる行デコード回路とを備える、半導
体記憶装置。 - 【請求項２】 前記行デコード回路は、前記テスト動作
時において前記第１〜第４のワード線の中の任意の２本
のワード線間に電位差を設けストレスを与えるために、
前記テスト信号に応じて前記第１〜第４のワード線の各
々について独立してハイレベルおよびロウレベルのいず
れか一方の電位状態に設定する、請求項１に記載の半導
体記憶装置。 - 【請求項３】 第１〜第４の入力端子をさらに備え、 前記テスト信号は、 前記テスト動作時に前記第１〜第４の入力端子を介して
外部から与えられる第１〜第４のテストビットを含み、 前記行デコード回路は、 前記テスト動作時に、前記第１〜第４のテストビットに
応じてそれぞれ前記第１〜第４のワード線を活性化する
第１〜第４のゲート回路を含む、請求項１に記載の半導
体記憶装置。 - 【請求項４】 前記第１〜第４の入力端子は、前記通常
動作時には外部から与えられる前記アドレス信号の第１
〜第４のアドレスビットを受ける、請求項３に記載の半
導体記憶装置。 - 【請求項５】 前記行デコード回路は、 前記第１、第３のワード線を活性化する第１のデコード
部と、 前記第２、第４のワード線を活性化する第２のデコード
部とを含み、 前記第１のデコード部は、前記メモリアレイの第１の側
に隣接して設けられ、 前記第２のデコード部は、前記メモリアレイの前記第１
の側と対向する第２の側に隣接して設けられる、請求項
１に記載の半導体記憶装置。 - 【請求項６】 前記複数のメモリセルの行に対応して設
けられ、第１、第２のビット線を含むビット線対と、 前記第１、第２のビット線の電位を等しい電位にするた
めに、前記第１、第２のビット線にイコライズ電位を与
えるイコライズ回路と、 前記テスト動作時に、外部からの設定に応じて電源電位
と接地電位のいずれかを選択的に前記イコライズ電位と
して前記イコライズ回路に与える電位切換回路とをさら
に備える、請求項１に記載の半導体記憶装置。 - 【請求項７】 前記電源電位と前記接地電位の間の中間
電位を発生する中間電位発生回路をさらに備え、 前記電位切換回路は、 前記通常動作時に導通し、前記中間電位を出力ノードに
与える第１のスイッチ回路と、 前記テスト動作時に、前記設定に応じて選択的に導通し
前記電源電位を前記出力ノードに与える第２のスイッチ
回路と、 前記テスト動作時に、前記設定に応じて選択的に導通し
前記接地電位を前記出力ノードに与える第３のスイッチ
回路とを含む、請求項６に記載の半導体記憶装置。 - 【請求項８】 前記イコライズ回路は、 前記第１のビット線と前記第２のビット線との間に設け
られる第１の電界効果型トランジスタと、 前記イコライズ電位が与えられるノードと前記第１のビ
ット線との間に設けられゲートが前記第１の電界効果型
トランジスタのゲートと接続される第２の電界効果型ト
ランジスタと、 前記イコライズ電位が与えられるノードと前記第２のビ
ット線との間に設けられゲートが前記第１の電界効果型
トランジスタのゲートと接続される第３の電界効果型ト
ランジスタとを含む、請求項６に記載の半導体記憶装
置。 - 【請求項９】 行列状に配置された複数のメモリセルを
含むメモリアレイと、 前記複数のメモリセルの行に対応して設けられ、第１、
第２のビット線を含むビット線対と、 前記第１、第２のビット線の電位を等しい電位にするた
めに、前記第１、第２のビット線にイコライズ電位を与
えるイコライズ回路と、 テスト動作時に、外部からの設定に応じて電源電位と接
地電位のいずれかを選択的に前記イコライズ電位として
前記イコライズ回路に与える電位切換回路とを備える、
半導体記憶装置。 - 【請求項１０】 前記電源電位と前記接地電位の間の中
間電位を発生する中間電位発生回路をさらに備え、 前記電位切換回路は、 通常動作時に導通し、前記中間電位を出力ノードに与え
る第１のスイッチ回路と、 前記テスト動作時に、前記設定に応じて選択的に導通し
前記電源電位を前記出力ノードに与える第２のスイッチ
回路と、 前記テスト動作時に、前記設定に応じて選択的に導通し
前記接地電位を前記出力ノードに与える第３のスイッチ
回路とを含む、請求項９に記載の半導体記憶装置。
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- 2000-07-13 US US09/615,898 patent/US6392939B1/en not_active Expired - Fee Related
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