JP2001202796A - 半導体記憶装置 - Google Patents
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Abstract
せた半導体記憶装置を提供する。 【解決手段】 バーンイン試験時にはテストモード信号
TMRSはHレベルに設定され、複合ゲート62〜68
および複合ゲート82〜88によって、ロウアドレス信
号RA0〜RA3にそれぞれ応じてワード線WL0〜W
L3を活性化させることができる。したがって、たとえ
ば、ワード線WL0、WL2の間にもバーンイン試験時
に電位差を与えて高電界をかけることができ、バーンイ
ン試験時における不良の除去率を向上させることができ
る。
Description
に関し、より特定的には、バーンインテスト時に不良検
出を効率的に行なうことが可能な半導体記憶装置に関す
る。
は3つの期間に大別される。この期間は、時間の経過順
に初期故障期間、偶発故障期間、摩耗故障期間である。
故障として現われたもので、使用開始後まもなく発生す
る初期故障が出現する期間である。この初期故障の割合
は時間とともに急速に減少していく。
偶発故障期間となる。やがて、デバイスは耐用寿命に近
づき、急激に故障率が増大する摩耗故障期間になる。
とが望ましく、この期間が、耐用年数となる。したがっ
て、デバイスの信頼性を高めるには、故障率が低く一定
した偶発故障期間が長く続くことが要求される。
定時間の加速動作エイジングにより不良を顕在化させ発
生した不良品を除去するスクリーニングを行なう必要性
がある。このスクリーニングを短期間で効果的に行なう
ためには、初期故障が短時間で出現するスクリーニング
試験を行なうことが望ましい。
て、一般に高温動作試験(バーンイン試験:burn-in te
st)を行なっている。バーンイン試験は、実デバイスを
用いて誘電体膜を直接評価できる手法であり、アルミ配
線のマイグレーションをはじめ、あらゆる不良要因を高
温かつ高電界のストレスを印加することにより顕在化さ
せる試験である。近年、このようなバーンイン試験は、
半導体記憶装置がパッケージングされる前の、ウェハ状
態で行なわれ、多数のチップが一括して試験されるよう
になってきている。
ーンインテストに関する回路構成を示した回路図であ
る。
行デコーダには、プリデコード回路26aと、プリデコ
ード回路26aの出力、ロウアドレス信号RA0,RA
1,テスト用パッドPD0の電位およびテスト信号TM
RSに応じて偶数ワード線WL0,WL2を駆動するメ
インデコード回路326bと、プリデコード回路26a
の出力、行アドレスRA0,RA1、テスト用パッドP
D1の電位およびテスト信号TMRSに応じて奇数ワー
ド線WL1,WL3を駆動するメインデコード回路32
6cとを含む。
信号/RA2,/RA3を受けて信号X4を出力するA
ND回路52と、ロウアドレス信号/RA4,/RA5
を受けて信号X8を出力するAND回路54と、ロウア
ドレス信号/RA6,/RA7を受けて信号X12を出
力するAND回路56とを含む。
号TMRSがロウレベル(以下、Lレベルと記す)の場
合にはロウアドレス信号/RA0,/RA1がともにハ
イレベル(以下、Hレベルと記す)のときに信号RX0
をHレベルとし、テスト信号TMRSがHレベルの場合
にはテスト用パッドPD0の電位に応じて信号RX0を
Hレベルにする複合ゲート回路362を含む。
テスト信号TMRSがLレベルの場合にはロウアドレス
信号/RA0,RA1がともにHレベルのときに信号R
X2をHレベルとし、テスト信号TMRSがHレベルの
場合にはテスト用パッドPD0の電位に応じて信号RX
2をHレベルにする複合ゲート回路364を含む。
テスト信号TMRSがLレベルで、かつ、信号X4,X
8,X12がすべてHレベルのときに出力をHレベルと
する複合ゲート回路368とを含む。
信号RX0がHレベルで複合ゲート回路368の出力が
Lレベルのときにワード線WL0を活性化させるワード
ドライバ70と、信号RX2がHレベルでかつ複合ゲー
ト回路368の出力がLレベルのときにワード線WL2
を活性化させるワードドライバ72とを含む。
られるノードと接地ノードとの間に直列に接続されるP
チャネルMOSトランジスタ74およびNチャネルMO
Sトランジスタ76を含む。NチャネルMOSトランジ
スタ76、PチャネルMOSトランジスタ74のゲート
にはともに複合ゲート回路368の出力が与えられる。
また、PチャネルMOSトランジスタ74とNチャネル
MOSトランジスタ76の接続ノードはワード線WL0
と接続されている。
られるノードと接地ノードとの間に直列に接続されるP
チャネルMOSトランジスタ78およびNチャネルMO
Sトランジスタ80を含む。PチャネルMOSトランジ
スタ78およびNチャネルMOSトランジスタ80のゲ
ートにはともに複合ゲート回路68の出力が与えられ
る。また、PチャネルMOSトランジスタ78とNチャ
ネルMOSトランジスタ80の接続ノードは、ワード線
WL2に接続されている。
号TMRSがLレベルの場合にはロウアドレス信号RA
0,/RA1がともにHレベルのときに信号RX1をH
レベルとし、テスト信号TMRSがHレベルの場合には
テスト用パッドPD1の電位に応じて信号RX1をHレ
ベルにする複合ゲート回路382を含む。
テスト信号TMRSがLレベルの場合にはロウアドレス
信号RA0,RA1がともにHレベルのときに信号RX
3をHレベルとし、テスト信号TMRSがHレベルの場
合にはテスト用パッドPD1の電位に応じて信号RX3
をHレベルにする複合ゲート回路384を含む。
テスト信号TMRSがLレベルで、かつ、信号X4,X
8,X12がすべてHレベルのときに出力をHレベルと
する複合ゲート回路388とを含む。
信号RX1がHレベルでかつ複合ゲート回路388の出
力がLレベルのときにワード線WL1を活性化させるワ
ードドライバ90と、信号RX3がHレベルでかつ複合
ゲート回路388の出力がLレベルのときにワード線W
L3を活性化させるワードドライバ92とを含む。
られるノードと接地ノードとの間に直列に接続されるP
チャネルMOSトランジスタ94およびNチャネルMO
Sトランジスタ96を含む。NチャネルMOSトランジ
スタ96、PチャネルMOSトランジスタ94のゲート
にはともに複合ゲート回路388の出力が与えられる。
また、PチャネルMOSトランジスタ74とNチャネル
MOSトランジスタ76の接続ノードはワード線WL1
と接続されている。
られるノードと接地ノードとの間に直列に接続されるP
チャネルMOSトランジスタ98およびNチャネルMO
Sトランジスタ100を含む。PチャネルMOSトラン
ジスタ98およびNチャネルMOSトランジスタ100
のゲートにはともに複合ゲート回路388の出力が与え
られる。また、PチャネルMOSトランジスタ98とN
チャネルMOSトランジスタ100の接続ノードは、ワ
ード線WL3に接続されている。
ンイン不良を検出するために、ワード線群を偶数側と奇
数側に2分割し、各ワード線群の電位を2つの専用パッ
ドからそれぞれ制御できる回路構成を有している。
回路を用いて、偶数側ワード線群、奇数側ワード線群を
それぞれ一括して活性化もしくは非活性化することによ
り、偶数側ワード線群と奇数側ワード線群との間に電位
差を与えることによるストレスを印加して、バーンイン
不良を除去していた。
明したような従来の回路構成では、偶数側ワード線群に
含まれるワード線同士は常に同電位となる。同様に、奇
数側ワード線群に含まれるワード線同士は常に同電位に
なる。このような電位の与え方では、偶数側ワード線同
士が近い配置を有する場合、奇数側ワード線同士が近い
配置を有する場合にそれらの近接した部分にリーク不良
が発生している場合などでは、不良部分にストレスを与
えることができず、バーンイン試験によっては不良を除
去できないという問題が発生していた。
良を説明するための模式図である。図8を参照して、ワ
ード線WL0,WL1およびWL2が順に並行に並んで
配置されているときに、ワード線WL0,WL2にコン
タクト窓C0,C2がそれぞれ設けられ、ワード線WL
1にはコンタクト窓C0,C2の近傍にはコンタクト窓
が設けられていないような部分が存在する。このような
部分には、コンタクト窓を設ける工程において過剰エッ
チングが施されると、コンタクト窓の内部に充填されて
いる導電体が近接してリーク不良を起こしてしまう場合
があり得る。
ための回路図である。図9を参照して、従来の半導体記
憶装置には、ワード線WL0〜WL3をそれぞれ活性化
するワードドライバ392,396,394および39
8が設けられている。
に対応して設けられるワードドライバ392,394は
メモリアレイの同じ側に設けられ、奇数ワード線WL
1,WL3を駆動するワードドライバ396,398
は、偶数ワード線を駆動するワードドライバ392,3
94に対してメモリアレイの対向する側に設けられる。
号RX0が与えられるノードと接地ノードとの間に直列
に接続されるPチャネルMOSトランジスタ402,N
チャネルMOSトランジスタ404を含む。Pチャネル
MOSトランジスタ402およびNチャネルMOSトラ
ンジスタ404のゲートにはデコードされた行アドレス
信号IA0が与えられている。
号RX2が与えられるノードと接地ノードとの間に直列
に接続されるPチャネルMOSトランジスタ406,N
チャネルMOSトランジスタ408を含む。Pチャネル
MOSトランジスタ406およびNチャネルMOSトラ
ンジスタ408のゲートにはデコードされた行アドレス
信号IA1が与えられている。
号RX1が与えられるノードと接地ノードとの間に直列
に接続されるPチャネルMOSトランジスタ410,N
チャネルMOSトランジスタ412を含む。Pチャネル
MOSトランジスタ410およびNチャネルMOSトラ
ンジスタ412のゲートにはデコードされた行アドレス
信号IA2が与えられている。
号RX3が与えられるノードと接地ノードとの間に直列
に接続されるPチャネルMOSトランジスタ414,N
チャネルMOSトランジスタ416を含む。Pチャネル
MOSトランジスタ414およびNチャネルMOSトラ
ンジスタ416のゲートにはデコードされた行アドレス
信号IA3が与えられている。
チャネルMOSトランジスタ404の接続ノードにはワ
ード線WL0がコンタクト窓C0を介して接続されてい
る。PチャネルMOSトランジスタ406とNチャネル
MOSトランジスタ408の接続ノードにはワード線W
L2がコンタクト窓C2を介して接続されている。
ような位置関係にあり、これらのコンタクト窓の付近に
は、ワード線WL1に接続するためのコンタクト窓は設
けられていない。したがって、従来の半導体記憶装置に
おいて、コンタクト窓C0,C2を設ける際に過剰エッ
チングが施されると、コンタクト窓に充填する導電体に
ブリッジが発生するという不良が考えられる。
の電位設定の自由度を増やし、バーンイン試験時にさま
ざまなストレスをワード線間に印加することができ、バ
ーンイン試験による不良の除去率を向上させた半導体記
憶装置を提供することである。
記憶装置は、行列状に配置された複数のメモリセルを含
むメモリアレイと、複数のメモリセルの連続して隣接す
る第1〜第4の行にそれぞれ対応して設けられる第1〜
第4のワード線と、通常動作時には、外部から与えられ
るアドレス信号に応じて第1〜第4のワード線のいずれ
か1本を活性化し、テスト動作時には、外部から与えら
れるテスト信号に応じて第1〜第4のワード線を互いに
独立して活性化することができる行デコード回路とを備
える。
項1に記載の半導体記憶装置の構成において、行デコー
ド回路は、テスト動作時において第1〜第4のワード線
の中の任意の2本のワード線間に電位差を設けストレス
を与えるために、テスト信号に応じて第1〜第4のワー
ド線の各々について独立してハイレベルおよびロウレベ
ルのいずれか一方の電位状態に設定する。
項1に記載の半導体記憶装置の構成に加えて、第1〜第
4の入力端子をさらに備え、テスト信号は、テスト動作
時に第1〜第4の入力端子を介して外部から与えられる
第1〜第4のテストビットを含み、行デコード回路は、
テスト動作時に、第1〜第4のテストビットに応じてそ
れぞれ第1〜第4のワード線を活性化する第1〜第4の
ゲート回路を含む。
項3に記載の半導体記憶装置の構成において、第1〜第
4の入力端子は、通常動作時には外部から与えられるア
ドレス信号の第1〜第4のアドレスビットを受ける。
項1に記載の半導体記憶装置の構成に加えて、行デコー
ド回路は、第1、第3のワード線を活性化する第1のデ
コード部と、第2、第4のワード線を活性化する第2の
デコード部とを含み、第1のデコード部は、メモリアレ
イの第1の側に隣接して設けられ、第2のデコード部
は、メモリアレイの第1の側と対向する第2の側に隣接
して設けられる。
項1に記載の半導体記憶装置の構成に加えて、複数のメ
モリセルの行に対応して設けられ、第1、第2のビット
線を含むビット線対と、第1、第2のビット線の電位を
等しい電位にするために、第1、第2のビット線にイコ
ライズ電位を与えるイコライズ回路と、テスト動作時
に、外部からの設定に応じて電源電位と接地電位のいず
れかを選択的にイコライズ電位としてイコライズ回路に
与える電位切換回路とをさらに備える。
項6に記載の半導体記憶装置の構成に加えて、電源電位
と接地電位の間の中間電位を発生する中間電位発生回路
をさらに備え、電位切換回路は、通常動作時に導通し、
中間電位を出力ノードに与える第1のスイッチ回路と、
テスト動作時に、設定に応じて選択的に導通し電源電位
を出力ノードに与える第2のスイッチ回路と、テスト動
作時に、設定に応じて選択的に導通し接地電位を出力ノ
ードに与える第3のスイッチ回路とを含む。
項6に記載の半導体記憶装置の構成に加えて、イコライ
ズ回路は、第1のビット線と第2のビット線との間に設
けられる第1の電界効果型トランジスタと、イコライズ
電位が与えられるノードと第1のビット線との間に設け
られゲートが第1の電界効果型トランジスタのゲートと
接続される第2の電界効果型トランジスタと、イコライ
ズ電位が与えられるノードと第2のビット線との間に設
けられゲートが第1の電界効果型トランジスタのゲート
と接続される第3の電界効果型トランジスタとを含む。
状に配置された複数のメモリセルを含むメモリアレイ
と、複数のメモリセルの行に対応して設けられ、第1、
第2のビット線を含むビット線対と、第1、第2のビッ
ト線の電位を等しい電位にするために、第1、第2のビ
ット線にイコライズ電位を与えるイコライズ回路と、テ
スト動作時に、外部からの設定に応じて電源電位と接地
電位のいずれかを選択的にイコライズ電位としてイコラ
イズ回路に与える電位切換回路とを備える。
求項9に記載の半導体記憶装置の構成に加えて、電源電
位と接地電位の間の中間電位を発生する中間電位発生回
路をさらに備え、電位切換回路は、通常動作時に導通
し、中間電位を出力ノードに与える第1のスイッチ回路
と、テスト動作時に、設定に応じて選択的に導通し電源
電位を出力ノードに与える第2のスイッチ回路と、テス
ト動作時に、設定に応じて選択的に導通し接地電位を出
力ノードに与える第3のスイッチ回路とを含む。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
形態である半導体記憶装置1の概略的な構成を示すブロ
ック図である。
御信号Ext./RAS、Ext./CAS、Ext.
/WEをそれぞれ受ける制御信号入力端子2〜6と、ア
ドレス信号A0〜A12を受けるアドレス入力端子群8
と、データ信号DQ0〜DQ15を入出力する入出力端
子群13と、接地電位Vssが与えられる接地端子12
と、外部電源電位Ext.Vccが与えられる電源端子
10とを備える。
生回路22と、行および列アドレスバッファ24と、行
デコーダ26と、列デコーダ28と、メモリマット31
と、ゲート回路18と、データ入力バッファ20および
データ出力バッファ34とを備える。
が配列されるメモリセルアレイ32と、メモリセルアレ
イに対してデータの入出力を行なうためのセンスアンプ
+入出力制御回路30とを含む。
子2、4を介して外部からそれぞれ与えられる外部行ア
ドレスストローブ信号Ext./RASおよび外部列ア
ドレスストローブ信号Ext./CASに基づいた所定
の動作モードに相当する制御クロックを発生し、半導体
記憶装置全体の動作を制御する。
から与えられるアドレス信号A0〜A12に基づいて生
成したアドレス信号RA0〜RA12,CA0〜CA1
2をそれぞれ行デコーダ26および列デコーダ28に与
える。
て指定されたメモリセルアレイ32中のメモリセルは、
センスアンプ+入出力制御回路30によって内部データ
バスIDPに結合される。内部データバスIDPは、デ
ータ入力バッファ20を介して入出力端子群13からデ
ータ信号DQ0〜DQ15を受け、またはデータ出力バ
ッファ34を介して入出力端子群13にデータ信号DQ
0〜DQ15を出力する。
レスストローブ信号Ext./RAS、外部列アドレス
ストローブ信号Ext./CAS、外部書込イネーブル
信号Ext./WEおよびアドレス信号A0〜A10に
応じてテスト信号TMRS,TKE1,TKE2を出力
するテストモードセット回路38と、外部電源電位Ex
t.Vccおよび接地電位Vssを受けてテスト信号T
KE1,TKE2に応じて中間電位VBLを発生するV
BL発生回路36とをさらに含む。
位回路を示した回路図である。なお、図2には、位置関
係を表わすためにメモリマット31が参考として表わさ
れている。
に示した行および列アドレスバッファ24から行アドレ
スを受けプリデコードするプリデコード回路26aと、
プリデコード回路26aの出力、ロウアドレス信号RA
0,RA1,RA2およびテスト信号TMRSに応じて
偶数ワード線WL0,WL2を駆動するメインデコード
回路26bと、プリデコード回路26aの出力、行アド
レスRA0,RA1,RA3およびテスト信号TMRS
に応じて奇数ワード線WL1,WL3を駆動するメイン
デコード回路26cとを含む。ワード線WL0〜WL3
は連続して隣接する4本のワード線であり、図2では、
メモリアレイのワード線のうちワード線WL0〜WL3
が代表として示されている。したがって、図示しない
が、ワード線群WL0〜WL3の隣には、4本を単位と
して繰返しワード線が配置されている。
信号/RA2,/RA3を受けて信号X4を出力するA
ND回路52と、ロウアドレス信号/RA4,/RA5
を受けて信号X8を出力するAND回路54と、ロウア
ドレス信号/RA6,/RA7を受けて信号X12を出
力するAND回路56とを含む。
TMRSがLレベルの場合にはロウアドレス信号/RA
0,/RA1がともにHレベルのときに信号RX0をH
レベルとし、テスト信号TMRSがHレベルの場合に
は、ロウアドレス信号RA0がHレベルのときに信号R
X0をHレベルにする複合ゲート回路62を含む。
スト信号TMRSがLレベルの場合にはロウアドレス信
号/RA0,RA1がともにHレベルのときに信号RX
2をHレベルとし、テスト信号TMRSがHレベルの場
合にはロウアドレス信号RA2がHレベルのときに信号
RX2をHレベルにする複合ゲート回路64を含む。
スト信号TMRSがLレベルで、かつ、信号X4,X
8,X12がすべてHレベルのときに出力をHレベルと
する複合ゲート回路68とを含む。
号RX0がHレベルで複合ゲート回路68の出力がLレ
ベルのときにワード線WL0を活性化させるワードドラ
イバ70と、信号RX2がHレベルでかつ複合ゲート回
路68の出力がLレベルのときにワード線WL2を活性
化させるワードドライバ72とを含む。
られるノードと接地ノードとの間に直列に接続されるP
チャネルMOSトランジスタ74およびNチャネルMO
Sトランジスタ76を含む。NチャネルMOSトランジ
スタ76、PチャネルMOSトランジスタ74のゲート
にはともに複合ゲート回路68の出力が与えられる。ま
た、PチャネルMOSトランジスタ74とNチャネルM
OSトランジスタ76の接続ノードはワード線WL0と
接続されている。
られるノードと接地ノードとの間に直列に接続されるP
チャネルMOSトランジスタ78およびNチャネルMO
Sトランジスタ80を含む。PチャネルMOSトランジ
スタ78およびNチャネルMOSトランジスタ80のゲ
ートにはともに複合ゲート回路68の出力が与えられ
る。また、PチャネルMOSトランジスタ78とNチャ
ネルMOSトランジスタ80の接続ノードは、ワード線
WL2に接続されている。
TMRSがLレベルの場合にはロウアドレス信号RA
0,/RA1がともにHレベルのときに信号RX1をH
レベルとし、テスト信号TMRSがHレベルの場合に
は、ロウアドレス信号RA1がHレベルのときに信号R
X1をHレベルにする複合ゲート回路82を含む。
スト信号TMRSがLレベルの場合にはロウアドレス信
号RA0,RA1がともにHレベルのときに信号RX3
をHレベルとし、テスト信号TMRSがHレベルの場合
にはロウアドレス信号RA3がHレベルのときに信号R
X3をHレベルにする複合ゲート回路84を含む。
スト信号TMRSがLレベルで、かつ、信号X4,X
8,X12がすべてHレベルのときに出力をHレベルと
する複合ゲート回路88とを含む。
号RX1がHレベルで複合ゲート回路88の出力がLレ
ベルのときにワード線WL1を活性化させるワードドラ
イバ90と、信号RX3がHレベルでかつ複合ゲート回
路88の出力がLレベルのときにワード線WL3を活性
化させるワードドライバ92とを含む。
られるノードと接地ノードとの間に直列に接続されるP
チャネルMOSトランジスタ94およびNチャネルMO
Sトランジスタ96を含む。NチャネルMOSトランジ
スタ96、PチャネルMOSトランジスタ94のゲート
にはともに複合ゲート回路88の出力が与えられる。ま
た、PチャネルMOSトランジスタ74とNチャネルM
OSトランジスタ76の接続ノードはワード線WL1と
接続されている。
られるノードと接地ノードとの間に直列に接続されるP
チャネルMOSトランジスタ98およびNチャネルMO
Sトランジスタ100を含む。PチャネルMOSトラン
ジスタ98およびNチャネルMOSトランジスタ100
のゲートにはともに複合ゲート回路88の出力が与えら
れる。また、PチャネルMOSトランジスタ98とNチ
ャネルMOSトランジスタ100の接続ノードは、ワー
ド線WL3に接続されている。
L0〜WL3とビット線BL0〜BL5,/BL0〜/
BL5とが直交している。
スアンプ102およびイコライズ回路104が設けられ
ている。ビット線BL2,/BL2に対応してセンスア
ンプ110およびイコライズ回路112が設けられてい
る。ビット線BL4,/BL4に対応してセンスアンプ
118およびイコライズ回路120が設けられている。
イコライズ回路104,112,120およびセンスア
ンプ102,110,118はメモリアレイの第1の側
に設けられている。
てイコライズ回路106およびセンスアンプ108が設
けられている。ビット線BL3,/BL3に対応してイ
コライズ回路116およびセンスアンプ114が設けら
れている。ビット線BL5,/BL5に対応してイコラ
イズ回路124およびセンスアンプ122が設けられて
いる。センスアンプ108,114,122およびイコ
ライズ回路106,116,124は、イコライズ回路
104が配置されている第1の側に対向するメモリアレ
イの第2の側に配置されている。
ワード線とビット線の交差点に対応して設けられるメモ
リセルMCの構成を示す回路図である。
を記憶するためのメモリキャパシタMQと、ワード線W
Lの信号電位に応答して、メモリキャパシタMQのスト
レージノードSNをビット線BLnまたは/BLn(n
は自然数)へ接続するNチャネルMOSトランジスタで
構成されるアクセストランジスタMTとを含む。メモリ
キャパシタMQのセルプレートノードCPには、一定の
セルプレート電位VCPが与えられる。
4およびセンスアンプ102の構成を示す回路図であ
る。
は、イコライズ信号BLEQに応答して導通し、ビット
線BLとビット線/BLとを電気的に接続するNチャネ
ルMOSトランジスタT1と、イコライズ信号BLEQ
に応答して導通し、所定の中間電位VBLをビット線B
Lおよびビット線/BLにそれぞれ伝達するNチャネル
MOSトランジスタT2,T3とを含む。
インが交差結合されるPチャネルMOSトランジスタP
Q1,PQ2と、ゲートおよびドレインが交差結合され
るNチャネルMOSトランジスタNQ1,NQ2と、セ
ンスアンプ活性化信号/SOPに応答して導通し、Pチ
ャネルMOSトランジスタPQ1およびPQ2のソース
へ電源電位Vccを結合するPチャネルMOSトランジ
スタPQ3と、センスアンプ活性化信号SONに応答し
て導通し、NチャネルMOSトランジスタNQ1および
NQ2のソースへ接地電位Vssを伝達するNチャネル
MOSトランジスタNQ3とを含む。PチャネルMOS
トランジスタPQ1およびNチャネルMOSトランジス
タNQ1のドレインはビット線BLに接続され、Pチャ
ネルMOSトランジスタPQ2およびNチャネルMOS
トランジスタNQ2のドレインはビット線/BLに接続
される。
およびイコライズ信号BLEQは、図1のクロック発生
回路22において、外部行アドレスストローブ信号Ex
t./RASおよび外部行ストローブ信号Ext./C
ASに応じて発生される。
ンイン試験時における動作を簡単に説明する。
はテスト信号TMRSがHレベルに設定される。テスト
信号TMRSは、図1におけるテストモードセット回路
38によって外部行ストローブ信号および外部列ストロ
ーブ信号などに応じて発生される。
複合ゲート回路68および88の出力はともにLレベル
となる。したがって、ワードドライバ70,72は、そ
れぞれ信号RX0,RX2がHレベルになったときにワ
ード線WL0,WL2を活性化する。同様に、ワードド
ライバ90,92は、信号RX1,RX3がHレベルに
なったときにそれぞれワード線WL1,WL3を活性化
する。
きには、複合ゲート回路62,82,64および84に
よって、ロウアドレス信号RA0〜RA3にそれぞれ応
じて信号RX0〜RX3を設定することができる。ロウ
アドレス信号RA0〜RA3は、外部からアドレス端子
を介して直接与えることができるため、ワード線WL0
〜WL3の電位の設定を任意の組合せすなわち16通り
の組合せに設定することができる。
て隣接するワード線4本を単位として構成されているた
め、これらの連続して隣接する4本のワード線を単位と
して適切な設定にすることにより、さらにこれら4本の
ワード線に隣り合うワード線との間の電位の設定も適切
に行なうことができ、図7、図8で説明したようなリー
ク不良を除去することができる。
の最小単位にこの発明を適用した場合を示したが、たと
えば、連続して隣接するワード線8本を単位としてアド
レス信号A0〜A7にそれぞれ対応してワード線がテス
トモードで駆動が可能な構成とすることも容易に考えら
れる。
憶装置では、図1におけるVBL発生回路36が出力す
る中間電位VBLを受けセンスアンプ+入出力制御回路
30に含まれるイコライズ回路に対しては、通常動作時
には中間電位VBLを与え、バーンイン試験時にはテス
ト信号TKE1およびTMRSに応じて中間電位VBL
に代えて電源電位または接地電位を与えることができる
電位切換回路202を含む点が実施の形態1の場合と異
なる。
た回路図である。図5を参照して、電位切換回路202
は、テスト信号TMRSを受けて反転するインバータ2
04と、テスト信号TMRSがLレベルのときにすなわ
ち通常動作時にそれぞれ導通し、ともにVBL発生回路
36が発生する電位VBLを電位VBL2として出力す
るためのNチャネルMOSトランジスタ210およびP
チャネルMOSトランジスタ208とを含む。
号TKE1を受けて反転するインバータ206と、イン
バータ206の出力およびテスト信号TKE1に応じ
て、テスト信号TKE1がHレベルのときに電源電位V
ccを電位VBL2として出力するためのトランスミッ
ションゲート212と、テスト信号TKE2を受けて反
転するインバータ207と、インバータ207の出力お
よびテスト信号TKE2に応じて、テスト信号TKE2
がHレベルのときに接地電位Vssを電位VBL2とし
て出力するためのトランスミッションゲート214とを
含む。
の電位設定を説明するための回路図である。
0に対応してイコライズ回路228およびセンスアンプ
226が設けられている。ビット線BL1,/BL1に
対応してイコライズ回路232およびセンスアンプ23
0が設けられている。ビット線BL2,/BL2に対応
してイコライズ回路236およびセンスアンプ234が
設けられている。ビット線BL3,/BL3に対応して
イコライズ回路240およびセンスアンプ238が設け
られている。
スを出力するアドレスバッファ222からはロウアドレ
ス信号RA0〜RA12が出力される。ロウアドレス信
号RA0〜RA12をデコードしてワード線WL0〜W
L3を活性化するロウデコーダ224がさらに設けられ
ている。ワード線WL0〜WL3とビット線BL0〜B
L3,/BL0〜BL3の交点に対応してメモリセルM
Cが設けられ、これらはメモリセルアレイ220を構成
している。センスアンプ226,230,234,23
8およびイコライズ回路228,232,236および
240は図4で示した構成と同様な構成を有するため説
明は繰返さない。また、メモリセルMCも図3で示した
構成と同様の構成をそれぞれ有しているため説明は繰返
さない。
8,232,236および240に与えられる中間電位
VBLに代えて電位VBL2が与えられている。
スト信号TMRS,TKE1,TKE2はいずれもLレ
ベルであるため、NチャネルMOSトランジスタ210
およびPチャネルMOSトランジスタ208は導通状態
となり、電位VBL2はVBL発生回路36が出力する
中間電位VBLとなる。図4のイコライズ回路104に
よりビット線BL,/BLがともに中間電位VBLにさ
れた後、メモリセルがビット線BL,/BLの一方に接
続され、ビット線BL,/BLに電位差が生ずる。この
電位差が、図4に示したセンスアンプ102によって増
幅され、ビット線BL,/BLの電位差が拡大する。
号TMRSはHレベルとなるため、NチャネルMOSト
ランジスタ210およびPチャネルMOSトランジスタ
208は非導通状態となり、代わりにテスト信号TKE
1を活性化させると電位VBL2を電源電位Vccに設
定できる。また、テスト信号TKE2をHレベルに活性
化すると、電位VBL2を接地電位Vssに設定するこ
とができる。
れており、イコライズ回路は、図4で示される構成のよ
うに、イコライズ信号BLEQをHレベルにすることに
よりビット線BL,/BLに電位VBL2を与えること
ができる。ワード線WL0〜WL3は、バーンインモー
ドにおいては、実施の形態1で説明したように外部から
活性化の制御をすることが可能であるので、テスト信号
TKE1,TKE2およびアドレス信号A0〜A3を組
合せることにより、メモリセルにさまざまなパターンを
書込むことができる。
を印加することが可能となり、バーンイン試験による不
良の除去率をいっそう向上させることが可能となる。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
は、連続して隣接する4本のワード線の電位を外部から
独立して制御可能であるので、バーンイン試験によるス
トレスを多様に与えることができ、不良の除去率を向上
させることができる。
項1に記載の半導体記憶装置の奏する効果に加え、4つ
の端子の設定で4本のワード線の電位をそれぞれ制御す
ることができ、バーンイン試験の制御が容易である。
項2に記載の半導体記憶装置の奏する効果に加えて、通
常時にアドレス信号が入力される端子からテスト時にテ
スト制御を行なうので、端子数を増やす必要が無い。
項1に記載の半導体記憶装置の奏する効果に加えて、コ
ンタクトホール部分に不良が発生する可能性が高い半導
体記憶装置の初期不良をバーンイン試験で取り除くこと
ができる。
請求項1に記載の半導体記憶装置の奏する効果に加え
て、メモリセルに多様なストレスを印加することが可能
となり、バーンイン試験による不良の除去率をいっそう
向上させることが可能となる。
は、メモリセルに多様なストレスを印加することが可能
となり、バーンイン試験による不良の除去率をいっそう
向上させることが可能となる。
の概略的な構成を示すブロック図である。
した回路図である。
ビット線の交差点に対応して設けられるメモリセルMC
の構成を示す回路図である。
ンスアンプ102の構成を示す回路図である。
ある。
を説明するための回路図である。
ストに関する回路構成を示した回路図である。
るための模式図である。
図である。
ド線、8 アドレス入力端子群、10 電源端子、12
接地端子、13 入出力端子群、18 ゲート回路、
20 データ入力バッファ、22 クロック発生回路、
24 行および列アドレスバッファ、26a プリデコ
ード回路、26b,26c メインデコード回路、26
行デコーダ、28 列デコーダ、30 センスアンプ
+入出力制御回路、31 メモリマット、32 メモリ
セルアレイ、34 データ出力バッファ、36 VBL
発生回路、38 テストモードセット回路、52,5
4,56 AND回路、62,64,68,82,8
4,88 複合ゲート回路、70,72,90,92,
392,394,396,398 ワードドライバ、7
4,78,94,98,208,PQ1,PQ2,PQ
3 PチャネルMOSトランジスタ、76,80,9
6,100,210,T1,T2,T3,NQ1,NQ
1,NQ2 NチャネルMOSトランジスタ、104,
106,112,116,120,124,228,2
32,236,240 イコライズ回路、102,10
8,110,114,118,122,226,23
0,234,238 センスアンプ、202 電位切換
回路、204,206,207 インバータ、212,
214 トランスミッションゲート、220 メモリセ
ルアレイ、222 アドレスバッファ、224 ロウデ
コーダ、IDP 内部データバス、MC メモリセル、
MQ メモリキャパシタ、MT アクセストランジス
タ、SN ストレージノード。
Claims (10)
- 【請求項1】 行列状に配置された複数のメモリセルを
含むメモリアレイと、 前記複数のメモリセルの連続して隣接する第1〜第4の
行にそれぞれ対応して設けられる第1〜第4のワード線
と、 通常動作時には、外部から与えられるアドレス信号に応
じて前記第1〜第4のワード線のいずれか1本を活性化
し、テスト動作時には、外部から与えられるテスト信号
に応じて前記第1〜第4のワード線を互いに独立して活
性化することができる行デコード回路とを備える、半導
体記憶装置。 - 【請求項2】 前記行デコード回路は、前記テスト動作
時において前記第1〜第4のワード線の中の任意の2本
のワード線間に電位差を設けストレスを与えるために、
前記テスト信号に応じて前記第1〜第4のワード線の各
々について独立してハイレベルおよびロウレベルのいず
れか一方の電位状態に設定する、請求項1に記載の半導
体記憶装置。 - 【請求項3】 第1〜第4の入力端子をさらに備え、 前記テスト信号は、 前記テスト動作時に前記第1〜第4の入力端子を介して
外部から与えられる第1〜第4のテストビットを含み、 前記行デコード回路は、 前記テスト動作時に、前記第1〜第4のテストビットに
応じてそれぞれ前記第1〜第4のワード線を活性化する
第1〜第4のゲート回路を含む、請求項1に記載の半導
体記憶装置。 - 【請求項4】 前記第1〜第4の入力端子は、前記通常
動作時には外部から与えられる前記アドレス信号の第1
〜第4のアドレスビットを受ける、請求項3に記載の半
導体記憶装置。 - 【請求項5】 前記行デコード回路は、 前記第1、第3のワード線を活性化する第1のデコード
部と、 前記第2、第4のワード線を活性化する第2のデコード
部とを含み、 前記第1のデコード部は、前記メモリアレイの第1の側
に隣接して設けられ、 前記第2のデコード部は、前記メモリアレイの前記第1
の側と対向する第2の側に隣接して設けられる、請求項
1に記載の半導体記憶装置。 - 【請求項6】 前記複数のメモリセルの行に対応して設
けられ、第1、第2のビット線を含むビット線対と、 前記第1、第2のビット線の電位を等しい電位にするた
めに、前記第1、第2のビット線にイコライズ電位を与
えるイコライズ回路と、 前記テスト動作時に、外部からの設定に応じて電源電位
と接地電位のいずれかを選択的に前記イコライズ電位と
して前記イコライズ回路に与える電位切換回路とをさら
に備える、請求項1に記載の半導体記憶装置。 - 【請求項7】 前記電源電位と前記接地電位の間の中間
電位を発生する中間電位発生回路をさらに備え、 前記電位切換回路は、 前記通常動作時に導通し、前記中間電位を出力ノードに
与える第1のスイッチ回路と、 前記テスト動作時に、前記設定に応じて選択的に導通し
前記電源電位を前記出力ノードに与える第2のスイッチ
回路と、 前記テスト動作時に、前記設定に応じて選択的に導通し
前記接地電位を前記出力ノードに与える第3のスイッチ
回路とを含む、請求項6に記載の半導体記憶装置。 - 【請求項8】 前記イコライズ回路は、 前記第1のビット線と前記第2のビット線との間に設け
られる第1の電界効果型トランジスタと、 前記イコライズ電位が与えられるノードと前記第1のビ
ット線との間に設けられゲートが前記第1の電界効果型
トランジスタのゲートと接続される第2の電界効果型ト
ランジスタと、 前記イコライズ電位が与えられるノードと前記第2のビ
ット線との間に設けられゲートが前記第1の電界効果型
トランジスタのゲートと接続される第3の電界効果型ト
ランジスタとを含む、請求項6に記載の半導体記憶装
置。 - 【請求項9】 行列状に配置された複数のメモリセルを
含むメモリアレイと、 前記複数のメモリセルの行に対応して設けられ、第1、
第2のビット線を含むビット線対と、 前記第1、第2のビット線の電位を等しい電位にするた
めに、前記第1、第2のビット線にイコライズ電位を与
えるイコライズ回路と、 テスト動作時に、外部からの設定に応じて電源電位と接
地電位のいずれかを選択的に前記イコライズ電位として
前記イコライズ回路に与える電位切換回路とを備える、
半導体記憶装置。 - 【請求項10】 前記電源電位と前記接地電位の間の中
間電位を発生する中間電位発生回路をさらに備え、 前記電位切換回路は、 通常動作時に導通し、前記中間電位を出力ノードに与え
る第1のスイッチ回路と、 前記テスト動作時に、前記設定に応じて選択的に導通し
前記電源電位を前記出力ノードに与える第2のスイッチ
回路と、 前記テスト動作時に、前記設定に応じて選択的に導通し
前記接地電位を前記出力ノードに与える第3のスイッチ
回路とを含む、請求項9に記載の半導体記憶装置。
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