KR100339321B1 - 복수의메모리셀을가진메모리를구비한전자회로 - Google Patents

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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

전자 회로는 행렬로 기능적으로 구성된 복수의 메모리 셀들의 어레이를 구비한다. 상기 회로는 어레이의 모든 셀을 병렬로 액세스하도록 선택적으로 동작되는 검사 수단을 구비한다. 그러면 IDDQ-검사는 셀에 결점이 있는지를 발견한다.

Description

복수의 메모리 셀을 가진 메모리를 구비한 전자 회로
발명의 분야
본 발명은 복수의 메모리 셀을 가진 메모리를 구비한 전자 회로에 관하여 상기 메모리 셀들은 기능적으로 행들과 열들(rows and columns)로 구성되어 있다.
발명의 배경
전자 회로, 특히 집적 회로에 대한 체계적이고 자동적인 검사는 그 중요성이더욱 증가되고 있다. 다음 세대 회로는 구성 부품 밀도(component densities)가 더 높고 시스템 기능의 수가 더 많아지는 경향이 있다. 개개의 회로들은 처리 결점들이 검출될 수 없고 비용이 매우 드는 검사에 의해 더 이상 절약할 수 없을 만큼 복잡해져 왔다. 소비자들은 동작 중에 감추어진 결점이 드러나는 회로 제품을 받는 것을 기대할 수 없고 이에 따라 예를 들어 생활지원 시스템이나 항공 제어 시스템은 신뢰할 수가 없다. 그래서 제조업자나 소비자 모두에게 가장 중요한 것은 회로 제품의 완벽한 동작이 보장되는 검사가 실행되는 것이다.
랜덤 액세스 메모리(SRAMs, DRAMs)에서는 보통 진행 검사(march test) 및/또는 데이터 보존 검사(data retention test)가 행해진다. 진행 검사에서는 메모리의 모든 셀들에 대해 일련의 판독 및/또는 기입 동작이 적용되며, 어드레스 순서(address order)를 증가시키거나 감소시키면서 적용된다. 데이터 보존 검사에서는, 모든 셀이 기록되고, 미리 정해진 대기 시간(prespecified wait-time) 후 체크되어, 저장된 로직 상태가 영향을 받는 전류 누설이 일어났는지 안일어났는지 알아보게 된다. 비트 방향의 메모리에 있는 메모리 셀과 워드 방향 메모리 군의 메모리 셀은 연속적으로만 액세스 가능하며, 그래서 검사 절차가 오랫동안 행해진다.
1 Mbit 또는 그 이상의 저장 용량을 가진 종래의 반도체 메모리에 대한 검사는 제조 비용에 있어서 높은 비율을 차지한다. 예를 들어, 4 Mbit DRAM 에 있어서는 대략 10% 이다. 더 큰 메모리에 있어서는, 검사를 행하는데 필요한 시간이 저장 용량의 확장으로 더 늘어남에 따라 상기 비율이 증가한다. 64 Mbit DRAM 의 검사는 1 Mbit DRAM을 검사하는 것보다 240 배의 비용이 드는 것으로 추정된다. 이것은 64Mbit DRAM 의 전체 비용에 대한 검사 비용의 비율이 대략 40% 정도로서 받아들일 수 없을 정도로 높다는 것을 의미한다. 따라서, 반도체 기판(웨이퍼 스케일 디바이스가 포함됨)상에 집적될 수 있는 트랜지스터 밀도의 증가 및 시스템의 여러 기능의 증가에 따라 종래의 검사는 IC 메모리 제품의 상업성을 결정하는 중요한 요인이 되었다. 다른 정보에 대해서는 “A New Testing Acceleration Chip for Low-Cost Memory Tests", "M. Inoue et al., IEEE Design & Test of Computers, March 1993, 15-19.를 참고하라.
직접 회로의 정지-전류 검사(Quiescent-current testing)(IDDQ-testing)는 전류 공급 조정 방법(CSM)이라 칭하기도 하며, 정지 전류를 조종함으로써 처리가 진행되는 동안 회로의 결점을 찾는 것이 목적이다. IDDQ검사 기술은 정적 CMOS IC 의 실제적 처리 결점의 분석에서 여러 가지 기대를 보여줬다. CMOS 로직 회로의 정지 전류 또는 정상 상태 전류는 예를 들어 1㎂ 정도로 작아야 한다. 그러므로 어떠한 편차라도 쉽게 검출된다. 본 검사 기술의 가능성은 비용 절감, 질, 신뢰도 향상과 관련해서 가치가 있다.
IC 에서 발생하는 통상적인 결점은 스턱-앳 폴트(stuck-at faults)나 게이트 산화물 결점(gate oxide defects)이다. 스턱-앳 폴트는 회로 노드와 공급 라인 사이에서 의도하지 않은 전기적 도체 상호 접속에 의해 야기되는 증상이며, 이에 의해 회로의 로직 동작에 간섭하는 하드-권선(hard-wired) 풀-업 또는 풀-다운에 영향을 미친다. 공급 라인과 신호 라인 사이에서 낮은 저항의 도체 브릿지에 의해 발생하는 브릿징 폴트(bridging fault)는 스턱-앳 현상(stuct-at phenomena)을 야기한다. 게이트-산화물 결점의 충격은 종종, 로직 전압 레벨에만 한정되지 않고 본질적으로 여러 가지가 있으며, 따라서 종래의 전압 방법으로는 검출되지 않는다. 게이트-산화물 결점도 마찬가지로 스턱-앳 동작을 일으킬 수 있다. 통상적으로 IDDQ-검사는 그러한 결점을 검출한다.
그렇지만 종래의 소정 부류의 회로는 회로의 특정한 배치로 인하여 IDDQ-검사가 가능하지 못하다. DRAM 이 그러한 예 중의 하나이다. DRAM 의 메모리 셀에 게이트 산화에서와 같은 결점이 있다면, 셀의 캐패시터에 저장된 전하는 누설되고 만다. 그러므로, 정지 상태에서 전류는 흐르지 않으며, 따라서, 근본적으로 IDDQ-측정으로는 검출할 수 없다. 현재, 위에서 언급한 종래의 진행 검사나 지루한 데이터 보존 검사에 의해 기대되는 폴트의 형태에 따라 상기 결점이 검출된다. SRAM에 대해서는 IDDQ-검사가 수행될지라도, SRAM 은 개별적으로만 액세스 가능하므로 비용 면에서는 타당한 조건이 못된다.
발명의 목적
본 발명의 목적은 IDDQ측정에 의하여 일반적으로 메모리. 특히 DRAM 및 SRAM을 검사하는 수단을 제공하는 것이다. 다른 목적은 IDDQ및/또는 전압 방법에 의해 반도체 랜덤 액세스 메모리를 검사는데 드는 비용을 절감하는 것이다.
발명의 요약
이 목적을 위해 본 발명은 행들과 열들로 기능적으로 구성된 복수의 메모리 셀을 가진 메모리를 구비한 전자 회로를 제공한다. 본 발명은 상기 회로가 상기 열들 중 적어도 특정한 열에 있는 둘 또는 그 이상의 메모리 셀들 중 소정의 개수를 병렬로 액세스하도록 선택적으로 동작하는 검사 수단을 포함하며, 상기 메모리 셀들 중 적어도 결점이 없는 셀에서 핫-전자 주입이나 폴러-노드하임 터널링(Fowler-Nordheim tunneling)을 일으키지 않는 것을 특징으로 한다.
일반적으로, 열 당 하나의 비트 셀만이 종래의 방법으로 데이터를 다시 가져오거나 저장하도록 액세스된다. 정상적인 메모리 동작에서 동일한 열의 두 개(또는 그 이상)의 셀을 병렬로 액세스하면 데이터를 저장할 때 불충분한 복사(inefficient duplication)가 행해지거나 데이터를 다시 가져올 때 파괴되어 버리고 만다. 본 발명에서, 메모리가 검사 모드로 들어가면 상기 열들 중 특정한 적어도 하나의 열의 둘 또는 그 이상의 셀들이 병렬로 액세스된다. 즉, 이들 셀들은 병렬로 상호 연결됨으로써 동시에 액세스 가능하게 되어 있다. 따라서, 셀이 정지 논-제로 전압(quiescent non-zero voltage)에 영향 받거나 또는 셀이 전류 누설로 인하여 결점을 보이면 IDDQ-측정으로 병렬로 배열된 셀에서 생기는 결점을 검출할 수 있다. 몇몇 종류의 병렬 액세스가 삭제 동작 중 플래쉬 EEPROM 에서 일어난다는 것에 주목하라. 그렇지만, 이것은 IDDQ-검사의 목적과는 완전히 다른 목적을 행하며 폴러-노드하임 터널링 또는 핫-전자 주입이 일어난다. 플래쉬 메모리에 대한 상세한 정보는 예를 들어 Intel. Memory Products Data Handbook, 1992, pp, 3-320 -3-323 을 참조하라.
이 방법에서 발견할 수 없는 결점의 한 예는 예를 들어 DRAM 셀의 캐패시터나 또는 SRAM 셀에 있는 교차 결합된 상호 접속과 같은 데이터 보존 노드와 공급 라인간의 쇼트 회로(short circuit)이다. 그러한 결점의 다른 예는 DRAM 셀에서 FET 캐패시터의 결점 있는 게이트 산화물이다. 상기 두 예는 전류 누설이 나타나는 데이타 보존 폴트의 범주에 속한다.
양호하게, 상기 검사 수단은 복수의 열들의 셀들을 액세스하도록 동작되거나 모든 열들의 모든 셀들을 병렬로 액세스하도록 동작된다. 이 방법에서, 복수의 열로 구성되는 특정 메모리 세그먼트나 집적 메모리 각각에 결점 있는 셀이 있는지를 쉽게 검출할 수 있다.
상기 검사 수단은 메모리에 있는 모든 열들의 모든 메모리 셀들을 병렬로 엑세스하도록 동작될 수 있으며 이에 의해 소정의 문턱값(Threshold)보다 더 큰 전류가 메모리를 통하여 흐르면, 모든 열들보다 더 적은 모든 셀들을 병렬로 엑세스한다. 그래서 결점 있는 셀이 검출되면, 또한 그러한 결점을 제거하는 것이 바람직하다면, 시험된 세그먼트 또는 메모리의 행들과 열들은 예를 들어, 결점의 위치를 충분히 정확하게 알 수 있을 때까지 조사되는 메모리 영역을 연속으로 반감함으로써, 효과적인 탐색절차에 따라 주사될 수 있다. 이 절차는, 예를 들어 상기 결점을 가진 열을 IDDQ-검사 결과의 제어 하에 스페어 열(spare column)로 대체함으로써 결점이 있는 셀이 기능적으로 제거될 수 있으며, 상기 메모리는 리던던시 특성을 구비하게 된다.
통상의 랜덤 액세스 메모리에서, 행에 있는 셀들은 워드라인 모두 연결되며, 열들에 있는 셀들은, 비트 당 하나의 셀이 있는 DRAM에 있어서는, 단일 비트 라인에 연결되거나, 비트 당 이중의 셀이 있는 SRAM 또는 DRAM에 있어서는, 비트 라인과 비트-바라인 사이에 연결된다. 본 발명에서 검사 수단은 상기 열들 중 특정한 열에서 소정 수의 셀들에 연결된 상기 워드 라인들을 모두 또는 특정한 것을 활성화하도록 동작되며, 또한 정지 전압에 의해, 상기 특정한 열과 관련된 상기 비트 라인들 중 특정한 비트 라인을 구동하도록 동작된다.
검사 모드에서, 비트 당 단일 셀의 DRAM의 모든 열들의 모든 비트 셀들은 병렬로 연결되어 있는 것으로 한다. 이것은 모든 워드라인을 활성화시킴으로써 이루어진다. 예를 들어, 종래의 비트라인 구동기 또는 선-충전 로직(pre-charging logic)을 거쳐 3.3.볼트의 공급 전압 VDD로, 즉 로직 하이(logic high)로 모든 셀들에 인가된다. 전류 누설이 있다면, 이로 인해 IDDQ측정이 제대로 이루어지지 않는다. 인접하는 열들의 비트라인을 보상 로직 전압들로 구동하면 IDDQ측정에 의해 상기 비트 라인들 사이의 쇼트 회로를 검출할 수 있다. 몇몇 DRAM은, 상보적으로 충전된 한 쌍의 캐패시터에 있는 보상 로직 상태를 저장하며 단일 비트의 정보를 형성하는 2중 셀들을 구비한다. VDD로 비트 라인들과 비트-바 라인들을 구동하면 접지(ground)로 흐르는 누설 전류에 의해 야기되는 결점이 발견되며, GND로 비트라인들과 비트-바 라인들을 구동하면 VDD로 흐르는 누설 전류에 의해 야기되는 결점이 발견될 수 있다.
SRAM에도 비슷한 절차가 이루어질 수 있다. SRAM은 비트라인 및 비트-바 라인이라 칭하는 한 쌍의 비트 라인들을 포함한다. SRAM은 비트 라인과 비트-바 라인에 연결되어 있다. 모든 비트 라인을 하이로 하고 비트-바 라인을 로우로 구동하면, 모든 셀들은 동시에 액세스됨으로써 병렬로 연결되고 셀들의 제1 로직 상태와 관련하여 스턱-앳 결점 및 데이타 보존 결점을 체킹할 수 있다. 모든 비트-바 라인들을 하이로 하고 모든 비트 라인을 로우로 구동하면, 셀들이 모두 병렬로 연결되는 동안, 셀들의 제2 로직 상태와 관련하여 스턱-앳 결점 및 데이터 보존 결점을 체킹할 수 있다.
본 발명의 개념은 다양한 방법으로 실행될 수 있다. 예를 들어, 모든 워드 라인들은 행 디코더와 연결되어 있지 않고, 하이로 구동되며, 즉 예를 들어 통과-트랜지스터(pass-transistor)에 의해 검사 모드에서 인에이블된다. 대안적으로, 워드 라인들의 일부 또는 워드 라인들 중 단일의 라인들은 가능한 결점(possible failure)을 검출하거나 제거하기 위하여 검사 모드에서 인에이블될 수 있다. 비트 라인들과 비트-바 라인들은 선-충전 로직이나 비트 라인 구동기를 사용하여 하이 또는 로우로 구동될 수 있다. 검사 수단은 간단히 두개의 코드를 발생하는 시퀀셜머신이 될 수 있으며 메모리의 정상 동작 모드용 코드를 부가함으로써, 비트 라인들과 비트-바 라인들은 선-충전 로직으로부터 하이 뿐만 아니라 로우로 구동될 수있다.
본 발명에 따른 방법은 종래의 메모리들, 즉 메모리에 물리적으로 집적된 검사 수단이 없는 메모리들에 적용될 수 있다. 이 목적을 위해, 적절한 프로브들(probes)이 워드 라인들, 비트 라인들 및 메모리 공급 라인들에 접촉되도록 위치되어, IDD-검사를 실행하도록 필요한 전압이 상기 라인들에 공급될 수 있다. 그렇지만, 이것은 프로브들의 정확한 위치를 정해야하는 부가적인 단계가 필요하며, 이에 따라 부가적인 에러나 지연을 야기한다. 그러므로, 웨어퍼 위의 모든 회로에 의해 할당된 검사 특징에 따라 각각의 칩이나 웨어퍼 위에 전자 회로와 함께 물리적으로 집적된 검사 수단을 구비하는 것이 양호하다.
본 발명은 특히 DRAM과 SRAM에 관련한다. 본 발명, 즉 검사를 실행하기 위해 구성된 어레이의 소자들을 병렬로 접속하는 것은 CCD(전하 결합 소자) 메모리와 LCD(액정 디스플레이)를 검사는데도 적용 가능하다. CCD는, 포텐셜 웰의 시퀀스를 통해, 즉 클럭 신호 제어 하에 생성되고 2 차원 매트릭스로 전형적으로 배열되는 메모리 셀들을 통해, 전하량이 연속으로 시프트 되는 시리얼 메모리이다. 동적 클럭 신호 대신에 정적 제어 신호 패턴을 인가하면, 적어도 클럭 라인들의 완전성(integrity)이 고려되는 한, 예를 들어 IDDQ측정을 통해 CCD를 검사할 수 있다. LCD는 통상적으로 2차원 어레이의 크리스탈(셀)을 구비하며, 이것의 광학 상태는 컨덕터의 그릿(grid)을 거쳐 적절한 제어 전압을 공급함으로써 개별적으로 제어 가능하다. 정상 동작의 LCD의 크리스탈은 크리스탈에 해를 입히지 않게 하기 위하여 시간-종속 제어 신호들에 의해 구동된다는 것에 주목하라. 검사 시간-종속 전압의 패턴을 그릿에 인가하고 관련된 시간-평균 전류를 측정하면 결점이 있는 셀이 있는지 또는 없는지를 알 수 있다.
본 발명은 다른 종류의 전자 회로에도 확장할 수 있으며, 통상적으로 어레이 구조를 가진 전자 회로에도 가능하다. 예를 들어, 랜덤 액세스 가능하거나 순차적 액세스 가능한 처리 소자들의 구조나 또는 할당된 버스를 거쳐 상호 접속된 스테이션 구조는 검사 모드에서 그것들을 병렬 구조로 연결시킴으로써 유사하게 IDDQ검사가 가능하다.
본 발명을 첨부된 도면을 참조하여 예를 들어 설명한다.
도면에서 유사하거나 대응되는 특징은 동일한 참조부호로 나타낸다.
실시예의 설명
랜덤 액세스 판독/기입 반도체 메모리는 기본적으로 SRAM과 DRAM의 두 가지 범주로 나누어질 수 있다. "SRAM"은 정적 랜덤 액세스 메모리를 나타나며 전원 공급이 계속 유지되는 동안은 제어 신호가 없을 때에도 데이터 내용이 유지되는 메모리이다. 통상적으로 SRAM은 한 쌍의 교차 결합 로직 인버터(cross-coupled logic inverter)와 같은 쌍안정 회로를 구비한다. 상기 인버터들 중 처음의 인버터에 로직 하이가 제공되고 다른 인버터에 로직 로우가 제공되면 로직 하이가 저장되며, 반면에 처음의 인버터에 로직 로우가 제공되고 다른 인버터에 로직 하이가 제공되면 로직 로우가 저장된다. DRAM은 동적 랜덤 액세스 메모리이며 메모리가 저장된데이터를 유지하기 위하여 반복적인 제어 신호(리프레쉬 신호)를 인가할 필요가 있는 메모리이다. 이 반복적인 제어 동작을 "리프레쉬 주기"라 한다. 전형적으로 DRAM은 단일 비트의 정보를 전기 전하량으로 저장하기 위해 캐패시터를 구비한다. 소정의 문턱값을 초과하는 전하량으로 로직 하이가 표현되며, 상기 문턱값보다 작은 전하량으로 로직 로우가 표현된다. 대안적으로, DRAM은 상보적으로 충전된 한 쌍의 캐패시터에 상보 로직 상태들이 저장되고 단일 비트의 정보를 형성하는 듀얼 셀로 이루어질 수 있다.
DRAM 셀
제 1 도는 DRAM(100)을 도시한다. DRAM(100)은 동일한 복수의 비트 셀을 구비하며, 셀(102, 104, 106, 108)만이 표시되어 있다. 셀은 행들과 열들로 기능적으로 구성되어 있다. i 및 i+1 행의 셀은 워드 라인 WLi및 WLi+1에 각각 연결되어 있다. j 및 j+1 열의 셀은 비트 라인 BLj및 BLj+1에 연결되어 있다. 셀들은 동일 한 것이므로 셀(102)만을 상세히 열거한다. 셀(102)은 행 i와 열 j에 위치한다. 셀(102)은 액세스 트랜지스터(110)를 구비하며, 이 트랜지스터는 비트 라인 BLj에 접속된 전류 채널과 워드 라인 WLi에 접속된 제어 전극을 구비한다. 셀(102)은 또한 캐패시터(112)를 구비하며 이것은 노드(114)를 거쳐 트랜지스터(110)의 전류 채널과 VSS공급 라인 사이에 접속되어 있으며, "플레이트"로 보통 칭한다. 단일 비트의 정보가 캐패시터(112)에 있는 전하량에 따라 셀(102)에 저장된다. 소정의 문턱 값을 초과하는 전하(charge)에 의해 로직 하이가 표현되고, 문턱값에 미만인 전하에 의해 로직 로우가 표현된다.
DRAM(100)은 X 디코더(116), Y 디코더(118), 선-충전 로직(120), 비트 라인 구동기(122), 및 판독/기입 회로(124)를 더 포함한다. 디코더(116, 118), 선-충전 로직(120), 비트 라인 구동기(122), 및 판독/기입 회로(124)는 종래 DRAM의 일부분으로 공지된 것이며, 이들 부분의 실행이나 종래의 동작에 대한 설명은 언급하지 않는다.
DRAM(100)은 메모리의 IDDQ-검사를 허용하는 특징을 포함한다. 워드 라인 WLj및 WLi+1사이 및 이 워드 라인과 Y 디코더(118) 사이에 배열된 트랜지스터(128, 130)를 턴 오프되도록, 또한 상기 워드 라인과 VDD를 이동시키는 전력 공급 노드 사이에 배열된 트랜지스터(132, 134)를 턴 온되도록, 검사 제어 블록(126)이 검사 모드에서 동작된다. 이에 의해, 102, 104, 106, 및 108 의 모든 셀들이 각각 비트 라인들에 연결된다. 또한, 검사 제어 블록(126)은 예를 들어 선-충전 로직(120) 또는 비트 라인 구동기(122)를 거쳐 비트 라인 BLj및 BLj+1가 구동되도록 동작한다. 예를 들면, 비트 라인은 모드 3.3 볼트로 구동된다. 이것은 모든 셀들이 VDD와 접지 사이에 병렬로 접속되도록 하다. IDDQ-검사에서의 전류 측정을 통하여 셀에 전류 누설을 야기하는 어떠한 결점도 밝혀지며, 예를 들어, 도시된 회로의 공급 노드로부터 흐르는 전류를 측정함으로써 할 수 있다. 사실 모든 셀들은 동시에 주사되며,그래서 효율적이고 높은 질의 검사가 이루어진다. 제 1 도에서, 트랜지스터 (132, 134)는 개별적인 제어 신호(136, 138)를 각각 거쳐 검사 제어 블록(126)에 의해 개별적으로 제어될 수 있다. 이것은 폴트(fault)의 출현을 검출할 뿐만 아니라 위치가지도 검출한다. 대안적으로, 트랜지스터(132, 134)는 단일 제어 라인(도시되지 않음)에 의해 동시에 턴 온되고 턴 오프될 수 있다. 후자의 실시예는 트랜지스터(132,134)를 제어하는 제어 라인에 필요한 기판 영역이 덜 요구되어진다.
이제 제 2 도를 참조하면, 셀(102)은 여러 가지 방식으로 결점이 있을 수 있다. 일어날 수 있는 첫 번째 결점은 노드(114)로부터 Vss 공급 라인(24)까지의 쇼트-회로(202)이다. 두 번째 폴트는 캐패시터로서 결합되어 있는 트랜지스터의 (122) 게이트 산화물을 브릿징하는 게이트 산화물 결점(204)이 될 수 있다. 결점(202, 204)은 메모리 셀(102)이 결점의 저항에 의존하여 스턱-앳-폴트 또는 데이터 보존 폴트를 가지도록 야기할 수 있다. 이들 결점은 기입/판독 동작이나 데이터 보존 검사를 조종함으로써 검출될 수 있다. 그렇지만, Vss 에 서서히 전하를 누설시키는 게이트 산화물 결점(204)이 셀이 있다고 가정하자. 로직 1 이 빠르게 기록 및 판독되고, 저항이 충분히 높으면, 판독 동작은 기록된 동일한 로직 값을 성공적으로 찾을 수 있다. 그러므로, 결점(204)은 종래의 검사 절차를 사용하여 발견할 필요가 없다. 종래에 행해진 정지 전류 측정은 폴트(204)를 검출할 수 없는데, 왜냐하면 이 경우 누설 전류가 짧은 시간 동안만 흐르기 때문이다. 이것은 캐패시터(112)의 캐패시턴스가 다중-M 비트 메모리에서 통상 50fF 으로 매우 작아서 적은전하를 유지하기 때문이다. 이 결점은 종래 데이터 보존 검사에 의해 검출된다. 그렇지만 본 발명에서 IDDQ검사는 모든 정적으로 활성화된 셀을 병렬로 주사하여 상기 결점을 검출한다. 세 번째의 가능성 있는 결점은 워드 라인 WLi로부터 Vss 공급 라인까지의 쇼트-회로(206)이다. 이 결점은 액세스 트랜지스터(110)가 턴 온되는 것을 방해하여, 메모리 셀(102)이 인에이블되지 못하게 한다. 본 발명의 IDDQ측정은 모든 셀들을 병렬로 주사하여 상대적으로 큰 전류를 일으키는 것에 따라 이러한 형태의 결점을 검출한다. 네 번째의 가능성 있는 결점은 인접한 비트 라인들 사이의 쇼트 회로(208)이며, 이것은 대용량의 DRAM 에 일어날 수 있으며 이러한 DRAM 의 셀은 1.5㎛2의 대단히 작은 크기이며 따라서 작은 열 피치(small column pitch)를 가진다. 이 결점(208)은 공급 전압 VDD과 Vss 가 교대로 제공되는 인접한 비트 라인들에 의해 본 발명에 따른 IDDQ-검사에서 쉽게 검출된다. 상기 예들은 본 발명에 따라 검사 수단을 구비한 DRAM 의 강력한 검사 성능을 설명한 것이다.
제 3 도는 SRAM(300)을 설명한다. SRAM(300)은 복수의 동일한 비트 셀을 구비하며 그중 셀(302, 304, 306, 308)만이 상세하게 표시되어 있다. 셀들은 기능적으로 행과 열들로 구성되 었다. i 및 i+1 행들의 셀들은 워드 라인 WLi및 WLi+1에 각각 접속되어 있다. j 및 j+1 열들의 셀들은 비트 라인 BLj와 비트-바 라인 NBLj, 및 비트 라인 BLj+1와 비트-바 라인 NBLj+1에 각각 접속되어 있다. 상기 셀들은 동일하므로 셀(302)만을 상세히 서술한다. 셀(302)은 열 i 및 행 j 에 위치해 있다. 셀(302)은 제 1 액세스 트랜지스터(310)와 제 2 액세스 트랜지스터(312)와 래치(314)를 포함하며, 제 1 액세스 트랜지스터는 비트 라인 BLj에 접속된 전류 채널과 워드 라인 WLi에 접속된 제어 전극을 가지며 제 2 액세스 트랜지스터는 비트-바 라인 NBLj에 접속된 전류 채널과 워드 라인 WLi에도 접독된 제어 전국을 가지며 상기 래치는 제 1 및 제 2 액세스 트랜지스터(310, 312)의 전류 채널 사이에 접속되어 있다. 래치(314)는 공급 전압 노드(도시되지 않음) 사이에 배열된 두 개의 교차-결합 인버터를 구비한다. 래치(314)의 두 개의 안정 상태들 중 한 상태에 따라 셀(302)에 단일 비트 정보가 저장된다.
SRAM(300)은 또한 X 디코더(316), Y 디코더(318), 선-충전 로직(320), 비트 라인 구동기(322) 및 판독/기입 회로(324)를 구비한다. 디코더(316, 318), 선-충전 로직(320), 비트 라인 구동기(322), 및 판독/기입 회로(324)는 종래 SRAM의 부분에 공지되어 있으므로 이들 부분에 대한 설명이나 종래의 동작에 대한 설명은 언급하지 않는다.
SRAM(300)은 또한 메모리의 IDDQ-검사를 허용하는 특성을 포함한다. 워드 라인 WLi및 WLj+1와 Y 디코더(318) 사이에 배여된 트랜지스터(328, 330)를 턴 오프시키도록, 또한 상기 워드 라인과 VDD를 이동시키는 전력 공급 노드 사이에 배열된 트랜지스터(332, 334)를 턴 온시키도록, 검사 모드에서 검사 제어 블록(326)이 동작된다. 이것은 모든 셀(302, 304, 306, 308)이 비트 라인과 비트-바 라인에 결합되도록 한다. 또한, 검사 제어 블록(326)은 예를 들어 선-충전 로직(320) 또는 비트 라인 구동기(322)를 거쳐 BLj, NBLj, BLj+1및 NBLj+1의 비트 라인과 비트-바 라인을 구동시키기 위해 동작된다. 예를 들어, 비트 라인들은 3.3 볼트로 모두 구동되며 비트-바 라인들은 접지된다. 이것은 모든 셀이 VDD와 접지 사이에 병렬로 접지되도록 한다. 제 1 로직 상태의 셀에서 전류 누설이 일어나는 어떠한 결점도, 예들 들어 도시된 회로의 공급 노드로부터 흐르는 전류를 측정함으로써 IDDQ-검사에서 전류 측정을 통하여 밝혀진다. 비트-바 라인은 3.3 볼트로 모두 구동되며 비트 라인은 접지된다. 이렇게 함으로써 각각의 셀의 제 2 로직 상태에서 전류 누설을 체크할 수 있다. 사실 모든 셀들은 동시에 주사되며, 그래서 SRAM의 효율적이고 높은 질의 검사가 이루어진다.
이제 제 4 도를 참조하면, SRAM 셀(302)이 상세히 도시되어 있다. 셀(302)은 여러 가지 방식으로 결점이 있을 수 있다. 일어날 수 있는 첫 번째 결점은 노드(404)에서부터 공급 라인(406)까지의 쇼트-회로(402) 또는 노드(410)에서부터 공급 라인(412)까지의 쇼트 회로(408)이다. 두 번째 결점은 트랜지스터(416)의 게이트 산화물을 브릿징하는 게이트 산화물 결점(414)이며 상기 트랜지스터(416)의 게이트 산화물은 래치(314)의 변환기들 중 한 인버터의 기능적 부분이다. 결점(402, 408, 414)으로 인해, 메모리 셀(302)은 상기 결점의 저항에 따라 스턱-앳 폴트 또는 데이터 보존 폴트를 일으킬 수 있다. 이들 결점들은 판독/기입 동작또는 데이터 보존 검사를 조종함으로써 검출할 수 있다. 그렇지만, 셀(302)이 게이트 산화물 결점(414)을 가지고 있어서, Vss로 누설 전류를 일으킨다고 가정하자. 로직 1이 연속으로 기입되어 판독되고 저항이 충분히 높으면, 판독 동작은 기입된 바와 같은 동일한 로직값을 찾는데 있어서 성공적으로 될 수 있다. 그러므로, 결점(141)은 종래의 검사 절차를 사용하여 발견될 필요가 없다. 결점(414)은 통상적으로 SRAM(300)에서 동작되는 정지 전류 측정으로 검출될 수 있다. 그렇지만, 종래 SRAM의 셀은 연속적인 액세스만 가능하며 이것은 실행되는 절차가 길다는 것을 의미한다. 본 발명에서, IDDQ검사는 이 결점을 발견하기 위해 모든 활성화된 셀을 병렬로 주사한다. 세 번째 가능한 결점은 워드 라인 WLi에서부터 Vss 공급 라인까지의 쇼트-회로(418)이다. 이 결점은 액세스 트랜지스터(310, 312)가 턴 온되는 것을 방해한다. 이에 의해 메모리 셀(102)은 인에이블되지 못한다. 본 발명의 IDDQ측정은 모든 셀들을 병렬로 주사하여 비교적 높은 전류를 일으키는 이러한 형태의 결점을 검출한다. 네 번째 가능한 결점은 비트-바 라인 NBLj과 비트 라인 BLj+1사이의 쇼트 회로(420)이며 이것은 대용량 SRAM에서 일어날 수 있으며, 상기 SRAM의 셀은 25㎛2으로 매우 작으며, 그러므로 작은 열 피치를 가진다. 이 결점(420)은 공급 전압 VDD와 Vss가 선택적으로 공급되는 상기 인접한 라인에 의해 본 발명에 따라 IDDQ-검사에서 쉽게 검출된다. 상기 예들은 모든 셀들이 병렬로 주사될 때 본 발명에 따른 검사 수단을 구비한 SRAM의 강력한 검사 성능을 설명한 것이다.
제 1 도는 본 발명의 DRAM 을 구비한 회로도.
제 2 도는 결점이 설명된 통상의 DRAM 다이어그램.
제 3 도는 본 발명의 SRAM을 구비한 회로도.
제 4 도는 결점이 설명된 통상의 SRAM 다이어그램.
* 도면의 주요부분에 대한 부호의 설명 *
102, 104, 106, 108 : 셀 116 : X-디코더
118 : Y-디코더 128, 130, 132, 134 : 트랜지스터
122 : 비트 라인 구동기

Claims (12)

  1. 행들과 열들로 기능적으로 구성된 복수의 메모리 셀들을 가진 메모리를 구비한 전자 회로에 있어서,
    상기 회로는, 상기 열들 중 적어도 특정한 열의 적어도 두 개의 메모리 셀들 중 선택된 개수를 동시에 그리고 병렬로 접속 및 액세스하도록 선택적으로 동작하여 상기 메모리 셀들을 동시에 검사하는 검사 회로를 포함하며,
    상기 메모리 셀들 중 적어도 무결점의(nondefective) 메모리 셀들은 검사 동안 유도된 핫-전자 주입 또는 폴러-노드하임 터널링을 갖지 않는 것을 특징으로 하는 복수의 메모리 셀을 가진 메모리를 구비한 전자 회로.
  2. 제 1 항에 있어서,
    상기 검사 회로는 복수의 열들의 모든 셀들을 동시에 그리고 병렬로 액세스 하도록 동작되는, 복수의 메모리 셀을 가진 메모리를 구비한 전자 회로.
  3. 제 2 항에 있어서,
    상기 검사 회로는 상기 메모리의 모든 셀들을 동시에 그리고 병렬로 액세스 하도록 동작되는, 복수의 메모리 셀을 가진 메모리를 구비한 전자 회로.
  4. 제 1 항에 있어서,
    상기 메모리는 랜덤 액세스 메모리를 포함하는, 복수의 메모리 셀을 가진 메모리를 구비한 전자 회로.
  5. 제 4 항에 있어서,
    상기 랜덤 액세스 메모리는 DRAM 을 포함하는, 복수의 메모리 셀을 가진 메로리를 구비한 전자 회로.
  6. 제 4 항에 있어서,
    상기 랜덤 액세스 메모리는 SRAM 을 구비하는, 복수의 메모리 셀을 가진 메모리를 구비한 전자 회로.
  7. 제 1 항에 있어서,
    상기 메모리는 CCD 메모리를 구비하는, 복수의 메모리 셀을 가진 메모리를 구비한 전자 회로.
  8. 제 1 항에 있어서,
    상기 메모리는 LCD 를 구비하는, 복수의 메모리 셀을 가진 메모리를 구비한 전자 회로.
  9. 제 1 항에 있어서,
    상기 메모리는 웨이퍼 스케일 회로를 구비하는, 복수의 메모리 셀을 가진 메모리를 구비한 전자 회로.
  10. 제 1 항에 있어서,
    상기 검사 회로는 먼저 상기 메모리의 모든 열들의 모든 메모리 셀들을 병렬로 액세스하도록 동작되며, 이 동작에 의해 소정의 문턱값보다 더 큰 전류가 상기 메모리를 통해 흐르면, 모든 열들보다 더 적은 열들의 모든 셀들을 병렬로 액세스하는, 복수의 메모리 셀을 가진 메모리를 구비한 전자 회로.
  11. 제 1 항에 있어서,
    상기 행들의 각각의 행 내의 셀들은 각각의 워드 라인에 접속되며;
    상기 열들의 각각의 열 내의 셀들은 각각의 비트 라인에 접속되며;
    상기 검사 회로는 상기 열들 중 특정한 열의 소정 수의 셀들에 접속된 상기 워드 라인들 중 적어도 특정한 워드 라인들을 활성화시키도록 동작하며, 정지 전압에 의해 상기 특정한 열과 관련된 상기 비트 라인들 중 특정한 비트 라인을 구동하도록 동작되는, 복수의 메모리 셀을 가진 메모리를 구비한 전자 회로.
  12. 제 11 항에 있어서,
    상기 메모리는,
    상기 각각의 워드 라인들에 결합되어, 상기 행들 중 특정한 행과 관련된 행어드레스를 수신하면 상기 행들 중 특정한 행을 선택하는 행 디코딩 수단;
    상기 각각의 비트 라인들에 결합되어, 상기 열들 중 특정한 열과 관련된 열 어드레스를 수신하면 상기 열들 중 적어도 특정한 열을 선택하는 열 디코딩 수단;
    상기 열 디코딩 수단과 상기 열들 사이에 결합되어, 상기 비트 라인들을 선택적으로 구동하는 비트 라인 구동기 수단; 및
    상기 각각의 비트 라인들에 결합되어, 상기 각각의 비트 라인들을 선-충전하는 선-충전 수단을 포함하며,
    상기 검사 회로는,
    상기 열 디코딩 수단에 워드 라인들이 접속되지 않도록 상기 워드 라인들과 상기 열 디코딩 수단 사이에 결합된 제 1 스위치 수단;
    상기 워드 라인들을 공급 전압 노드에 접속하기 위하여 상기 워드 라인들과 상기 공급 전압 노드 사이에 결합된 제 2 스위치 수단; 및
    적어도 상기 특정한 열의 상기 비트 라인을 구동시키기 위해 적어도 상기 선-충전 수단 또는 비트 라인 구동기들을 제어하는 제어 수단을 포함하는 복수의 메모리 셀을 가진 메모리를 구비한 전자 회로.
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