JP3690827B2 - メモリ装置付電子回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、機能的に行列配置した複数個のメモリセルを有するメモリ装置を備えた電子回路に関するものである。
【０００２】
【従来の技術】
電子回路、特に、集積回路の系統的かつ自動的な試験は、その重要性が増大している。次世代の各回路は、回路部品の密度および回路系統の機能性が絶えず増大しており、個々の回路が複雑化しているがために、手間および経費をかけなければ回路動作の欠陥を検出し、検索し得なくなっている。例えば生命維持系や航空機制御系を信頼し得なくする隠れた欠陥を稼動使用時に呈する回路製品を顧客が受入れることは期待し得ず、したがって、回路製品の無欠陥動作を保証する試験を行なうことは、製造者および顧客の双方にとって極めて重大である。
【０００３】
ＳＲＡＭやＤＲＡＭなどのランダムアクセスメモリは、通例、運用試験およびデータ保持試験の少なくとも一方を受ける。運用試験では、一連の読取り書込み動作をメモリ装置の各セル毎に、アドレス順の増減に従って順次に適用し、データ支持試験では、各セル毎に書込みを行なって、予定の待時間の後に検査し、蓄積した論理状態に影響する電流漏洩が生じていたか否かを調べる。ビット指向メモリにおけるメモリセルおよびワード指向メモリにおけるメモリセルの群は順次にしかアクセスできないので、試験過程が長たらしくなる。
【０００４】
１メガビット程度もしくはそれ以上の蓄積容量を有する半導体メモリの従来の試験は、製造コストのかなりの百分率を占める。例えば４メガビットＤＲＡＭについては、この百分率が１０％に達し、より大きいメモリ装置については、この百分率が、試験を行なうのに要する時間が蓄積容量の拡大とともに増大するに従って、さらに増大し、６４メガビットＤＲＡＭの試験については、１メガビットＤＲＡＭの試験の２４０倍の経費がかかることになる。このことは、６４メガビットＤＲＡＭの試験経費と総経費との比が、受入れ難く高いほぼ４０％に達することを意味する。したがって、ウエハスケール素子を含めた半導体基板上に集積し得るトランジスタの密度および系統機能性の個数の増大に伴い、従来技術の試験は、ＩＣメモリ製品の商業上の生存能力を決める有力な要因となっており、その詳細は、井上他著「低経費メモリ試験用新試験加速チップ」ＩＥＥＥコンピュータの設計・試験誌、１９９３年３月号、第１５〜１９頁を参照されたい。
【０００５】
集積回路の、電流供給監視方法（ＣＳＭ）とも称する零入力電流（ＩDDQ ）試験は、零入力電流の監視による製造過程上の欠陥の位置選定を目指すものであり、このＩDDQ 試験技術は、静的ＣＭＯＳＩＣの製造過程上の実際の欠陥の解析に多大な望みを示している。ＣＭＯＳ論理回路における零入力電流すなわち定常状態電流は、極めて小さく、例えば、１μＡ程度にする必要があり、この場合、如何なる偏移も容易に検出し得、この試験技術の可能性は、経費削減と品質および信頼性の増大との面で大きい。
【０００６】
ＩＣに生ずる欠陥の典型例は、接着欠陥とゲート酸化物欠陥とである。接着欠陥は、回路節点と電源線との間の予期せぬ電気的導通接触によって生ずる症状であり、したがって、回路の論理動作を妨害する素子構造的な論理レベルの上昇・低下を来たすものである。電源線と信号線との間の低抵抗による橋絡が形成する橋絡欠陥がかかる接着現象を起こす。一方、ゲート酸化物欠陥は、全くパラメトリックの場合が多く、したがって、論理電圧レベルによっては決まらず、従来の電圧方法では検出されない。また、ゲート酸化物欠陥は、接着動作もおこすが、典型的には、ＩDDQ 試験によりかかる欠陥を検出することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、ある種の回路は、従来は、その特別の構成の故にＩDDQ 試験を適用し得なかった。ＤＲＡＭメモリセルの例えばゲート酸化物に欠陥があれば、メモリセルの容量に蓄積した電荷が漏洩し、したがって、零入力状態では電流が流れず、本質的に、ＩDDQ 試験によっては検出し得ない。現在はかかる欠陥は、予期される欠陥の種類に応じ、前述した従来の運用試験もしくは長たらしいデータ保持試験によって検出している。ＳＲＡＭは、ＩDDQ 試験を適用し得るが、別々にしかアクセスし得ないので、経費の点で望ましい選択ではなかった。
【０００８】
【課題を解決するための手段】
本発明の目的は、メモリ装置一般、特に、ＤＲＡＭおよびＳＲＡＭをＩDDQ 測定によって試験する手段を提供することにあり、本発明の他の目的は、半導体ランダムアクセスメモリのＩDDQ および電圧のいずれか一方の測定による試験にかかる経費を削減することにある。
【０００９】
かかる目的を達成するために、本発明は、機能的に行列配置した複数個のメモリセルを有するメモリ装置を備えた電子回路であって、前記メモリセルのうちの少なくとも欠陥のないメモリセルに試験中に熱い電子の注入又はファウラー・ノルドハイムトンネル現象が生じないようになっているメモリ装置付電子回路において、このメモリ装置付電子回路が、少なくとも１つの特定の列における少なくとも２つの選択した個数のメモリセルを接続するとともに同時に且つ並列にアクセスし、これらの少なくとも２つのメモリセルに零入力電流試験を行うように選択的に動作する試験手段を有していることを特徴とする。
【００１０】
通常は、各列当り１ビットだけのメモリセルをアクセスして、従来の方法によりデータを再生し、もしくは、蓄積する。通常のメモリ動作においては、同一列の２個以上のメモリセルを並列にアクセスすることは、データ蓄積の際の非能率な重複およびデータ再生の際の消去を意味する。本発明においては、メモリ装置を試験状態にして、特定の少なくとも１列の２個以上のメモリセルを並列にアクセスする。すなわち、複数個のメモリセルが、相互の並列接続により、同時にアクセス可能となり、したがって、メモリセルに零でない零入力電圧を加えて、いずれかのメモリセルが電流漏洩により現われる欠陥を呈すれば、並列に配置した全セルに施すＩDDQ 測定により欠陥を検出し得ることになる。なお、ある種の並列アクセスは、消去動作中の急速ＥＥＰＲＯＭにもおこる。しかしながら、この並列アクセスは、ＩDDQ 試験とは全く異なる目的のものであり、ファウラー・ノルドハイムトンネル現象又は熱い電子の注入を含んでいる。なお、急速メモリの詳細については、例えば、インテル社、メモリ製品データハンドブック、１９９２年版３−３２０〜３−３２３頁を参照されたい。
【００１１】
このようにして検出可能の欠陥の一例は、データ保持節点、例えば、ＤＲＡＭセルの容量素子もしくはＳＲＡＭセルにおける交叉結合インバータの相互接続点と電源線との間の短絡であり、他の一例は、ＤＲＡＭセルにおけるＦＥＴ容量素子の欠陥ゲート酸化物であって、かかる欠陥は、電流漏洩として現われるデータ保持欠陥の範囲に入るものである。
【００１２】
試験手段は、複数列のメモリセルあるいは全列の全セルを並列にアクセスするように動作するのが好ましく、このようにすれば、複数列からなる特定のメモリ片もしくは集積メモリにおける欠陥セルの有無が容易に検出される。
【００１３】
また、試験手段が、まず、メモリ装置の全列の全メモリセルを並列にアクセスし、その結果、所定閾値より大きい電流がメモリ装置に流れたときには、ついで、全メモリセルを並列にアクセスする列の数を減らすように動作するようにすることもできる。このようにして欠陥セルの存在が検出され、その欠陥セルの位置決めが望ましい場合には、被験片すなわちメモリの行群および列群を、効率のより探索過程、例えば、メモリ領域を半分ずつ順次に探索するようにして、欠陥位置が十分正確に判るまで走査する。この探索過程は、例えば、メモリ装置が余分の特徴を備えている場合に、欠陥を有する列を、ＩDDQ 試験の結果により制御して、余分の列に置換することにより、機能的に欠陥セルを消去するのに用いることができる。
【００１４】
典型的なランダムアクセスメモリにおいては、１行の全メモリセルをワードラインに接続するとともに、１列の全メモリセルを、ビット当り単一セルを有するＤＲＡＭにおけるように単一ビットラインに接続し、あるいは、ＳＲＡＭもしくはビット当り対のセルを有するＤＲＡＭにおけるようにビットラインとビットバーラインとの間に接続してある。本発明においては、前記試験手段が、特定の１つの列の所定数のメモリセルに接続された全ての又は特定のワードラインを活性化するとともに、前記特定の１つの列と関連する特定の１つのビットラインを零入力電圧により駆動する動作を行なうように。
【００１５】
試験状態においては、ビット当り単一セルとしたＤＲＡＭの全列の全ビットのセルを並列に接続するものとする。この状態は、全ワードラインを活性化することによって達成される。さて、通常のビットライン駆動器もしくは予充電論理回路により、例えば３．３ボルトの電源電圧ＶDDの高論理レベルに全ビットラインを駆動すると、その結果として、全メモリセルがそれぞれ３．３ボルトの高電圧になる。電流漏洩が存在すれば、ＩDDQ 測定により検出される。隣接列のビットラインを相補論理電圧により駆動すれば、ＩDDQ 測定によりビットライン間の短絡を検出することができる。相補的に充電した容量素子対に相補的論理状態を蓄積して単一の情報ビットを形成する対のメモリセルを備えたＤＲＡＭがあり、ビットラインおよびビットバーラインを電圧ＶDDで駆動すれば、接地への漏洩電流によって生ずる欠陥が発見され、また、ビットラインおよびビットバーラインを接地電位で駆動すれば、電圧ＶDDへの漏洩電流によって生ずる欠陥を発見することができる。
【００１６】
ＳＲＡＭにも同様の過程を適用することができる。ＳＲＡＭの各列は、ビットラインおよびビットバーラインと呼ばれる一対のビットラインを備えており、ＳＲＡＭセルはビットラインおよびビットバーラインに接続してある。全ビットラインを高論理レベルに駆動するとともに全ビットバーラインを低論理レベルに駆動するとともに、全セルを同時にアクセスすることによって並列に接続すれば、接着欠陥およびセルの第１論理状態に関連したデータ保持欠陥を検出することができる。逆に、全ビットバーラインを高論理レベルに駆動するとともに全ビットラインを低論理レベルに駆動し、全セルを並列に接続すれば、接着欠陥およびセルの第２論理状態に関連したデータ保持欠陥を検出することができる。
【００１７】
本発明の概念は、種々の方法で補充することができる。例えば、全ワードラインを行復号器から切離して高論理レベルに駆動し、すなわち、例えば通過トランジスタにより試験状態で活性状態にするとともに、ワードライン群の一部もしくは単一のワードラインを、あり得る欠陥の検出および位置決めのために、試験状態で活性化することができる。ビットラインおよびビットバーラインは、予充電論理回路もしくはビットライン駆動器を用いて高論理レベルもしくは低論理レベルに駆動することができる。試験手段は、簡単に、メモリを正常動作状態にするための符号の他に２符号を発生させる順次動作回路として、ビットラインおよびビットバーラインを予充電論理レベルより上下にずれた論理レベルに駆動し得るようにする。
【００１８】
本発明による試験方法は、従来のメモリ装置、すなわち、メモリ素子と物理的に集積した試験手段をもたないメモリ装置にも適用することができる。そのためには、適当な探針をワードライン、ビットラインおよびメモリ電源ラインに接触させて配置して、ＩDDQ 試験を遂行するのに必要な電圧をそれぞれ供給する。しかしながら、これには、探針の正確な位置決めに予分の過程を要し、そのために、余分な誤作および遅延が導入されることになる。したがって、電子回路と物理的に集積した試験手段を設けて、各チップあるいは各ウエハ毎に各回路が分担する特徴の試験をするのが望ましい。
【００１９】
本発明は、特にＤＲＡＭおよびＳＲＡＭに適したものである。また、試験を行なうために構成した配列の素子群を並列に接続する本発明は、ＣＣＤ（電荷結合素子）およびＬＣＤ（液晶表示器）の試験にも適用可能である。ＣＣＤは直列メモリ素子群であり、電荷の量を、クロック信号の制御のもとに形成して典型的には二次元マトリックスに配置した一連の電位井戸群すなわちメモリセル中で順次に移動させるものであり、動的クロック信号の替わりに静的制御信号のパターンを適用することにより、少なくともクロック信号の領域に関する限り、例えばＩDDQ 測定によってＣＣＤを試験し得るようにする。また、ＬＣＤは、典型的には、液晶セルの二次元配置を備え、その光学的状態を、導体の格子を介して適切な制御電圧を供給することにより、個々に制御し得るようにしたものである。なお、正常動作時のＬＣＤ液晶セルは、液晶セルを破損しないようにするために、時間依存制御信号によって駆動する。時間依存の試験電圧パターンを適用して、組合わせた時間平均の電流値を測定すれば、欠陥セル存在の有無に関する指示が得られる。
【００２０】
本発明は、典型的には行列配置の構成を有する他の種類の電子回路にも拡大して適用することができ、例えば、ランダムもしくは順次のアクセスが可能で、それぞれのバスを介して相互に接続した処理要素もしくは処理状態の構成は、試験状態で並列に接続することにより、同様にＩDDQ 試験を施すことができる。
【００２１】
【実施例】
以下に図面を参照して実施例につき本発明を詳細に説明する。
ランダムアクセス読取・書込半導体メモリは、基本的には、２部類すなわちＳＲＡＭおよびＤＲＡＭに区分される。「ＳＲＡＭ」なる語は、静的ランダムアクセスメモリを表わし、電源を付勢した状態で、制御信号なしに、データ内容を保持するメモリを指している。ＳＲＡＭセルは、典型的には、交叉結合した論理インバータ対のような双安定回路を備えており、一方が高論理レベルを生じ、他方が低論理レベルを生ずるインバータ対を備えることによって高論理レベルが蓄積され、一方が低論理レベルを生ずるインバータ対を備えることによって低論理レベルが蓄積される。「ＤＲＡＭ」なる語は、動的ランダムアクセスメモリを表わし、データを蓄積して保持するためには、メモリセルに制御信号（再起信号）を反復して適用する必要があるメモリを指している。この反復制御動作は、「再起サイクル」として知られている。ＤＲＡＭセルは、典型的には、単一ビットの情報を電荷の量として蓄積する容量素子を備えており、予定の閾値を超える量の電荷によって高論理レベルを表わし、その閾値より少ない量の電荷によって低論理レベルを表わす。なお、ＤＲＡＭは、相補的に充電して単一ビットの情報を形成する容量素子対に相補的論理状態を蓄積する二重セルを備えることもできる。
【００２２】
図１には、ＤＲＡＭ１００の構成例を示す。ＤＲＡＭ１００は、多数の同一のビットセルを備えているが、図１には４個のセル１０２、１０４、１０６および１０８のみを簡明に示してある。セルは機能的に行列配置してあり、ｉ行およびｉ＋１行のセルは、それぞれ、ワードラインＷＬi およびＷＬi+1 に接続してあり、ｊ列およびｊ＋１列のセルは、それぞれ、ビットラインＢＬj およびＢＬj+1 に接続してある。これらのセルは同一であるから、セル１０２のみについて詳細に説明する。セル１０２は、ｉ行およびｊ列に位置し、ビットラインＢＬj に接続した電流チャネルを有するとともに、ワードラインＷＬi に接続した制御電極を有するアクセストランジスタ１１０を有し、さらに、節点１１４を介したトランジスタ１１０の電流チャネルと、通例「プレート」と呼ぶＶSS電源線との間に接続した容量素子１１２を有している。単一ビットの情報は、容量素子１１２中の電荷量としてセル１０２に蓄積し、高論理レベルは、予定閾値を超える電荷によって表わし、低論理レベルは、その閾値より少ない電荷によって表わす。
【００２３】
ＤＲＡＭ１００は、さらに、Ｘ復号器１１６、Ｙ復号器１１８、予充電論理回路１２０、ビットライン駆動器１２２および読取・書込回路１２４を有している。復号器１１６および１１８、予充電器１２０、ビットライン駆動器１２２および読取・書込回路１２４は、すべてＤＲＡＭの従来周知の部品であり、これらの部品の実体および従来の動作については、ここでは詳細な説明を要しない。
【００２４】
ＤＲＡＭ１００は、メモリ装置のＩDDQ 試験を行なうための特徴を備えている。試験制御ブロック１２６は、試験状態で動作して、ワードライン群中のＷＬi+1 とＹ復号器１１８との間に配置したトランジスタ１２８〜１３０を非導通にするとともに、それらのワードラインと電圧ＶDDを導く電源節点との間に配置したトランジスタ１３２〜１３４を導通させ、これにより、セル１０２、１０４、１０６および１０８をすべて、それぞれのビットラインに接続する。さらに、試験制御ブロック１２６は、例えば、予充電論理回路１２０もしくはビットライン駆動器１２２を介して、特にビットラインＢＬj およびＢＬj+1 を駆動するように動作し、例えば、すべてを３．３ボルトに駆動して、すべてのセルを並列に、すなわち、電圧ＶDDと接地との間に接続する。いずれかのセルに電流漏洩を起こさせる欠陥は、いずれも、ＩDDQ 試験の電流測定により、例えば、図示の回路の電源節点から流れる電流の測定によって露わになる。実際に、全セルを同時に走査するので、高効率の品質検査が実現される。図１においては、個々の制御ライン１３６および１３８を介し、試験制御ブロック１２６によりトランジスタ１３２〜１３４を制御することができ、したがって、欠陥の存在のみならず、その位置も検出される。あるいはまた、トランジスタ１３２〜１３４を、単一の制御線（図示せず）により、同時に導通および非導通にすることもでき、その場合には、トランジスタ１３２〜１３４を制御する制御線に要する基板領域が少なくて済むことになる。
【００２５】
さて、図２に転ずると、セル１０２には種々の態様の欠陥が生じている。第１に起り得る欠陥は、節点１１４からＶSS電源線２４への短絡回路２０２であり、第２の欠陥は、容量素子として接続したトランジスタ１１２のゲート酸化物を橋絡するゲート酸化物欠陥である。かかる欠陥２０２および２０４は、欠陥の抵抗に応じて、接着零欠陥もしくはデータ保持欠陥をメモリセル１０２に起させ得るが、従来は、書込・読取動作の監視もしくはデータ保持試験によって検出していた。しかしながら、セル１０２がゲート酸化物欠陥２０４をもっているとすると、ＶSS電源線に電荷を徐々に漏出させることになる。論理１の書込・読取りを急速に連続して行ない、抵抗が十分に高い場合には、読取り動作は、書込んだのと同じ論理値を見出し得る。したがって、ゲート酸化物欠陥２０４は、従来の試験手順を用いて検出する必要がない。この場合における漏洩電流は短時間しか流れないので、従来どおりに行なう零入力電流測定はゲート酸化物欠陥を検出し得ないが、これは、容量素子１１２の容量が極めて小さく、典型的には、数メガビットメモリに対して５０ｐＦ程度であり、したがって、極めて少ない電荷しか保持しない、という事実による。このゲート酸化物欠陥は、従来は、データ保持試験によって検出したが、本発明では、静電気的に活性化した全セルをＩDDQ 測定により並列に走査してこの欠陥を検出する。第３に起り得る欠陥は、ワードラインＷＬｉからＶSS電源線への短絡回路２０６である。この欠陥は、アクセストランジスタ１１０が導通するのを妨げ、したがって、メモリセル１０２を永久的に不活動状態にする。本発明では、ＩDDQ 測定によって全セルを並列に走査し、この種の欠陥が相対的に大きい電流を生じさせるので、この種の欠陥を検出する。第４に起り得る欠陥は、隣接ビットライン間の短絡回路２０８であり、メモリセルが極めて小さく、典型的には１．５μｍ2 程度であり、したがって、列ピッチが小さい大容量ＤＲＡＭに起り易い。この欠陥２０８は、本発明によるＩDDQ 試験において、隣接ビットラインに電源電圧ＶDDとＶSSとを交互に供給することによって容易に検出される。以上の各例は、本発明による試験手段を備えたＤＲＡＭの強力な試験能力の説明に資するものであろう。
【００２６】
図３にはＳＲＡＭ３００を示す。ＳＲＡＭ３００は、多数の同一のビットセルを備えているが、図３には４個のビットセル３０２，３０４，３０６および３０８のみを簡明に示してある。セルは機能的に行列に配置し、行ｉとｉ＋１とのセルを、それぞれ、ワードラインＷＬi とＷＬi+1 とに接続し、列ｊとｊ＋１とのセルを、それぞれ、ビットラインＢＬj およびビットバーラインＮＢＬj とビットラインＢＬj+1 およびビットバーラインＮＢＬj+1 とに接続する。これらのセルは同一であるから、セル３０２のみについて詳細に説明する。セル３０２は、ｉ行およびｊ列に位置しており、ビットラインＢＬj に電流チャネルを接続するとともに、ワードラインＷＬi に制御電極を接続した第１アクセストランジスタ３１０、ビットバーラインＮＢＬj に電流チャネルを接続するとともにワードラインＷＬi に制御電極を接続した第２アクセストランジスタ３１２、および、第１と第２とのアクセストランジスタ３１０と３１２との電流チャネル間に接続したラッチ回路３１４を有している。ラッチ回路３１４は、電源電圧節点（図示せず）間に配置した２個の交叉結合インバータからなっている。単一ビットの情報は、ラッチ回路３１４の双安定状態の一方としてセル３０２に蓄積される。
【００２７】
ＳＲＡＭ３００は、さらに、Ｘ復号器３１６、Ｙ復号器３１８、予充電論理回路３２０、ビットライン駆動器３２２および読取・書込回路３２４を備えており、復号器３１６および３１８、予充電論理回路３２０、ビットライン駆動器３３２並びに読取・書込回路３２４は、すべて、ＳＲＡＭの従来周知の部品であり、これらの部品の実体および通常動作については、ここでは詳細な説明を要しない。
【００２８】
ＳＲＡＭ３００は、また、メモリ装置のＩDDQ 試験を可能にする特徴を備えている。試験制御ブロック３２６は、試験状態で動作して、ワードライン群中ＷＬi およびＷＬi+1 とＹ復号器３１８との間に配置したトランジスタ３２８〜３３０を非導通にするとともに、ワードライン群と電圧ＶDDを導く電源節点との間に配置したトランジスタ３３２〜３３４を導通させ、これにより、全セル３０２，３０４，３０６および３０８がそれぞれのビットラインおよびビットバーラインに接続される。さらに、試験制御ブロック３２６は、ビットラインおよびビットバーラインのうち、ＢＬj ，ＮＢＬj ，ＢＬj+1 およびＮＢＬj+1 を、例えば、予充電論理回路３２０もしくはビットライン駆動器３２２を介して駆動するように動作し、例えば、ビットライン群はすべて３．３ボルトに駆動し、ビットバーライン群は接地する。これにより、全セルが並列に、すなわち、電圧ＶDDと接地との間に接続される。第１論理状態におけるいずれかのセルに電流漏洩を起させる欠陥は、いずれも、ＩDDQ 試験における電流測定を通じて図示の回路の電源節点から流れる電流を測定することによって露わになる。その際、ビットバーラインがすべて３．３ボルトに駆動されるとともに、ビットラインが接地され、これにより、各セルの第２論理状態における電流漏洩に対する点検が行なわれる。実際に、全メモリセルを同時に走査して、ＳＲＡＭの高効率品質検査を実現することになる。
【００２９】
さて、図４に転じて、ＳＲＡＭセル３０２をさらに詳細に示すと、セル３０２には種々の態様の欠陥が生じている。第１に起り得る種類の欠陥は、節点４０４からＶSS電源線４０６への短絡回路４０２もしくは節点４１０からＶDD電源線４１２への短絡回路４０８である。第２の欠陥は、ラッチ回路３１４のインバータ対の一方の機能的部分をなすトランジスタ４１６のゲート酸化物を橋絡するゲート酸化物欠陥４１４である。これらの欠陥４０２，４０８および４１４は、欠陥の抵抗値に応じて、メモリセル３０２に接着欠陥もしくはデータ保持欠陥を起こさせることができ、従来は、書込み・読取り動作の監視もしくはデータ保持試験によって検出していた。しかしながら、メモリセル３０２がゲート酸化物欠陥４１４を有しているとすると、電圧ＶSSへの電流漏洩を起すことになる。論理値１の書込みおよび読取りを急速に連続して行ない、抵抗値が十分に高い場合には、読取り動作は、書込んだのと同じ論理値を見出し得る。したがって、欠陥４１４は、従来の試験過程を用いて見出す必要がない。ＳＲＡＭ３００に従来施した零入力電流測定によっても欠陥４１４を検出することができる。しかしながら、従来のＳＲＡＭにおけるメモリセルは、静電的にのみアクセスし得るものであり、長たらしい手順を行なう必要があるが、本発明においては、ＩDDQ 試験により活性化した全セルを並列に走査してこの欠陥４１４を検出することになる。第３に起り得る欠陥は、ワードラインＷＬj からＶSS電源線への短絡回路４１８であり、この欠陥は、アクセストランジスタ３１０および３１２が導通状態になるのを妨げ、その結果、メモリセル１０２を永久的に不活動状態にする。本発明におけるＩDDQ 測定は、全セルを並列に走査し、この種の欠陥が相対的に大きい電流を生じさせるので、この種の欠陥も検出する。第４に起り得る欠陥は、ビットバーラインＮＢＬj とビットラインＢＬj+1 との間の短絡回路４２０であり、メモリセルが極めて小さく、典型的には２５μｍ2 程度であり、したがって、列ピッチが小さい大容量ＳＲＡＭに起り易い。この欠陥４２０は、本発明によるＩDDQ 試験において、かかる隣接ライン間に電源電圧ＶDDとＶSSとを交互に供給することによって容易に検出される。以上の各例は、全セルを並列に走査し得るのであるから、本発明による試験手段を備えたＳＲＡＭの強力な試験能力の説明に資するものであろう。
【図面の簡単な説明】
【図１】 本発明によるＤＲＡＭ付電子回路の構成を示すブロック線図である。
【図２】 ＤＲＡＭセルの典型的な欠陥を説明する線図である。
【図３】 本発明によるＳＲＡＭ付電子回路の構成を示すブロック線図である。
【図４】 ＳＲＡＭの典型的な欠陥を説明する線図である。
【産業上の利用分野】
本発明は、機能的に行列配置した複数個のメモリセルを有するメモリ装置を備えた電子回路に関するものである。
【０００２】
【従来の技術】
電子回路、特に、集積回路の系統的かつ自動的な試験は、その重要性が増大している。次世代の各回路は、回路部品の密度および回路系統の機能性が絶えず増大しており、個々の回路が複雑化しているがために、手間および経費をかけなければ回路動作の欠陥を検出し、検索し得なくなっている。例えば生命維持系や航空機制御系を信頼し得なくする隠れた欠陥を稼動使用時に呈する回路製品を顧客が受入れることは期待し得ず、したがって、回路製品の無欠陥動作を保証する試験を行なうことは、製造者および顧客の双方にとって極めて重大である。
【０００３】
ＳＲＡＭやＤＲＡＭなどのランダムアクセスメモリは、通例、運用試験およびデータ保持試験の少なくとも一方を受ける。運用試験では、一連の読取り書込み動作をメモリ装置の各セル毎に、アドレス順の増減に従って順次に適用し、データ支持試験では、各セル毎に書込みを行なって、予定の待時間の後に検査し、蓄積した論理状態に影響する電流漏洩が生じていたか否かを調べる。ビット指向メモリにおけるメモリセルおよびワード指向メモリにおけるメモリセルの群は順次にしかアクセスできないので、試験過程が長たらしくなる。
【０００４】
１メガビット程度もしくはそれ以上の蓄積容量を有する半導体メモリの従来の試験は、製造コストのかなりの百分率を占める。例えば４メガビットＤＲＡＭについては、この百分率が１０％に達し、より大きいメモリ装置については、この百分率が、試験を行なうのに要する時間が蓄積容量の拡大とともに増大するに従って、さらに増大し、６４メガビットＤＲＡＭの試験については、１メガビットＤＲＡＭの試験の２４０倍の経費がかかることになる。このことは、６４メガビットＤＲＡＭの試験経費と総経費との比が、受入れ難く高いほぼ４０％に達することを意味する。したがって、ウエハスケール素子を含めた半導体基板上に集積し得るトランジスタの密度および系統機能性の個数の増大に伴い、従来技術の試験は、ＩＣメモリ製品の商業上の生存能力を決める有力な要因となっており、その詳細は、井上他著「低経費メモリ試験用新試験加速チップ」ＩＥＥＥコンピュータの設計・試験誌、１９９３年３月号、第１５〜１９頁を参照されたい。
【０００５】
集積回路の、電流供給監視方法（ＣＳＭ）とも称する零入力電流（ＩDDQ ）試験は、零入力電流の監視による製造過程上の欠陥の位置選定を目指すものであり、このＩDDQ 試験技術は、静的ＣＭＯＳＩＣの製造過程上の実際の欠陥の解析に多大な望みを示している。ＣＭＯＳ論理回路における零入力電流すなわち定常状態電流は、極めて小さく、例えば、１μＡ程度にする必要があり、この場合、如何なる偏移も容易に検出し得、この試験技術の可能性は、経費削減と品質および信頼性の増大との面で大きい。
【０００６】
ＩＣに生ずる欠陥の典型例は、接着欠陥とゲート酸化物欠陥とである。接着欠陥は、回路節点と電源線との間の予期せぬ電気的導通接触によって生ずる症状であり、したがって、回路の論理動作を妨害する素子構造的な論理レベルの上昇・低下を来たすものである。電源線と信号線との間の低抵抗による橋絡が形成する橋絡欠陥がかかる接着現象を起こす。一方、ゲート酸化物欠陥は、全くパラメトリックの場合が多く、したがって、論理電圧レベルによっては決まらず、従来の電圧方法では検出されない。また、ゲート酸化物欠陥は、接着動作もおこすが、典型的には、ＩDDQ 試験によりかかる欠陥を検出することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、ある種の回路は、従来は、その特別の構成の故にＩDDQ 試験を適用し得なかった。ＤＲＡＭメモリセルの例えばゲート酸化物に欠陥があれば、メモリセルの容量に蓄積した電荷が漏洩し、したがって、零入力状態では電流が流れず、本質的に、ＩDDQ 試験によっては検出し得ない。現在はかかる欠陥は、予期される欠陥の種類に応じ、前述した従来の運用試験もしくは長たらしいデータ保持試験によって検出している。ＳＲＡＭは、ＩDDQ 試験を適用し得るが、別々にしかアクセスし得ないので、経費の点で望ましい選択ではなかった。
【０００８】
【課題を解決するための手段】
本発明の目的は、メモリ装置一般、特に、ＤＲＡＭおよびＳＲＡＭをＩDDQ 測定によって試験する手段を提供することにあり、本発明の他の目的は、半導体ランダムアクセスメモリのＩDDQ および電圧のいずれか一方の測定による試験にかかる経費を削減することにある。
【０００９】
かかる目的を達成するために、本発明は、機能的に行列配置した複数個のメモリセルを有するメモリ装置を備えた電子回路であって、前記メモリセルのうちの少なくとも欠陥のないメモリセルに試験中に熱い電子の注入又はファウラー・ノルドハイムトンネル現象が生じないようになっているメモリ装置付電子回路において、このメモリ装置付電子回路が、少なくとも１つの特定の列における少なくとも２つの選択した個数のメモリセルを接続するとともに同時に且つ並列にアクセスし、これらの少なくとも２つのメモリセルに零入力電流試験を行うように選択的に動作する試験手段を有していることを特徴とする。
【００１０】
通常は、各列当り１ビットだけのメモリセルをアクセスして、従来の方法によりデータを再生し、もしくは、蓄積する。通常のメモリ動作においては、同一列の２個以上のメモリセルを並列にアクセスすることは、データ蓄積の際の非能率な重複およびデータ再生の際の消去を意味する。本発明においては、メモリ装置を試験状態にして、特定の少なくとも１列の２個以上のメモリセルを並列にアクセスする。すなわち、複数個のメモリセルが、相互の並列接続により、同時にアクセス可能となり、したがって、メモリセルに零でない零入力電圧を加えて、いずれかのメモリセルが電流漏洩により現われる欠陥を呈すれば、並列に配置した全セルに施すＩDDQ 測定により欠陥を検出し得ることになる。なお、ある種の並列アクセスは、消去動作中の急速ＥＥＰＲＯＭにもおこる。しかしながら、この並列アクセスは、ＩDDQ 試験とは全く異なる目的のものであり、ファウラー・ノルドハイムトンネル現象又は熱い電子の注入を含んでいる。なお、急速メモリの詳細については、例えば、インテル社、メモリ製品データハンドブック、１９９２年版３−３２０〜３−３２３頁を参照されたい。
【００１１】
このようにして検出可能の欠陥の一例は、データ保持節点、例えば、ＤＲＡＭセルの容量素子もしくはＳＲＡＭセルにおける交叉結合インバータの相互接続点と電源線との間の短絡であり、他の一例は、ＤＲＡＭセルにおけるＦＥＴ容量素子の欠陥ゲート酸化物であって、かかる欠陥は、電流漏洩として現われるデータ保持欠陥の範囲に入るものである。
【００１２】
試験手段は、複数列のメモリセルあるいは全列の全セルを並列にアクセスするように動作するのが好ましく、このようにすれば、複数列からなる特定のメモリ片もしくは集積メモリにおける欠陥セルの有無が容易に検出される。
【００１３】
また、試験手段が、まず、メモリ装置の全列の全メモリセルを並列にアクセスし、その結果、所定閾値より大きい電流がメモリ装置に流れたときには、ついで、全メモリセルを並列にアクセスする列の数を減らすように動作するようにすることもできる。このようにして欠陥セルの存在が検出され、その欠陥セルの位置決めが望ましい場合には、被験片すなわちメモリの行群および列群を、効率のより探索過程、例えば、メモリ領域を半分ずつ順次に探索するようにして、欠陥位置が十分正確に判るまで走査する。この探索過程は、例えば、メモリ装置が余分の特徴を備えている場合に、欠陥を有する列を、ＩDDQ 試験の結果により制御して、余分の列に置換することにより、機能的に欠陥セルを消去するのに用いることができる。
【００１４】
典型的なランダムアクセスメモリにおいては、１行の全メモリセルをワードラインに接続するとともに、１列の全メモリセルを、ビット当り単一セルを有するＤＲＡＭにおけるように単一ビットラインに接続し、あるいは、ＳＲＡＭもしくはビット当り対のセルを有するＤＲＡＭにおけるようにビットラインとビットバーラインとの間に接続してある。本発明においては、前記試験手段が、特定の１つの列の所定数のメモリセルに接続された全ての又は特定のワードラインを活性化するとともに、前記特定の１つの列と関連する特定の１つのビットラインを零入力電圧により駆動する動作を行なうように。
【００１５】
試験状態においては、ビット当り単一セルとしたＤＲＡＭの全列の全ビットのセルを並列に接続するものとする。この状態は、全ワードラインを活性化することによって達成される。さて、通常のビットライン駆動器もしくは予充電論理回路により、例えば３．３ボルトの電源電圧ＶDDの高論理レベルに全ビットラインを駆動すると、その結果として、全メモリセルがそれぞれ３．３ボルトの高電圧になる。電流漏洩が存在すれば、ＩDDQ 測定により検出される。隣接列のビットラインを相補論理電圧により駆動すれば、ＩDDQ 測定によりビットライン間の短絡を検出することができる。相補的に充電した容量素子対に相補的論理状態を蓄積して単一の情報ビットを形成する対のメモリセルを備えたＤＲＡＭがあり、ビットラインおよびビットバーラインを電圧ＶDDで駆動すれば、接地への漏洩電流によって生ずる欠陥が発見され、また、ビットラインおよびビットバーラインを接地電位で駆動すれば、電圧ＶDDへの漏洩電流によって生ずる欠陥を発見することができる。
【００１６】
ＳＲＡＭにも同様の過程を適用することができる。ＳＲＡＭの各列は、ビットラインおよびビットバーラインと呼ばれる一対のビットラインを備えており、ＳＲＡＭセルはビットラインおよびビットバーラインに接続してある。全ビットラインを高論理レベルに駆動するとともに全ビットバーラインを低論理レベルに駆動するとともに、全セルを同時にアクセスすることによって並列に接続すれば、接着欠陥およびセルの第１論理状態に関連したデータ保持欠陥を検出することができる。逆に、全ビットバーラインを高論理レベルに駆動するとともに全ビットラインを低論理レベルに駆動し、全セルを並列に接続すれば、接着欠陥およびセルの第２論理状態に関連したデータ保持欠陥を検出することができる。
【００１７】
本発明の概念は、種々の方法で補充することができる。例えば、全ワードラインを行復号器から切離して高論理レベルに駆動し、すなわち、例えば通過トランジスタにより試験状態で活性状態にするとともに、ワードライン群の一部もしくは単一のワードラインを、あり得る欠陥の検出および位置決めのために、試験状態で活性化することができる。ビットラインおよびビットバーラインは、予充電論理回路もしくはビットライン駆動器を用いて高論理レベルもしくは低論理レベルに駆動することができる。試験手段は、簡単に、メモリを正常動作状態にするための符号の他に２符号を発生させる順次動作回路として、ビットラインおよびビットバーラインを予充電論理レベルより上下にずれた論理レベルに駆動し得るようにする。
【００１８】
本発明による試験方法は、従来のメモリ装置、すなわち、メモリ素子と物理的に集積した試験手段をもたないメモリ装置にも適用することができる。そのためには、適当な探針をワードライン、ビットラインおよびメモリ電源ラインに接触させて配置して、ＩDDQ 試験を遂行するのに必要な電圧をそれぞれ供給する。しかしながら、これには、探針の正確な位置決めに予分の過程を要し、そのために、余分な誤作および遅延が導入されることになる。したがって、電子回路と物理的に集積した試験手段を設けて、各チップあるいは各ウエハ毎に各回路が分担する特徴の試験をするのが望ましい。
【００１９】
本発明は、特にＤＲＡＭおよびＳＲＡＭに適したものである。また、試験を行なうために構成した配列の素子群を並列に接続する本発明は、ＣＣＤ（電荷結合素子）およびＬＣＤ（液晶表示器）の試験にも適用可能である。ＣＣＤは直列メモリ素子群であり、電荷の量を、クロック信号の制御のもとに形成して典型的には二次元マトリックスに配置した一連の電位井戸群すなわちメモリセル中で順次に移動させるものであり、動的クロック信号の替わりに静的制御信号のパターンを適用することにより、少なくともクロック信号の領域に関する限り、例えばＩDDQ 測定によってＣＣＤを試験し得るようにする。また、ＬＣＤは、典型的には、液晶セルの二次元配置を備え、その光学的状態を、導体の格子を介して適切な制御電圧を供給することにより、個々に制御し得るようにしたものである。なお、正常動作時のＬＣＤ液晶セルは、液晶セルを破損しないようにするために、時間依存制御信号によって駆動する。時間依存の試験電圧パターンを適用して、組合わせた時間平均の電流値を測定すれば、欠陥セル存在の有無に関する指示が得られる。
【００２０】
本発明は、典型的には行列配置の構成を有する他の種類の電子回路にも拡大して適用することができ、例えば、ランダムもしくは順次のアクセスが可能で、それぞれのバスを介して相互に接続した処理要素もしくは処理状態の構成は、試験状態で並列に接続することにより、同様にＩDDQ 試験を施すことができる。
【００２１】
【実施例】
以下に図面を参照して実施例につき本発明を詳細に説明する。
ランダムアクセス読取・書込半導体メモリは、基本的には、２部類すなわちＳＲＡＭおよびＤＲＡＭに区分される。「ＳＲＡＭ」なる語は、静的ランダムアクセスメモリを表わし、電源を付勢した状態で、制御信号なしに、データ内容を保持するメモリを指している。ＳＲＡＭセルは、典型的には、交叉結合した論理インバータ対のような双安定回路を備えており、一方が高論理レベルを生じ、他方が低論理レベルを生ずるインバータ対を備えることによって高論理レベルが蓄積され、一方が低論理レベルを生ずるインバータ対を備えることによって低論理レベルが蓄積される。「ＤＲＡＭ」なる語は、動的ランダムアクセスメモリを表わし、データを蓄積して保持するためには、メモリセルに制御信号（再起信号）を反復して適用する必要があるメモリを指している。この反復制御動作は、「再起サイクル」として知られている。ＤＲＡＭセルは、典型的には、単一ビットの情報を電荷の量として蓄積する容量素子を備えており、予定の閾値を超える量の電荷によって高論理レベルを表わし、その閾値より少ない量の電荷によって低論理レベルを表わす。なお、ＤＲＡＭは、相補的に充電して単一ビットの情報を形成する容量素子対に相補的論理状態を蓄積する二重セルを備えることもできる。
【００２２】
図１には、ＤＲＡＭ１００の構成例を示す。ＤＲＡＭ１００は、多数の同一のビットセルを備えているが、図１には４個のセル１０２、１０４、１０６および１０８のみを簡明に示してある。セルは機能的に行列配置してあり、ｉ行およびｉ＋１行のセルは、それぞれ、ワードラインＷＬi およびＷＬi+1 に接続してあり、ｊ列およびｊ＋１列のセルは、それぞれ、ビットラインＢＬj およびＢＬj+1 に接続してある。これらのセルは同一であるから、セル１０２のみについて詳細に説明する。セル１０２は、ｉ行およびｊ列に位置し、ビットラインＢＬj に接続した電流チャネルを有するとともに、ワードラインＷＬi に接続した制御電極を有するアクセストランジスタ１１０を有し、さらに、節点１１４を介したトランジスタ１１０の電流チャネルと、通例「プレート」と呼ぶＶSS電源線との間に接続した容量素子１１２を有している。単一ビットの情報は、容量素子１１２中の電荷量としてセル１０２に蓄積し、高論理レベルは、予定閾値を超える電荷によって表わし、低論理レベルは、その閾値より少ない電荷によって表わす。
【００２３】
ＤＲＡＭ１００は、さらに、Ｘ復号器１１６、Ｙ復号器１１８、予充電論理回路１２０、ビットライン駆動器１２２および読取・書込回路１２４を有している。復号器１１６および１１８、予充電器１２０、ビットライン駆動器１２２および読取・書込回路１２４は、すべてＤＲＡＭの従来周知の部品であり、これらの部品の実体および従来の動作については、ここでは詳細な説明を要しない。
【００２４】
ＤＲＡＭ１００は、メモリ装置のＩDDQ 試験を行なうための特徴を備えている。試験制御ブロック１２６は、試験状態で動作して、ワードライン群中のＷＬi+1 とＹ復号器１１８との間に配置したトランジスタ１２８〜１３０を非導通にするとともに、それらのワードラインと電圧ＶDDを導く電源節点との間に配置したトランジスタ１３２〜１３４を導通させ、これにより、セル１０２、１０４、１０６および１０８をすべて、それぞれのビットラインに接続する。さらに、試験制御ブロック１２６は、例えば、予充電論理回路１２０もしくはビットライン駆動器１２２を介して、特にビットラインＢＬj およびＢＬj+1 を駆動するように動作し、例えば、すべてを３．３ボルトに駆動して、すべてのセルを並列に、すなわち、電圧ＶDDと接地との間に接続する。いずれかのセルに電流漏洩を起こさせる欠陥は、いずれも、ＩDDQ 試験の電流測定により、例えば、図示の回路の電源節点から流れる電流の測定によって露わになる。実際に、全セルを同時に走査するので、高効率の品質検査が実現される。図１においては、個々の制御ライン１３６および１３８を介し、試験制御ブロック１２６によりトランジスタ１３２〜１３４を制御することができ、したがって、欠陥の存在のみならず、その位置も検出される。あるいはまた、トランジスタ１３２〜１３４を、単一の制御線（図示せず）により、同時に導通および非導通にすることもでき、その場合には、トランジスタ１３２〜１３４を制御する制御線に要する基板領域が少なくて済むことになる。
【００２５】
さて、図２に転ずると、セル１０２には種々の態様の欠陥が生じている。第１に起り得る欠陥は、節点１１４からＶSS電源線２４への短絡回路２０２であり、第２の欠陥は、容量素子として接続したトランジスタ１１２のゲート酸化物を橋絡するゲート酸化物欠陥である。かかる欠陥２０２および２０４は、欠陥の抵抗に応じて、接着零欠陥もしくはデータ保持欠陥をメモリセル１０２に起させ得るが、従来は、書込・読取動作の監視もしくはデータ保持試験によって検出していた。しかしながら、セル１０２がゲート酸化物欠陥２０４をもっているとすると、ＶSS電源線に電荷を徐々に漏出させることになる。論理１の書込・読取りを急速に連続して行ない、抵抗が十分に高い場合には、読取り動作は、書込んだのと同じ論理値を見出し得る。したがって、ゲート酸化物欠陥２０４は、従来の試験手順を用いて検出する必要がない。この場合における漏洩電流は短時間しか流れないので、従来どおりに行なう零入力電流測定はゲート酸化物欠陥を検出し得ないが、これは、容量素子１１２の容量が極めて小さく、典型的には、数メガビットメモリに対して５０ｐＦ程度であり、したがって、極めて少ない電荷しか保持しない、という事実による。このゲート酸化物欠陥は、従来は、データ保持試験によって検出したが、本発明では、静電気的に活性化した全セルをＩDDQ 測定により並列に走査してこの欠陥を検出する。第３に起り得る欠陥は、ワードラインＷＬｉからＶSS電源線への短絡回路２０６である。この欠陥は、アクセストランジスタ１１０が導通するのを妨げ、したがって、メモリセル１０２を永久的に不活動状態にする。本発明では、ＩDDQ 測定によって全セルを並列に走査し、この種の欠陥が相対的に大きい電流を生じさせるので、この種の欠陥を検出する。第４に起り得る欠陥は、隣接ビットライン間の短絡回路２０８であり、メモリセルが極めて小さく、典型的には１．５μｍ2 程度であり、したがって、列ピッチが小さい大容量ＤＲＡＭに起り易い。この欠陥２０８は、本発明によるＩDDQ 試験において、隣接ビットラインに電源電圧ＶDDとＶSSとを交互に供給することによって容易に検出される。以上の各例は、本発明による試験手段を備えたＤＲＡＭの強力な試験能力の説明に資するものであろう。
【００２６】
図３にはＳＲＡＭ３００を示す。ＳＲＡＭ３００は、多数の同一のビットセルを備えているが、図３には４個のビットセル３０２，３０４，３０６および３０８のみを簡明に示してある。セルは機能的に行列に配置し、行ｉとｉ＋１とのセルを、それぞれ、ワードラインＷＬi とＷＬi+1 とに接続し、列ｊとｊ＋１とのセルを、それぞれ、ビットラインＢＬj およびビットバーラインＮＢＬj とビットラインＢＬj+1 およびビットバーラインＮＢＬj+1 とに接続する。これらのセルは同一であるから、セル３０２のみについて詳細に説明する。セル３０２は、ｉ行およびｊ列に位置しており、ビットラインＢＬj に電流チャネルを接続するとともに、ワードラインＷＬi に制御電極を接続した第１アクセストランジスタ３１０、ビットバーラインＮＢＬj に電流チャネルを接続するとともにワードラインＷＬi に制御電極を接続した第２アクセストランジスタ３１２、および、第１と第２とのアクセストランジスタ３１０と３１２との電流チャネル間に接続したラッチ回路３１４を有している。ラッチ回路３１４は、電源電圧節点（図示せず）間に配置した２個の交叉結合インバータからなっている。単一ビットの情報は、ラッチ回路３１４の双安定状態の一方としてセル３０２に蓄積される。
【００２７】
ＳＲＡＭ３００は、さらに、Ｘ復号器３１６、Ｙ復号器３１８、予充電論理回路３２０、ビットライン駆動器３２２および読取・書込回路３２４を備えており、復号器３１６および３１８、予充電論理回路３２０、ビットライン駆動器３３２並びに読取・書込回路３２４は、すべて、ＳＲＡＭの従来周知の部品であり、これらの部品の実体および通常動作については、ここでは詳細な説明を要しない。
【００２８】
ＳＲＡＭ３００は、また、メモリ装置のＩDDQ 試験を可能にする特徴を備えている。試験制御ブロック３２６は、試験状態で動作して、ワードライン群中ＷＬi およびＷＬi+1 とＹ復号器３１８との間に配置したトランジスタ３２８〜３３０を非導通にするとともに、ワードライン群と電圧ＶDDを導く電源節点との間に配置したトランジスタ３３２〜３３４を導通させ、これにより、全セル３０２，３０４，３０６および３０８がそれぞれのビットラインおよびビットバーラインに接続される。さらに、試験制御ブロック３２６は、ビットラインおよびビットバーラインのうち、ＢＬj ，ＮＢＬj ，ＢＬj+1 およびＮＢＬj+1 を、例えば、予充電論理回路３２０もしくはビットライン駆動器３２２を介して駆動するように動作し、例えば、ビットライン群はすべて３．３ボルトに駆動し、ビットバーライン群は接地する。これにより、全セルが並列に、すなわち、電圧ＶDDと接地との間に接続される。第１論理状態におけるいずれかのセルに電流漏洩を起させる欠陥は、いずれも、ＩDDQ 試験における電流測定を通じて図示の回路の電源節点から流れる電流を測定することによって露わになる。その際、ビットバーラインがすべて３．３ボルトに駆動されるとともに、ビットラインが接地され、これにより、各セルの第２論理状態における電流漏洩に対する点検が行なわれる。実際に、全メモリセルを同時に走査して、ＳＲＡＭの高効率品質検査を実現することになる。
【００２９】
さて、図４に転じて、ＳＲＡＭセル３０２をさらに詳細に示すと、セル３０２には種々の態様の欠陥が生じている。第１に起り得る種類の欠陥は、節点４０４からＶSS電源線４０６への短絡回路４０２もしくは節点４１０からＶDD電源線４１２への短絡回路４０８である。第２の欠陥は、ラッチ回路３１４のインバータ対の一方の機能的部分をなすトランジスタ４１６のゲート酸化物を橋絡するゲート酸化物欠陥４１４である。これらの欠陥４０２，４０８および４１４は、欠陥の抵抗値に応じて、メモリセル３０２に接着欠陥もしくはデータ保持欠陥を起こさせることができ、従来は、書込み・読取り動作の監視もしくはデータ保持試験によって検出していた。しかしながら、メモリセル３０２がゲート酸化物欠陥４１４を有しているとすると、電圧ＶSSへの電流漏洩を起すことになる。論理値１の書込みおよび読取りを急速に連続して行ない、抵抗値が十分に高い場合には、読取り動作は、書込んだのと同じ論理値を見出し得る。したがって、欠陥４１４は、従来の試験過程を用いて見出す必要がない。ＳＲＡＭ３００に従来施した零入力電流測定によっても欠陥４１４を検出することができる。しかしながら、従来のＳＲＡＭにおけるメモリセルは、静電的にのみアクセスし得るものであり、長たらしい手順を行なう必要があるが、本発明においては、ＩDDQ 試験により活性化した全セルを並列に走査してこの欠陥４１４を検出することになる。第３に起り得る欠陥は、ワードラインＷＬj からＶSS電源線への短絡回路４１８であり、この欠陥は、アクセストランジスタ３１０および３１２が導通状態になるのを妨げ、その結果、メモリセル１０２を永久的に不活動状態にする。本発明におけるＩDDQ 測定は、全セルを並列に走査し、この種の欠陥が相対的に大きい電流を生じさせるので、この種の欠陥も検出する。第４に起り得る欠陥は、ビットバーラインＮＢＬj とビットラインＢＬj+1 との間の短絡回路４２０であり、メモリセルが極めて小さく、典型的には２５μｍ2 程度であり、したがって、列ピッチが小さい大容量ＳＲＡＭに起り易い。この欠陥４２０は、本発明によるＩDDQ 試験において、かかる隣接ライン間に電源電圧ＶDDとＶSSとを交互に供給することによって容易に検出される。以上の各例は、全セルを並列に走査し得るのであるから、本発明による試験手段を備えたＳＲＡＭの強力な試験能力の説明に資するものであろう。
【図面の簡単な説明】
【図１】 本発明によるＤＲＡＭ付電子回路の構成を示すブロック線図である。
【図２】 ＤＲＡＭセルの典型的な欠陥を説明する線図である。
【図３】 本発明によるＳＲＡＭ付電子回路の構成を示すブロック線図である。
【図４】 ＳＲＡＭの典型的な欠陥を説明する線図である。
Claims (12)
- 機能的に行列配置した複数個のメモリセルを有するメモリ装置を備えた電子回路であって、前記メモリセルのうちの少なくとも欠陥のないメモリセルに試験中に熱い電子の注入又はファウラー・ノルドハイムトンネル現象が生じないようになっているメモリ装置付電子回路において、このメモリ装置付電子回路が、少なくとも１つの特定の列における少なくとも２つの選択した個数のメモリセルを接続するとともに同時に且つ並列にアクセスし、これらの少なくとも２つのメモリセルに零入力電流試験を行うように選択的に動作する試験手段を有していることを特徴とするメモリ装置付電子回路。
- 前記試験手段が、複数列の全メモリセルを並列にアクセスする動作を行なうようになっていることを特徴とする請求項１記載のメモリ装置付電子回路。
- 前記試験手段が、前記メモリ装置の全メモリセルを並列にアクセスする動作を行なうようになっていることを特徴とする請求項２記載のメモリ装置付電子回路。
- 前記メモリ装置がランダムアクセスメモリを有することを特徴とする請求項１記載のメモリ装置付電子回路。
- 前記ランダムアクセスメモリがＤＲＡＭを含んでいることを特徴とする請求項４記載のメモリ装置付電子回路。
- 前記ランダムアクセスメモリがＳＲＡＭを含んでいることを特徴とする請求項４または５記載のメモリ装置付電子回路。
- 前記メモリ装置がＣＣＤメモリを有することを特徴とする請求項１記載のメモリ装置付電子回路。
- 前記メモリ装置がＬＣＤを有することを特徴とする請求項１記載のメモリ装置付電子回路。
- 前記メモリ装置がウエハスケール回路を含んでいることを特徴とする請求項１記載のメモリ装置付電子回路。
- 前記試験手段が、まず、前記メモリ装置の全列の全メモリセルを並列にアクセスし、その結果、所定閾値より大きい電流が前記メモリ装置に流れたときには、ついで、全列よりも少ない列の全メモリセルを並列にアクセスする動作を行なうようにしたことを特徴とする請求項１記載のメモリ装置付電子回路。
- それぞれの行におけるメモリセルが対応のワードラインに接続され、
それぞれの列におけるメモリセルが対応のビットラインに接続され、
前記試験手段が、特定の１つの列の所定数のメモリセルに接続された少なくとも特定のワードラインを活性化するとともに、前記特定の１つの列と関連する特定の１つのビットラインを零入力電圧により駆動する動作を行なうようにしたことを特徴とする請求項１記載のメモリ装置付電子回路。 - 前記メモリ装置が、
それぞれのワードラインに結合され、特定の１行に関連する行アドレスを受けると、この特定の１行を選択する行復号手段と、
それぞれのビットラインに結合され、特定の少なくとも１列と関連する列アドレスを受けると、この特定の少なくとも１列を選択する列復号手段と、
この列復号手段と列との間に結合され、ビットラインを選択的に駆動するビットライン駆動手段と、
各ビットラインに結合され、各ビットラインを予め充電する予充電手段と
を有し、
前記試験手段が、
ワードラインと前記行復号手段との間に設けられ、前記行復号手段からワードラインを切離す第１スイッチ手段と、
ワードラインと電源電圧節点との間に設けられ、電源電圧節点にワードラインを接続する第２スイッチ手段と、
少なくとも前記予充電手段もしくは前記ビットライン駆動手段を制御して前記特定の少なくとも１列のビットラインを駆動する制御手段と
を有していることを特徴とする請求項１１記載のメモリ装置付電子回路。
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