KR950005578B1 - 기억셀을 테스트하기 위한 회로 배열 및 그 방법 - Google Patents

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KR950005578B1
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Abstract

내용 없음.

Description

기억셀을 테스트하기 위한 회로 배열 및 그 방법
본 발명에 따른 실시예의 개략적인 블록, 회로다이아그램.
* 도면의 주요부분에 대한 부호의 설명
PC : 프리차징장치 FF : 플립플롭
CL : 클록신호 WST : 스위칭 트랜지스터
ST : 스위칭 트랜지스터 FLA, FLB : 고정라인
VGL : 비교기회로 WL : 워드라인
BL : 비트라인 SZ : 기억셀
BWS : 평가기회로 DEC : 비트라인 디코우더
AMPL : 외부증폭기 X : 출력신호
본 발명은 워드라인 및 비트라인들을 통해 구동되는 매트릭스 형태로 배열된 기억셀을 테스트하는데 사용하는 회로 배열에 관한 것으로, 상기 각 비트라인에는 조합된 비트라인을 서로 동일하게 둘로 나누는 평가기회로가 할당된다. 또한, 본 발명은 그러한 기억셀 배열의 테스트를 실행하기 위한 방법에 관한 것이다.
최근에, 단일 반도체 기억장치에 포함되는 기억셀의 증가는 반도체 기억장치를 테스트하는데 요구되는 테스트시간을 매우 연장시켰다. 예컨대, 4KB의 기억용량을 갖는 DRAM은 그 테스트시간이(사용되는 테스트 패턴의 타입과수 및 기타의 테스트 조건에 의존해서) 3 내지 20초 정도밖에 걸리지 않는 반면에 최근의 1MB DRAM은 20분 정도의 테스트시간이 필요하다.
테스트 시간을 짧게하기 위한 여러가지 방법이 제안되었다 : 예컨대 EP-A 0 186 040에서는 초기에 반도체 기억장치를 다수의 동일한 블록으로 나누고, 이 블록을 서로에 대해 테스트하는 것이 제안되었다. 실제로 이 방법은 테스트 시간을 약 1/4 또는 1/8정도로 감소시켰다.
미합중국 특허 4 055 754에는 하나의 완전한 워드라인의 모든 기억셀을 동시에 병렬로 테스트하기 위해 반도체 기억장치내에 특정 분석회로를 사용하는 것이 제안되어 있다. 이 해결책은 테스트 시간은 감소시키지만 분석회로가 적어도 3개의 논리게이트로 이루어 질 것을 요구하며, 이 논리게이트의 2개의 존재하는 워드라인의 수와 동일한 입력수를 요구한다는 점에서 유리하지 못하다. 이 해결책에 대한 실시예는 회로를 최소로 하려는 일반적인 추세에 역행하는 매우 큰 부가적인 서비스 영역을 요한다.
본 발명의 목적은 매우 짧은 시간소비와 최소의 부가적인 표면영역을 요하는, 기억셀을 테스트하는데 필요로 되는 타입의 회로배열을 제공하는데 있다. 본 발명의 또다른 목적은 기억셀을 테스팅하는 상응하는 방법을 제공하는데 있다.
본 발명의 한양상은 워드라인 및 비트라인을 통해 구동될 수 있는 매트릭스 형태로 배열된 셀을 테스트하는데 사용하기 위한 기억셀 테스트용 회로배열에 있으며, 그 특징은 다음과 같다 : -상기 비트라인의 각각에는 비트라인을 2개의 동일한 이분 비트라인(bit line half)으로 나누는 평가기회로가 할당되고, -한쌍의 고장라인(fault line)은 프리차징(precharging) 장치에 연결되고, -상기 한쌍의 고장라인은 비교기회로에 대한 입력을 형성하고, -상기 비교기회로의 출력신호는 테스트 동작 중 고장의 발생을 표시하고, -각 비트라인에 있어서, 각 비트라인의 각 이분 비트라인은 스위칭 트랜지스터의 게이트에 연결되고, -상기 스위칭 트랜지스터들의 각각의 소오스는 테스트 동작 동안 한쌍의 고장라인에 의해 취해지는 2개의 상보(complementary) 논리레벨 중 하나에 해당하는 전위에 연결되고, 그리고 -각 비트라인에 있어서, 게이트를 제2의 이분비트라인에 연결하는 스위칭 트랜지스터의 드레인은 한쌍의 고장라인의 제1의 고장라인에 연결되고, 게이트를 제1의 이분비트라인에 연결하는 스위칭 트랜지스터의 드레인은 한쌍의 고장라인의 제2의 고장라인에 연결된다.
본 발명의 또 다른 양상은 워드라인 및 평가기 회로를 통해 2개의 동일한 이분비트라인으로 나누어지는 비트라인을 통해 구동될 수 있는 매트릭스 형태로 배열된 기억셀을 테스트하는 방법에 있으며, -테스트 동작동안, 워드라인에 연결된 상기 모든 기억셀은 동일 논리레벨로 차지(charge)되고, -한쌍의 고장라인은 어떤 전기적 차지의 형태로 기억셀속에 입력될 수 있는 논리레벨과 그 의미에 있어서 동일한 2개의 상보 논리레벨로 차지되고, -워드라인은, 워드라인이 접속되는 어떤 기억셀에 기억된 차지가 각각의 조합된 이분 비트라인으로 이동되도록 활성화되고, -상기 평가기회로는 상기 방법으로 독출된 차지를 평가하고, 증폭해서 돌출된 차지로 할당되는 논리레벨을 형성하고, -상기 논리레벨은 도통 또는 차단으로 스위치되는 스위칭수단을 구동하고, -상기 스위칭 트랜지스터의 스위칭 특성에 의존해서, 상기 2개의 고장라인은 그들의 논리상태를 계속적으로 유지하거나 또는 상기 고장라인 중 하나가 그 논리상태를 바꾸고, 그리고 -기억셀의 차지의 독출 및 평가에서 고장라인이 프리차징 처리에 의해 인가되었던 상보 논리레벨을 계속 유지하는지의 여부는 비교기회로를 통해 체크된다.
본 발명은 도면을 참조로 좀더 자세히 설명될 것이다.
예시된 실시예는 기억셀 SZ로 이루어진 블록 B를 갖는다. 전체의 반도체 기억장치는 선행기술에서 도시된 바와같이 하나 또는 그 이상의 블록 B을 포함할 수 있는데, 도면에서는 편의상 표시하지 않았다. 상기 각각의 기억셀 SZ는 매트릭스의 형태로 배열되고, 워드라인 WL을 통해 어드레스될 수 있다. 상기 워드라인 WL 중 2개의 워드라인 WLi 및 WLi+1은 종류에 따라 구분되고, 상기 워드라인은 비트라인과 상호작용한다. 일반적으로 공지된 바와같이, 각 비트라인에는 별개의 비교기회로 BWS가 할당된다.
각 평가시 회로는 그것의 비교라인을 사실상 동일한 2개의 이분비트라인 BL 및
Figure kpo00001
로 나눈다. 일반적으로 대칭성 때문에 상기 2개의 이분비트라인은 기술적으로 가능한한 평가기회로 BWS의 작용면에서 볼 때 정확히 동일하다.
비트라인 및 평가기회로 BWS의 배열에 있어서, 기술에 숙련된 자는 서로 다른 2가지 개념을 잘 알고 있을 것이다. 초기의 소위 "오픈(open)비트 라인 개념"의 경우에는 상기 2개의 이분비트라인을 평가기회로의 양폭에 하나씩 배열한다. 따라서, 평가기회로 BWS는 블록 B의 기억셀 열을 왼쪽과 오른쪽 기억셀열로 반으로 나눈다. 일반적으로 "폴 디드(folded) 비트라인 개념"으로 칭해지는 최근의 비트라인개념의 경우에는 상기 2개의 이분비트라인을 평가기회로 BWS의 한폭편에 배열한다. 따라서, 이 경우에는 평가기회로가 셀열의 한폭 가장자리에 배열된다. 본 발명은 상기 2가지 비트라인 개념에 따라 구현될 수 있다.
상기 평가기회로 및 기억셀은 또한 선행기술에서 공지된 디자인이다. 당업자에게 잘 알려진 평가기회로는 2개의 트랜지스터를 포함하는데 이 2개의 트랜지스터는 게이트를 통해 교차결합되어 있고 일반적으로 스위치될 수 있거나 그것의 시간곡선에 따라제어가 가능한 전위에 있는 공통단자를 갖는다. 평가기회로의 트랜지스터의 자유단은 각각 이분비트라인 BL,
Figure kpo00002
에 연결된다. 선행기술은 또한 기타의 적당한 실시예를 포함한다.
DRAM이 반도체 기억장치로 사용될 경우 기억셀의 공지된 디자인은 일반적으로 하나의 기억셀로 된다. 마찬가지로 본 발명은 실질적 변경없이 정적기억장치(SRAM) 또는 EPROM 및 EEPROM과 같은 프로그램 가능 기억장치에 응용될 수 있다. 본 예에서는 하나의 트랜지스터 기억셀로된 DRAM을 기술했다. 본 발명의 응용에 있어서, 기억장치 개념이 소위 모조(dummy)셀을 제공하는지의 여부 또는 평가기회로가 소위 중간레벨(mid-level) 개념에 따라 동작하는지의 여부는 무관계이다.
본 발명에 따른 회로배열은 각 블록 B에 대해 한쌍의 고장라인 FLA 및 FLB을 포함한다. 에컨대, 고장라인의 한폭 단부(어떤 다른 위치도 고려될 수 있다)는 이후에 설명되는 바와같이 그들의 기생 캐패시턴스 CFLA 및 DFLB와 함께 고장라인 FLA 및 FLB를 상보레벨로 프리차지하기 위해 이용되는 프리차징장치 PC에 연결될 수 있다. 상기 한쌍의 고장라인 FLA 및 FLB는 비교회로 VGL의 입력을 형성한다. 비교기회로 VGL의 출력은 테스트 상태에서 고장의 발생을 표시하기 위해 이용된다.
각 비트라인의 경우에 있어서, 그 각각의 이분비트라인 BL 및 /
Figure kpo00003
에는 각각의 스위칭 트랜지스터 ST이 할당된다. 각 스위칭 트랜지스터 ST의 게이트는 그것의 지정된 이분비트라인 BL 또는
Figure kpo00004
에 연결된다. 모든 스위칭 트랜지스터 ST의 소오스는 2개의 전술한 논리레벨 중 어느 하나의 값에 해당하는 전위에 공통으로 연결된다.
이 2개의 논리레벨은(테스트)동작동안 기억셀에 정보로서 기억된 논리레벨과 의미에 있어서 동일하고, 평가기회로에 의한 평가 및 증폭의 결과 정보의 독출동안 기억셀로부터 발생하는 논리레벨과 전위에 잇어서 근본적으로 동일하고, 그리고 공급전압 VDD 및 VSS과 일반적으로 동일하다.
각 비트라인의 경우에 있어서, 그 게이트를 제1의 이분비트라인 BL에 연결하는 스위칭 트랜지스터의 드레인은 제2의 고장라인 FLB에 연결되고, 그 게이트를 제2의 이분비트라인
Figure kpo00005
에 연결하는 스위칭 트랜지스터의 드레인은 제1의 고장라인 FLA에 연결된다.
본 발명의 유리한 또 하나의 개선점은 각 스위칭 트랜지스터 ST의 소우스에 연결되는 전위가 일반적으로 접지로 불리워지는, 전체 회로 배열의 일반 기준전위와 같다는 것이다. 본 발명의 유리한 또다른 개선점은 각 스위칭 트랜지스터 ST의 소우스에 연결되는 전위가 종종 부호 VDD로 표시되는 전체 회로 배열의 일반 공급전압의 전위와 같다는 것이다.
본 발명의 기술된 실시예에서, 프리차징장치 PC는 2개의 통상의 상보출력 Q 및
Figure kpo00006
를 갖는 RS플립플롭회로 FF를 포함한다. 각 출력 Q 및
Figure kpo00007
는 스위칭 트랜지스터 WST를 통해 한쌍의 고장라인 FLA 및 FLB에 연결된다. 스위칭 트랜지스터 WST의 게이트는 클럭신호 CL에 연결되고, 이 클럭신호는 테스트 상태에서 프리차징장치 PC에 의한 고장라인 FLA 및 FLB의 프리차징을 제어한다.
비교기회로 VGL 는 XOR 회로가 유리하다.
다른 방안의 실시예에서는 비교기회로가 XNOR회로로 되는 것이 바람직하다.
완전한 이해를 위해 주목해야 할 것은 기억셀 SZ로 된 블록 B이 일반적인 경우에서와 같이 열 및 행디코우더를 통해 구동되고, 비트라인을 프리차지하기 위해 이용될 수 있는 외부 증폭기가 제공되고, 그리고 어드레스 및 데이타버퍼와 같은 기타의 통상적으로 존재하는 회로가 제공된다는 것이다. 그러나, 상기회로는 본 발명에 따라 구성되는 회로배열의 실시예와는 관계가 없다. 이러한 이유때문에, 또한 명료함을 위해 예시된 실시예는 단순히 하나의 외부증폭기 AMPL와 하나의 비트라인 디코우더 DEC를 갖는다.
이제, 본 발명에 따라 제한된 방법이 도면을 참고로 설명될 것이다.
테스트 상태에서, 워드라인 WL에 연결되는 모든 기억셀 SZ은 워드라인 WL에 연결되는 모든 기억셀 SZ에 대하여 동일한 논리레벨로 차지된다. 이 논리레벨은 기억셀 SZ에 입력될 정보의 항목을 나타낸다. 이 논리레벨은 각 워드라인을 따라 다를 수 있다(논리 "0" 또는 논리 "1"). 단지 중요한 것은 하나의 워드라인 내에서 정보의 동일 항목이 모든 기억셀 속에 입력된다는 것이다.
따라서, 사용될 가능한 테스트 패턴의 선택은 하나의 워드라인의 모든 기억셀이 동일한 정보를 포함하는 그러한 테스트 패턴으로 제한된다. 그러한 테스트 패턴은 예컨대, "모두 0", "모두 1" "교호의 열", 기억셀 배열의 왼쪽반이 "모두 0", 그리고 오른쪽반이 "모두 1", 또는 그 반대로 이루어진다.(공지된 바와 같이)워드라인의 기억셀에 기억된 정보가 기억셀로부터 기억셀로 교호하는 "체커판(checker board)" 테스트패턴(예컨대, '1010')은 불가능하다. 그러나, 이것은 기본적으로 기억장치가 작용하고 있는지의 여부에 대한 점검 및 체크와 같은 단순한 기능테스트를 위해서는 적당하다. 만약, 각 워드라인의 기억셀이 논리 "0"과 동등한 정보에 대해서 그리고 논리 "1"과 동등한 정보에 대해서 테스트된다면, 다음의 고장은 본 발명에 상응하는 방법에 의해 발견될 수 있다 : a) 비트라인이(임의의)전위로 "고정"되고, b) 적어도 하나의 기억셀이(임의의) 전위로 "고정" 되는 것.
다음과 같은 타입의 고장은 대부분의 경우 발견될 수 있다 : a) 적어도 하나 이상의 비트라인 디코우더 및/또는 워드라인 디코우더가 부정확하게 동작하고, b) 적어도 하나의 워드라인이 (임의의)전위로 고정되고, c) 적어도 하나의 평가기회로가 부정확하게 동작하는것.
필수적인 테스트 시간은 일반적인 경우에서와 같이 (테스트필) 기억셀 SZ의 수에 의해 결정되는 것이 아니라 예컨대, 워드라인 WL의 수에 의해 결정된다.
기억셀 SZ속으로의 입력과 동시에 또는 이 입력에 후속하여, 그러나 워드라인의 기억셀 SZ의 판독전에 한쌍의 고장라인 FLA 및 FLB는 2개의 상보는 논리레벨(논리 "0", 논리 "1")로 차지된다. 이 논리레벨은 정보항목으로서 기억셀속에 입력될 수 있는 논리레벨과 그 의미에 있어서 동일하다. 한쌍의 고장라인에 논리레벨을 할당하는 것은 다음과 같이 되도록 한다 : 개괄적으로 표현해서, 테스트될 조합된 기억셀이 있는 이분비트라인 BL 또는
Figure kpo00008
에 고장라인 FLA 및 FLB가 스위칭 소자를 통해서 접속되는 경우에 논리레벨은 기억된 차지형태의 정보로서 상기 기억셀 SZ에 할당된 논리레벨에 대해 상보이다.
이것은, 도면에 도시된 바와같은 본 발명에 따른 회로배열에 관한 구체적인 예에서 다음을 의미한다 : (다음의 테스트주기에서) 워드라인 WLi에 연결되는 모든 기억셀 SZ이 테스트되어야 하는 것이 가정될 것이다. 논리 "1"이 상기 기억셀 SZ에 전기적차지의 형태의 정보로서 기억되는 것이 가정될 것이다. 이 기억셀 SZ은 모두 그것의 할당된 비트라인인 제1의 이분비트라인 BL에 연결된다. 상기 비트라인중 이 제1의 이분비트라인 BL의 각각은 스위칭 트랜지스터 ST의 게이트를 구동한다. 이 스위칭 트랜지스터 ST는 일반적으로 스위칭 수단으로 이용된다. 전술한 바와같이 제어링크는 상기 스위칭 트랜지스터를 통해 고장라인에 제공된다. 제2의 비트라인
Figure kpo00009
는 스위칭수단으로 이용되는 스위칭 트랜지스터 ST을 통해 제1의 고장라인 FLA에 연결된다. 테스트될 기억셀 SZ이 논리 "1"을 기억했던 것으로 가정될 때, 고장라인 FLB는 논리 "0"으로 프리차지되어야만 한다. 따라서, 제1의 고장라인 FLA는 상보형태로 논리 "1"로 프리차지되어야만 한다. 본 예에서 스위칭수단, 즉, 스위칭 트랜지스터 ST는 그 한쪽이(예컨대, 스위칭트랜지스터의 소오스)전체 회로 배열의 일반 기준전위, 즉, 접지에 연결되는 것으로 가정했었다.
프리차징 그 자체는 프리차징장치 PC에 의해 실행된다. 프리차징장치 PC는 RS플립플롭 FF를 포함하는데, 이것은 예컨대, 논리 "1"이 고장라인 FLA에 할당된 출력 Q에서 발생하고, 논리 "0"이 고장라인 FLB에 할당된 출력
Figure kpo00010
에서 발생하는 식으로 설정된다. 이 실시예에서 프리차징절차는 스위칭수단 WST에 의해 실행된다. 이것을 위해서는 전술한 바와같이 정보를 기억셀 SZ에 입력하는 동안 또는 그것에 후속하여 클록신호 CL의 제어하에서 스위칭 트랜지스터 WST가 도전상태로 스위치된 다음 차단된다.
그 다음, 기술되지 않았던 그리고 선행기술에 따라 디자인 될 수 있는 워드라인 디코우더의 제어하에서 하나의 워드라인, 본 예에서는 워드라인 WLi이 활성화된다. 따라서, 이 워드라인 WLi에 연결된 모든 기억셀에 기억된 정보는 각각의 기억셀에 할당된 이분비트라인으로 이동하는데, 본 예에서는 제1의 이분 비트라인 BL으로 이동한다. 이제 자체적으로 공지된 방법에 따라 각 비트라인의 전기적상태는 할당된 평가기회로 BWS에 의해 평가되고 증폭된다. 결과적으로, 각 비트라인의 2개의 이분비트라인 BL 및
Figure kpo00011
상에서의 논리상태 "0" 및 "1"은 전기적으로 명료하게 서로다른 레벨을 나타낸다.
본예에서는 논리 "1"이 기억셀 SZ로부터 독출되어야하는 것으로 가정했었다. 만약 판독된 기억셀이 모두 정상이라면, 논리 "1"은 모든 제1의 이분비트라인 BL에서 발생하고 논리 "0"은 모든 제2의 이분비트라인
Figure kpo00012
에서 발생한다. 따라서 비트라인 중 제1의 이분비트라인 BL에 각각 연결된 모든 스위칭 트랜지스터는 도통된다. 예시된 실시예에서의 스위칭 트랜지스터의 각 소오스는 접지에 연결되어 있다. 이것은, 도통된 각 스위칭 트랜지스터 ST를 통해 고장라인 FLB에 공급되는 논리 "0"에 해당한다. 따라서, 상기 논리 "0"은 비교기회로 VGL의 제1의 입력에 나타난다.
그러나, 하나의 비트라인중 각각 제2의 이분비트라인
Figure kpo00013
에 연결되는 스위칭 트랜지스터 ST는 모두 차단되는데, 왜냐하면 명확히 한정된 논리 "0"이 평가기회로에 의해 비트라인의 모든 제2의 이분비트라인
Figure kpo00014
에 나타나지기 때문이다. 그러므로, 프리차징에 의해 고장라인 FLA에 나타나지는 논리 "1"은 계속 유지되고 비교기회로 VGL의 입력에서 입력신호로 이용된다. 따라서, 상기 비교기회로 VGL는 서로다른 신호가 그것의 입력에 나타나는 것을 인지하는데, 이것은 "고장이 아님"을 의미하고, 출력신호 X로서 표시된다.
그러나, 적어도 하나의 고장이 발생한 경우 이 고장에 의해 영향을 받는 2개의 이분비트라인 BL,
Figure kpo00015
는 전술한 바와 다른 논리상태를 취한다. 이것은, 적어도 하나의 비트라인에 있어서 제1의 이분비트라인 BL에 할당된 스위칭 트랜지스터가 차단되고, 그리고 따라서 제2의 이분비트라인
Figure kpo00016
에 할당된 스위칭 트랜지스터가 도통된다는 것을 의미한다. 따라서, 고장라인 FLB는 논리 "0"으로(프리차지된) 상태를 계속 유지하지만 고장라인 FLA는 논리 "0"으로 스위치된다. 비교기회로 VGL에는 그 입력에 동일한 입력신호가 공급되는데, 그것은 고장으로 분석되고, 고장신호로서 비교기회로 VGL의 출력신호 X가 세트된다.
전술한 실시예에서 스위칭 트랜지스터 ST의 소오스는 일반 공급전압 VDD에 연결되고, 테스트될 기억셀 SZ의 기억내용이 동일한 경우 한쌍의 고장라인은 앞에서 설명된 예와 반대로 차지되어야만 한다. 나머지 동작절차는 전술한 것과 동일하다.
XOR 또는 XNOR 회로를 사용하여, 비교기로서 분석을 실행하는 것이 유리하다.
당업자는 논리 "0"이 "고장이 아님"의 표시로서 워드라인 WL의 기억셀로부터 독출되어야 한다는 예에 대한 특징을 전술한 것으로부터 쉽게 이해할 수 있을 것이다. 따라서, 이 예는 더 이상 기술되지 않을 것이다.
특정 테스트 및 제어신호의 발생에 관한 것은 동일 날짜 출원된 독일연방공화국 특허출원 제P 37 08 527.1호를 참고로 한다. 특정 디코우더 실시예에 관한 것은 동일날짜 출원된 독일연방공화국 특허출원 제P 08 523.9, P 37 08 525. P 37 08 552.0 및 P 37 532.8호를 참고로 한다.

Claims (12)

  1. 기억셀을 구동하기 위해 워드라인 및 비트라인을 포함하고 그리고 각 비트라인에 각각 할당되며 2개가 동일한 제1 및 제2의 이분비트라인으로 각 비트라인을 나누는 평가기 회로를 포함하는 반도체 메모리에서 매트릭스 형태로 배치되는 기억셀을 테스트하기 위한 회로배열에 있어서, 제1 및 제2고장라인쌍과, 상기 고장라인쌍에 접속된 프리차징장치와, 상기 고장라인쌍과 접속되는 입력 및 테스트 동작시 고장을 나타내는 출력신호를 전송하는 출력부를 구비하는 비교기회로와, 소오스, 드레인 및 게이트를 구비한 제1 및 제2스위칭 트랜지스터를 포함하는데, 상기 제1스위칭 트랜지스터의게이트는 상기 비트라인의 상기 제1이분비트라인의 각 하나와 각각 접속되고, 상기 제2스위칭 트랜지스터의 게이트는 상기 비트라인의 상기 제2이분비트라인의 각 하나와 각각 접속되고, 상기 모든 스위칭 트랜지스터의 소오스는 테스트 동작시 상기 고장라인쌍에 의해 전송된 상호 상보형 논리레벨의 두개중 하나와 일치하는 전위로 공통되게 인가되고, 상기 제1스위칭 트랜지스터의 드레인이 상기 제2고장라인과 접속되는 것을 특징으로 하는 기억셀을 테스트하기 위한 회로배열.
  2. 제1항에 있어서, 상기 스위칭 트랜지스터의 각 소오스에 인가된 상기 전위가 회로배열의 기준전위와 같은 것을 특징으로 하는 기억셀을 테스트 하기 위한 회로배열.
  3. 제1항에 있어서, 상기 스위칭 트랜지스터의 각 소오스에 인가된 상기 전위가 회로배열의 공급전위와 같은 것을 특징으로 하는 기억셀을 테스트하기 위한 회로배열.
  4. 제1항에 있어서, 상기 프리차징 장치가 2개의 상호 상보형 출력을 구비하는 RS플립플롭과 상기 RS플립플롭 및 상기 고장라인쌍간에 접속된 추가 스위칭 트랜지스터를 포함하는 것을 특징으로 하는 기억셀을 테스트하기 위한 회로배열.
  5. 제1항에 있어서, 상기 비교기 회로가 XOR-회로인 것을 특징으로 하는 기억셀을 테스트하기 위한 회로배열.
  6. 제1항에 있어서, 상기 비교기 회로가 XNOR-회로인 것을 특징으로 하는 기억셀을 테스트하기 위한 회로배열.
  7. 기억셀을 구동하기 위해 워드라인 및 비트라인을 포함하고, 그리고 두개의 동일한 제1 및 제2의 이분비트라인으로 각 비트라인을 나누는 평가기 회로를 포함하는 반도체 메모리에서 매트릭스 형태로 배치되는 기억셀을 테스트하기 위한 방법에 있어서, 테스트 동작시 워드라인에 접속된 모든 기억셀을 같은 논리레벨로 충전하고, 한상의고장라인을 전기적인 전하의 형태로 기억셀내에 입력할 수 있는 논리 레벨과 동일한 2개의 상호 상보형 논리레벨로 프리차징하고, 워드라인이 접속되는 기억셀내에 기억된 전하를 각각 결합한 이분 비트라인으로 이동하기 위한 워드라인이 작동하고, 평가기 회로에서 독출전하를 평가 및 증폭하며 독출전하에 할당된 논리레벨을 형성하고, 이분비트라인 및 고장라인간에 접속된 스위칭 수단을 도통하게 구동 및 스위칭하거나 논리레벨을 차단하고, 스위칭 수단의 스위칭 특성에 따라 두개의 고장라인의 논리상태를 유지하거나 또는 상기 고장라인 중 하나의 논리상태를 변경하고, 기억셀의 전하를 독출 및 평가할 때 고장라인이 프리차징단계에 따라 인가되었던 상호 상보형 논리레벨을 계속 유지하는지의 여부를 고장라인에 접속된 비교기 회로로 겸사하는 것을 특징으로 하는 기억셀의 테스트하기 위한 방법.
  8. 제7항에 있어서, 추가 스위칭 수단을 경유해 고장라인에 접속된 RS플립플롭의 출력을 프리차징하고 연속하여 추가 스위칭수단으로 고장라인으로부터의 RS플립플롭의출력을 차단함에 의해 프리차징단계를 실행하는 것을 특징으로 하는 기억셀을 테스트하기 위한 방법.
  9. 제7항에 있어서, 비교기 회로를 형성하는 XOR 회로에 의해 검사단계를 실행하는 것을 특징으로 하는 기억셀을 테스트하기 위한 방법.
  10. 제7항에 있어서, 비교기 회로를 형성하는 XNOR 회로에 의해 검사단계를 실행하는 것을 특징으로 하는 기억셀을 테스트하기 위한 방법.
  11. 제7항에 있어서, "고장이 아님"의 경우에, 스위칭 수단을 경유해 테스트 과정에서 검사되는 기억셀에 접속된 고장라인이 기억된 전하의 형태로 검사될 수 있는 기억셀에 할당된 논리레벨에 대한 상보형 논리레벨을 가지는 것과 같은 방식으로 두개의 고장라인에 논리레벨을 할당하는 논리레벨을 할당하는 것을 특징으로 하는 기억셀을 테스트하기 위한 방법.
  12. 제7항에 있어서, "고장이 아님"의 경우에, 스위칭 수단을 경유해 테스트 과정에서 검사되는 기억셀을 접속된 고장라인이 기억된 전하의 형태로 검사될 수 있는 기억셀에 할당된 논리레벨에 대해 같은 논리레벨을 가지는 것과 같은 방식으로 두개의 고장라인에 논리레벨을 할당하는 것을 특징으로 하는 기억셀을 테스트 하기 위한 방법.
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