JPH0991993A - 半導体記憶装置の試験方法 - Google Patents
半導体記憶装置の試験方法Info
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- JPH0991993A JPH0991993A JP7239696A JP23969695A JPH0991993A JP H0991993 A JPH0991993 A JP H0991993A JP 7239696 A JP7239696 A JP 7239696A JP 23969695 A JP23969695 A JP 23969695A JP H0991993 A JPH0991993 A JP H0991993A
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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Abstract
(57)【要約】
【課題】ワード線リークチェックテストは、１度のテス
トサイクルに所定の放置時間が必要であることから、テ
ストに非常に時間がかかる。 【解決手段】まず、所定の行アドレスを入力しながらＲ
ＡＳ信号をアクティブにし、ワード線２２をＶppレベル
にドライブす。次に、ＣＡＳ信号をアクティブにするタ
イミングで、電圧供給源をワード線２２から切り離し、
ワード線２２をフローティング状態にする。なお列アド
レスのある特定の２ビットを無視し、その特定の２ビッ
トを除いたアドレスでＹ選択信号線２３をデコードす
る。これにより、４本のＹ選択信号線２３が同時的にア
クティブ状態になる。この状態を所定時間Ｔ維持したの
ちの時、ディレイドライト動作を行い、その後正確にデ
ータがメモリセル２４に記憶されたか否かをチェックす
る。
トサイクルに所定の放置時間が必要であることから、テ
ストに非常に時間がかかる。 【解決手段】まず、所定の行アドレスを入力しながらＲ
ＡＳ信号をアクティブにし、ワード線２２をＶppレベル
にドライブす。次に、ＣＡＳ信号をアクティブにするタ
イミングで、電圧供給源をワード線２２から切り離し、
ワード線２２をフローティング状態にする。なお列アド
レスのある特定の２ビットを無視し、その特定の２ビッ
トを除いたアドレスでＹ選択信号線２３をデコードす
る。これにより、４本のＹ選択信号線２３が同時的にア
クティブ状態になる。この状態を所定時間Ｔ維持したの
ちの時、ディレイドライト動作を行い、その後正確にデ
ータがメモリセル２４に記憶されたか否かをチェックす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭなどの半
導体記憶装置の試験方法に関する。
導体記憶装置の試験方法に関する。
【０００２】
【従来の技術】ＤＲＡＭなどの半導体記憶装置は、近年
の微細加工技術の進歩に伴い高集積化が進み、６４Ｍbi
t といった大容量のメモリチップも実用に供されてい
る。このようなＤＲＡＭにおいては、欠陥の無いメモリ
チップを供給するために、種々の動作テストが行われて
いる。そのようなＤＲＡＭの構成および、その１つのテ
ストであるワード線リークチェックテストについて図５
を参照して説明する。
の微細加工技術の進歩に伴い高集積化が進み、６４Ｍbi
t といった大容量のメモリチップも実用に供されてい
る。このようなＤＲＡＭにおいては、欠陥の無いメモリ
チップを供給するために、種々の動作テストが行われて
いる。そのようなＤＲＡＭの構成および、その１つのテ
ストであるワード線リークチェックテストについて図５
を参照して説明する。
【０００３】図５は、メモリセルが、上アレイブロック
１１および下アレイブロック１２に分割されて配置され
ており、さらに各ブロックがメモリブロック１３-1〜１
３-4に分割されている状態を示している。そして、この
ようなＤＲＡＭにおいては、入力されるアドレスをデコ
ードして、所定のメモリブロックの所定のメモリセル２
４が、ワード線２２およびＹ選択信号線２３により選択
され、データのリード／ライトが行われる。なお、複数
のメモリブロックにおいてメモリセルが同時的に選択さ
れることにより、所定のビット幅のデータが同時的に入
出力される。
１１および下アレイブロック１２に分割されて配置され
ており、さらに各ブロックがメモリブロック１３-1〜１
３-4に分割されている状態を示している。そして、この
ようなＤＲＡＭにおいては、入力されるアドレスをデコ
ードして、所定のメモリブロックの所定のメモリセル２
４が、ワード線２２およびＹ選択信号線２３により選択
され、データのリード／ライトが行われる。なお、複数
のメモリブロックにおいてメモリセルが同時的に選択さ
れることにより、所定のビット幅のデータが同時的に入
出力される。
【０００４】このようなＤＲＡＭにおいて、通常ＲＡＳ
信号を有効にした時には、選択されたワード線２２はＶ
ppレベル（アレイ電圧レベル＋２Ｖ）にドライブされ、
ＲＡＳ信号が非アクティブ状態になるまでその電圧レベ
ルを保ちつづける必要がある。換言すれば、仮にワード
線２２が短絡している場合には、ワード線の電圧が降下
し、正常にデータのリード／ライトができない場合が生
じることになる。このワード線２２の短絡（リーク）を
検出するのがワード線リークチェックテストである。
信号を有効にした時には、選択されたワード線２２はＶ
ppレベル（アレイ電圧レベル＋２Ｖ）にドライブされ、
ＲＡＳ信号が非アクティブ状態になるまでその電圧レベ
ルを保ちつづける必要がある。換言すれば、仮にワード
線２２が短絡している場合には、ワード線の電圧が降下
し、正常にデータのリード／ライトができない場合が生
じることになる。このワード線２２の短絡（リーク）を
検出するのがワード線リークチェックテストである。
【０００５】選択されたワード線２２はアレイブロック
内の他のどのノードよりも高電位になるため、他のノー
ドとの高抵抗な短絡があった場合、ワード線２２の電位
からそのリークを短時間で発見するのは難しい。そこ
で、ＲＡＳ信号が有効になり、選択されたワード線２２
がＶppレベルに立ち上がったら、ワード線２２に対して
Ｖppレベルを供給する電源をワード線２２から切り離
し、ワード線２２をフローティング状態にする。そし
て、十分な時間Ｔ経過後、ディレイドライトによりその
ワード線２２に係わるメモリセル２４にデータを書き込
む。仮にワード線２２が他のノードと短絡しており、ワ
ード線２２の電位が上記時間Ｔの間にメモリセルに信号
を書き込むことのできるレベル以下まで低下すると、十
分な信号量をセル内に書き込むことができず、そのメモ
リセルのデータを読み出した時点で、不良が発見され
る。
内の他のどのノードよりも高電位になるため、他のノー
ドとの高抵抗な短絡があった場合、ワード線２２の電位
からそのリークを短時間で発見するのは難しい。そこ
で、ＲＡＳ信号が有効になり、選択されたワード線２２
がＶppレベルに立ち上がったら、ワード線２２に対して
Ｖppレベルを供給する電源をワード線２２から切り離
し、ワード線２２をフローティング状態にする。そし
て、十分な時間Ｔ経過後、ディレイドライトによりその
ワード線２２に係わるメモリセル２４にデータを書き込
む。仮にワード線２２が他のノードと短絡しており、ワ
ード線２２の電位が上記時間Ｔの間にメモリセルに信号
を書き込むことのできるレベル以下まで低下すると、十
分な信号量をセル内に書き込むことができず、そのメモ
リセルのデータを読み出した時点で、不良が発見され
る。
【０００６】
【発明が解決しようとする課題】しかし、そのようなワ
ード線リークチェックテストは、ただ単にリード／ライ
トの動作をさせるだけのチェックではなく、１度のテス
トサイクルについて所定の放置時間（Ｔ）が必ず必要で
あることから、テストに非常に時間がかかるという問題
があった。特に、６４Ｍbit ＤＲＡＭのように記憶容量
が大きくなってくると、そのテスト時間が非常に問題と
なってきた。
ード線リークチェックテストは、ただ単にリード／ライ
トの動作をさせるだけのチェックではなく、１度のテス
トサイクルについて所定の放置時間（Ｔ）が必ず必要で
あることから、テストに非常に時間がかかるという問題
があった。特に、６４Ｍbit ＤＲＡＭのように記憶容量
が大きくなってくると、そのテスト時間が非常に問題と
なってきた。
【０００７】したがって、本発明の目的は、そのような
ワード線リークチェックテストを短時間で行うことので
きる半導体記憶装置の試験方法を提供することにある。
ワード線リークチェックテストを短時間で行うことので
きる半導体記憶装置の試験方法を提供することにある。
【０００８】
【課題を解決するための手段】これまでのワード線リー
クチェックテストは、それぞれのメモリブロックの注目
するワード線に対して１本のＹ選択信号線だけしか選択
していなかったので、全てのＹ選択信号線についてテス
トを行うためには、カラムの数だけＲＡＳサイクルを繰
り返す必要があった。そこで、１回のＲＡＳサイクルに
おいて、複数のＹ選択信号線２３を同時にアクティブ状
態（選択状態）にして、複数のメモリセルについて同時
にテストを行えるようにした。
クチェックテストは、それぞれのメモリブロックの注目
するワード線に対して１本のＹ選択信号線だけしか選択
していなかったので、全てのＹ選択信号線についてテス
トを行うためには、カラムの数だけＲＡＳサイクルを繰
り返す必要があった。そこで、１回のＲＡＳサイクルに
おいて、複数のＹ選択信号線２３を同時にアクティブ状
態（選択状態）にして、複数のメモリセルについて同時
にテストを行えるようにした。
【０００９】したがって、本発明の半導体記憶装置の試
験方法は、複数のメモリセルが実質的にマトリクス状に
配置され、該マトリクスに対応して実質的に格子状に配
されたワード線およびＹ選択信号線により所望のメモリ
セルを選択し、データの読み出しおよび書き込みを行う
半導体記憶装置の試験方法であって、選択された任意の
ワード線に対して電圧供給源から所望の電圧を印加し、
前記電圧印加後、前記電圧供給源と前記ワード線との電
気的接続を解除し、所定時間経過後、複数のＹ選択信号
線により複数のメモリセルを同時的に選択状態として当
該複数のメモリセルに同時的にデータを書き込み、その
後、データの書き込まれた前記メモリセルのデータを読
み出し、該読み出したデータをチェックする。
験方法は、複数のメモリセルが実質的にマトリクス状に
配置され、該マトリクスに対応して実質的に格子状に配
されたワード線およびＹ選択信号線により所望のメモリ
セルを選択し、データの読み出しおよび書き込みを行う
半導体記憶装置の試験方法であって、選択された任意の
ワード線に対して電圧供給源から所望の電圧を印加し、
前記電圧印加後、前記電圧供給源と前記ワード線との電
気的接続を解除し、所定時間経過後、複数のＹ選択信号
線により複数のメモリセルを同時的に選択状態として当
該複数のメモリセルに同時的にデータを書き込み、その
後、データの書き込まれた前記メモリセルのデータを読
み出し、該読み出したデータをチェックする。
【００１０】好適には、メモリセルを選択するためのア
ドレス信号の所定数のビットを無視することにより複数
のＹ選択信号線を同時的に選択する。
ドレス信号の所定数のビットを無視することにより複数
のＹ選択信号線を同時的に選択する。
【００１１】
【発明の実施の形態】本発明の半導体記憶装置の試験方
法の一実施の形態を図１〜図４を参照して説明する。図
１は、本発明に係わるワード線リークチェックテストの
方法を示す図である。図２は、ワード線リークチェック
テストを説明するための波形図である。図３は、×４構
成の６４Ｍbit のＤＲＡＭのメモリアレイの構成の一例
を示す図である。図４は、図３に示すメモリアレイにお
けるサブアレイ１５の構成をより詳細に示す図である。
法の一実施の形態を図１〜図４を参照して説明する。図
１は、本発明に係わるワード線リークチェックテストの
方法を示す図である。図２は、ワード線リークチェック
テストを説明するための波形図である。図３は、×４構
成の６４Ｍbit のＤＲＡＭのメモリアレイの構成の一例
を示す図である。図４は、図３に示すメモリアレイにお
けるサブアレイ１５の構成をより詳細に示す図である。
【００１２】まず、本実施の形態で参照するＤＲＡＭの
構成を図３および図４を用いて説明する。図３に示すメ
モリアレイ１０は、１ビットの記憶容量を有するメモリ
セルが、行（ロー）方向、および、列（カラム）方向に
整列されて、マトリックスアレイ状に構成されている。
構成を図３および図４を用いて説明する。図３に示すメ
モリアレイ１０は、１ビットの記憶容量を有するメモリ
セルが、行（ロー）方向、および、列（カラム）方向に
整列されて、マトリックスアレイ状に構成されている。
【００１３】そのようなメモリアレイは、アレイ全体が
上アレイブロック１１および下アレイブロック１２に分
割されており、各アレイブロックは、入出力データのビ
ット幅に対応して、各々８Ｍbit ずつのメモリブロック
１３-1〜１３-4に分割されている。さらに、各メモリブ
ロック１３-1〜１３-4は、４つのサブブロック１４-1〜
１４-4より構成されている。各サブブロック１４-1〜１
４-4には、メインＩＯ（ＭＩＯ）線１７が２本ずつペア
になった状態で設けられており、各サブブロック１４-1
〜１４-4へのデータの入出力はこのＭＩＯ１７により行
われる。したがって、上アレイブロック１１および下ア
レイブロック１２におけるメモリブロックの計１６本の
ＭＩＯ１７上のデータが適宜選択されて、最終的に１ビ
ットのＩＯデータとなる。
上アレイブロック１１および下アレイブロック１２に分
割されており、各アレイブロックは、入出力データのビ
ット幅に対応して、各々８Ｍbit ずつのメモリブロック
１３-1〜１３-4に分割されている。さらに、各メモリブ
ロック１３-1〜１３-4は、４つのサブブロック１４-1〜
１４-4より構成されている。各サブブロック１４-1〜１
４-4には、メインＩＯ（ＭＩＯ）線１７が２本ずつペア
になった状態で設けられており、各サブブロック１４-1
〜１４-4へのデータの入出力はこのＭＩＯ１７により行
われる。したがって、上アレイブロック１１および下ア
レイブロック１２におけるメモリブロックの計１６本の
ＭＩＯ１７上のデータが適宜選択されて、最終的に１ビ
ットのＩＯデータとなる。
【００１４】各ＭＩＯ１７には、ＩＯスイッチ１８を介
して８本のローカルＩＯ（ＬＩＯ）線１９が接続され、
そのＬＩＯ１９には各々２５６個のセンスアンプ２０が
設けられており、さらに各センスアンプ２０にはビット
線２１を介して５１２個のメモリセルが接続されてい
る。ＬＩＯ１９に接続されるセンスアンプ２０から延び
るビット線２１は、図４に示すように櫛形に組み合わさ
れてマトリクス状に配されたメモリセルに順次接続さ
れ、２５６Ｋビット（５１２個のメモリセル×２５６個
のセンスアンプ×２個のＬＩＯ）分のメモリセルからな
るサブアレイ１５を構成する。このように、１つのサブ
ブロック１４は８つのサブアレイ１５より構成される。
して８本のローカルＩＯ（ＬＩＯ）線１９が接続され、
そのＬＩＯ１９には各々２５６個のセンスアンプ２０が
設けられており、さらに各センスアンプ２０にはビット
線２１を介して５１２個のメモリセルが接続されてい
る。ＬＩＯ１９に接続されるセンスアンプ２０から延び
るビット線２１は、図４に示すように櫛形に組み合わさ
れてマトリクス状に配されたメモリセルに順次接続さ
れ、２５６Ｋビット（５１２個のメモリセル×２５６個
のセンスアンプ×２個のＬＩＯ）分のメモリセルからな
るサブアレイ１５を構成する。このように、１つのサブ
ブロック１４は８つのサブアレイ１５より構成される。
【００１５】そして、このようなＤＲＡＭにおいては、
入力されたローアドレスおよびカラムアドレスのデコー
ド結果に基づき、適宜ワード線２２、Ｙ選択信号線２３
が活性化されてメモリセル２４が選択される。そして、
活性化されたセンスアンプ２０、ＩＯスイッチ１８を介
してＭＩＯ１７とメモリセルとの間でデータの入出力が
行われる。
入力されたローアドレスおよびカラムアドレスのデコー
ド結果に基づき、適宜ワード線２２、Ｙ選択信号線２３
が活性化されてメモリセル２４が選択される。そして、
活性化されたセンスアンプ２０、ＩＯスイッチ１８を介
してＭＩＯ１７とメモリセルとの間でデータの入出力が
行われる。
【００１６】次に、本発明に係わるワード線リークチェ
ックテストについて、図１および図２を参照して説明す
る。テストモード状態において、まず、所定の行アドレ
スを入力しながら、図２（Ａ）に示すようにＲＡＳ信号
をアクティブ状態、すなわちＬＯＷレベルにする。する
と、たとえば、図１に示すようなワード線（ＷＬ）２２
が選択され、そのワード線２２が図２（Ｄ）に示すよう
にＶppレベル（アレイ電圧レベル＋２Ｖ）にドライブさ
れる。
ックテストについて、図１および図２を参照して説明す
る。テストモード状態において、まず、所定の行アドレ
スを入力しながら、図２（Ａ）に示すようにＲＡＳ信号
をアクティブ状態、すなわちＬＯＷレベルにする。する
と、たとえば、図１に示すようなワード線（ＷＬ）２２
が選択され、そのワード線２２が図２（Ｄ）に示すよう
にＶppレベル（アレイ電圧レベル＋２Ｖ）にドライブさ
れる。
【００１７】次に、図２（Ｂ）に示すようなＣＡＳ信号
をアクティブ状態、すなわちＬＯＷレベルにするタイミ
ングで、ワード線２２を前記Ｖppレベルにドライブした
電圧供給源をワード線２２から切り離し、ワード線２２
をフローティング状態にする。そして、この状態を、た
とえば数ｍｓｅｃ程度の所定時間Ｔ維持する。この時、
列アドレスのある特定の２ビットを無視し、その特定の
２ビットを除いたアドレスでＹ選択信号線２３をデコー
ドする。その結果、図１に示すように４本のＹ選択信号
線２３が同時的にアクティブ状態になり、既に選択され
ているワード線２２との間で、４つのメモリセル２４が
選択されることになる。
をアクティブ状態、すなわちＬＯＷレベルにするタイミ
ングで、ワード線２２を前記Ｖppレベルにドライブした
電圧供給源をワード線２２から切り離し、ワード線２２
をフローティング状態にする。そして、この状態を、た
とえば数ｍｓｅｃ程度の所定時間Ｔ維持する。この時、
列アドレスのある特定の２ビットを無視し、その特定の
２ビットを除いたアドレスでＹ選択信号線２３をデコー
ドする。その結果、図１に示すように４本のＹ選択信号
線２３が同時的にアクティブ状態になり、既に選択され
ているワード線２２との間で、４つのメモリセル２４が
選択されることになる。
【００１８】所定時間Ｔ経過したら、ＤＲＡＭのデータ
線に所定のデータを入力しながら、図２（Ｃ）に示すよ
うにライトイネーブル（ＷＥ）信号をＬＯＷレベルに
し、ディレイドライト動作を行う。ワード線２２にリー
ク（短絡）が無く、正常に動作している場合には、この
状態で、図１に示した４つのメモリセル２４に入力デー
タが書き込まれる。そして、次に通常のリード動作によ
り、前記４つのメモリセル２４を順に読み出し、読み出
されたデータが入力したデータと同一であるか否かをチ
ェックする。
線に所定のデータを入力しながら、図２（Ｃ）に示すよ
うにライトイネーブル（ＷＥ）信号をＬＯＷレベルに
し、ディレイドライト動作を行う。ワード線２２にリー
ク（短絡）が無く、正常に動作している場合には、この
状態で、図１に示した４つのメモリセル２４に入力デー
タが書き込まれる。そして、次に通常のリード動作によ
り、前記４つのメモリセル２４を順に読み出し、読み出
されたデータが入力したデータと同一であるか否かをチ
ェックする。
【００１９】仮に、ワード線２２にリーク（短絡）が有
る場合には、前記所定時間Ｔの間の、例えば図２の時間
ｔ４において、ワード線２２の電位がデータの読み書き
に必要なレベルＶth以下となるために、その後の時間ｔ
５におけるデレイドライトが行えなくなり、読み出した
データと入力データは一致しない。これにより、このワ
ード線２２を対象とした全てのリーク（短絡）を検出で
きる。
る場合には、前記所定時間Ｔの間の、例えば図２の時間
ｔ４において、ワード線２２の電位がデータの読み書き
に必要なレベルＶth以下となるために、その後の時間ｔ
５におけるデレイドライトが行えなくなり、読み出した
データと入力データは一致しない。これにより、このワ
ード線２２を対象とした全てのリーク（短絡）を検出で
きる。
【００２０】このように、本実施の形態のワード線リー
クチェックテストにおいては、４本のＹ選択信号線２３
を同時的にアクティブ状態にして、その４本のＹ選択信
号線２３によって選択された４つのメモリセル２４に対
して同時的にデータを書き込むことができる。ワード線
リークチェックテストにおいては、ワード線２２をフロ
ーティング状態にして所定時間Ｔ維持する時間が、試験
時間のほとんどを占めているので、これにより、テスト
時間をほぼ１／４にすることができる。
クチェックテストにおいては、４本のＹ選択信号線２３
を同時的にアクティブ状態にして、その４本のＹ選択信
号線２３によって選択された４つのメモリセル２４に対
して同時的にデータを書き込むことができる。ワード線
リークチェックテストにおいては、ワード線２２をフロ
ーティング状態にして所定時間Ｔ維持する時間が、試験
時間のほとんどを占めているので、これにより、テスト
時間をほぼ１／４にすることができる。
【００２１】なお、本発明の半導体記憶装置の試験方法
は、本実施の形態にのみ限られるものではなく、種々の
改変が可能である。たとえば、同時的にデータを書き込
むメモリセルの数は、本実施の形態においては４本のＹ
選択信号線２３を（ＤＲＡＭ全体としては、４本×１ワ
ードのビット数になる）同時的にアクティブ状態にして
いたが、４本に限られるものではなく、４本以上にして
もよい。
は、本実施の形態にのみ限られるものではなく、種々の
改変が可能である。たとえば、同時的にデータを書き込
むメモリセルの数は、本実施の形態においては４本のＹ
選択信号線２３を（ＤＲＡＭ全体としては、４本×１ワ
ードのビット数になる）同時的にアクティブ状態にして
いたが、４本に限られるものではなく、４本以上にして
もよい。
【００２２】また、データのチェック時において、本実
施の形態においては、同時的にデータを書き込んだワー
ドを順次読み出してチェックするようにしたが、それら
のビットのデータを縮約して一度にチェックできるよう
にしてもよい。
施の形態においては、同時的にデータを書き込んだワー
ドを順次読み出してチェックするようにしたが、それら
のビットのデータを縮約して一度にチェックできるよう
にしてもよい。
【００２３】なお、本発明の試験方法を実施する場合に
は、試験モードの動作時において、１つのアドレス入力
において前述したような所定の複数のサブブロックのＹ
選択信号線２３、すなわちセンスアンプ２０が活性化さ
れるような構成にしなければならない。しかし、これ
は、本来ＤＲＡＭに具わっているデコーダ部分の配線を
そのように動作するようにセットするだけであり、任意
の方法により容易に行える。したがって、本実施の形態
においてはこのデコード部の構成については説明を省略
する。
は、試験モードの動作時において、１つのアドレス入力
において前述したような所定の複数のサブブロックのＹ
選択信号線２３、すなわちセンスアンプ２０が活性化さ
れるような構成にしなければならない。しかし、これ
は、本来ＤＲＡＭに具わっているデコーダ部分の配線を
そのように動作するようにセットするだけであり、任意
の方法により容易に行える。したがって、本実施の形態
においてはこのデコード部の構成については説明を省略
する。
【００２４】
【発明の効果】本発明の半導体記憶装置の試験方法によ
れば、複数のメモリセルに対して同時的にデータを書き
込むことができるので、ワード線リークチェックテスト
を高速に、短時間で行うことができる。
れば、複数のメモリセルに対して同時的にデータを書き
込むことができるので、ワード線リークチェックテスト
を高速に、短時間で行うことができる。
【図１】本発明に係わるワード線リークチェックテスト
の方法を示す図である。
の方法を示す図である。
【図２】ワード線リークチェックテストを説明するため
の波形図である。
の波形図である。
【図３】×４構成の６４Ｍbit のＤＲＡＭのメモリアレ
イの構成の一例を示す図である。
イの構成の一例を示す図である。
【図４】図３に示すメモリアレイにおけるサブアレイの
構成をより詳細に示す図である。
構成をより詳細に示す図である。
【図５】従来のワード線リークチェックテストの方法を
示す図である。
示す図である。
１０…メモリアレイ、１１…上アレイブロック、１２…
下アレイブロック、１３…メモリブロック、１５…サブ
アレイ、１７…ＭＩＯ、１８…ＩＯスイッチ、１９…Ｌ
ＩＯ、２０…センスアンプ、２１…ビット線、２２…ワ
ード線、２３…Ｙ選択信号線、２４…メモリセル、２５
…ブロックセレクタ、２６…メインアンプ、２７…ＭＡ
セレクタ、２８，３０…ＣＢドライバ、２９…縮約回
路、３０…ＣＢドライバ、３１…ＮＡＮＤ素子
下アレイブロック、１３…メモリブロック、１５…サブ
アレイ、１７…ＭＩＯ、１８…ＩＯスイッチ、１９…Ｌ
ＩＯ、２０…センスアンプ、２１…ビット線、２２…ワ
ード線、２３…Ｙ選択信号線、２４…メモリセル、２５
…ブロックセレクタ、２６…メインアンプ、２７…ＭＡ
セレクタ、２８，３０…ＣＢドライバ、２９…縮約回
路、３０…ＣＢドライバ、３１…ＮＡＮＤ素子
フロントページの続き (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 佐伯 亮 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 鈴木 幸英 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (2)
- 【請求項１】複数のメモリセルが実質的にマトリクス状
に配置され、該マトリクスに対応して実質的に格子状に
配されたワード線およびＹ選択信号線により所望のメモ
リセルを選択し、データの読み出しおよび書き込みを行
う半導体記憶装置の試験方法であって、 選択された任意のワード線に対して電圧供給源から所望
の電圧を印加し、 前記電圧印加後、前記電圧供給源と前記ワード線との電
気的接続を解除し、 所定時間経過後、複数のＹ選択信号線により複数のメモ
リセルを同時的に選択状態として当該複数のメモリセル
に同時的にデータを書き込み、 その後、データの書き込まれた前記メモリセルのデータ
を読み出し、該読み出しデータをチェックする半導体記
憶装置の試験方法。 - 【請求項２】メモリセルを選択するためのアドレス信号
の所定数のビットを無視することにより複数のＹ選択信
号線を同時的に選択する請求項１記載の半導体記憶装置
の試験方法。
Priority Applications (2)
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|---|---|---|---|
| JP7239696A JPH0991993A (ja) | 1995-09-19 | 1995-09-19 | 半導体記憶装置の試験方法 |
| US08/716,080 US5844915A (en) | 1995-09-19 | 1996-09-19 | Method for testing word line leakage in a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7239696A JPH0991993A (ja) | 1995-09-19 | 1995-09-19 | 半導体記憶装置の試験方法 |
Publications (1)
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|---|---|
| JPH0991993A true JPH0991993A (ja) | 1997-04-04 |
Family
ID=17048566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7239696A Withdrawn JPH0991993A (ja) | 1995-09-19 | 1995-09-19 | 半導体記憶装置の試験方法 |
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| Country | Link |
|---|---|
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| JP (1) | JPH0991993A (ja) |
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