JP2001014891A - 半導体メモリチップ - Google Patents
半導体メモリチップInfo
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
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- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
- G06F11/2635—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers using a storage for the test inputs, e.g. test ROM, script files
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- G11C29/36—Data generation devices, e.g. data inverters
- G11C2029/3602—Pattern generator
Abstract
(57)【要約】
【課題】 半導体メモリをより高速にかつより効率的に
検査できるようにすることである。 【解決手段】 データ発生器は、プログラム可能メモリ
アレイと、プログラム可能メモリアレイに格納されたパ
ターンデータをアドレス指定する手段とを有し、前記プ
ログラム可能メモリアレイは複数のメモリバンクを有
し、該メモリバンクは、行および列に配置されたメモリ
セルを有し、前記各メモリバンクは、第１のメモリアレ
イの各入／出力ピンに対して発生すべきパターンに対す
るデータを格納することができ、前記アドレス指定手段
は、第１のメモリアレイへ伝送すべきおよび第１のメモ
リアレイから伝送される個々のパターンデータを入／出
力ピンにおいてアドレシングする。
検査できるようにすることである。 【解決手段】 データ発生器は、プログラム可能メモリ
アレイと、プログラム可能メモリアレイに格納されたパ
ターンデータをアドレス指定する手段とを有し、前記プ
ログラム可能メモリアレイは複数のメモリバンクを有
し、該メモリバンクは、行および列に配置されたメモリ
セルを有し、前記各メモリバンクは、第１のメモリアレ
イの各入／出力ピンに対して発生すべきパターンに対す
るデータを格納することができ、前記アドレス指定手段
は、第１のメモリアレイへ伝送すべきおよび第１のメモ
リアレイから伝送される個々のパターンデータを入／出
力ピンにおいてアドレシングする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ、よ
り詳細にはオンチップパターン発生器を使用したメモリ
素子の検査装置に関する。
り詳細にはオンチップパターン発生器を使用したメモリ
素子の検査装置に関する。
【０００２】
【従来の技術】回路が急激に複雑化することによって、
メモリ検査の困難性とコストも増大した。高密度メモリ
の開発によって検査複雑性は新たな次元に突入した。例
えば高速同期ＤＲＡＭのパターン検査は、より複雑で時
間の掛かるものとなった。メモリ検査に検査装置を使用
することは、スループットの現在レベルを維持するため
に付加的な装置を必要とする。付加的なテスタを使用し
て、さらに高速で複雑なメモリ素子に対して必要なスル
ープットを維持するにはかなりのコストが掛かる。
メモリ検査の困難性とコストも増大した。高密度メモリ
の開発によって検査複雑性は新たな次元に突入した。例
えば高速同期ＤＲＡＭのパターン検査は、より複雑で時
間の掛かるものとなった。メモリ検査に検査装置を使用
することは、スループットの現在レベルを維持するため
に付加的な装置を必要とする。付加的なテスタを使用し
て、さらに高速で複雑なメモリ素子に対して必要なスル
ープットを維持するにはかなりのコストが掛かる。
【０００３】現在および将来の世代の高密度メモリを検
査することに関する別の問題点は、テスタの速度と精度
に関連するチップ周波数を含む。検査されるチップと同
じ速度で動作する高速検査装置を見つけることはますま
す困難になっている。一般的にデバイス周波数はテスタ
の精度よりも急速に上昇している。同時に検査装置はま
すます複雑になっている。ピン数がさらに増加し、従っ
てますます多数のピンを管理する精度が必要である。さ
らにコストを合理的レベルに留め、検査を合理的時間枠
内で実行することも製造および検査に対する問題であ
る。
査することに関する別の問題点は、テスタの速度と精度
に関連するチップ周波数を含む。検査されるチップと同
じ速度で動作する高速検査装置を見つけることはますま
す困難になっている。一般的にデバイス周波数はテスタ
の精度よりも急速に上昇している。同時に検査装置はま
すます複雑になっている。ピン数がさらに増加し、従っ
てますます多数のピンを管理する精度が必要である。さ
らにコストを合理的レベルに留め、検査を合理的時間枠
内で実行することも製造および検査に対する問題であ
る。
【０００４】半導体メモリ検査ではチップは次のように
検査される。すなわち既知のデータパターンをアレイの
メモリセルに外部の検査装置により書き込むことによっ
て検査される。データパターンは次にデバイスに読み戻
され、既知のデータパターンと比較される。データパタ
ーンは例えば物理的パターン、論理的パターン、および
／またはチェッカパターンを含むことができる。ダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）である半導
体メモリ素子に対する図１ＡからＣの例を参照すると、
ビット線ＢＬと相補的ビット線ＢＬ（図ではＢＬの上に
バー）がペアでセンスアンプＳＡに接続されている。メ
モリセル（円により示されている）をアクティブにする
ため（読み出しおよび書き込み）には、センスアンプＳ
Ａとワード線ＷＬを選択しなければならない。ＢＬとＢ
Ｌバーそれぞれはこれに関連するメモリセルを有する。
例えば図１Ａでは物理的“１”データパターンがＢＬに
関連するメモリセルに１として格納され、ＢＬバーに関
連するメモリセルには０として格納される。このこと
は、全てのメモリセルが荷電されたキャパシタを有する
ことを意味する。図１Ｂについては、データパターンは
論理“１”である。この場合、全ての１がアレイに格納
され、このことはメモリセルの半分が荷電されたキャパ
シタを有し、半分が有していないことを意味する。図１
Ｃでは、チェッカボードパターンが実現されており、こ
のパターンは１と０を交互に有し、荷電されたメモリセ
ルキャパシタと放電されたメモリセルキャパシタとを交
互に有する。
検査される。すなわち既知のデータパターンをアレイの
メモリセルに外部の検査装置により書き込むことによっ
て検査される。データパターンは次にデバイスに読み戻
され、既知のデータパターンと比較される。データパタ
ーンは例えば物理的パターン、論理的パターン、および
／またはチェッカパターンを含むことができる。ダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）である半導
体メモリ素子に対する図１ＡからＣの例を参照すると、
ビット線ＢＬと相補的ビット線ＢＬ（図ではＢＬの上に
バー）がペアでセンスアンプＳＡに接続されている。メ
モリセル（円により示されている）をアクティブにする
ため（読み出しおよび書き込み）には、センスアンプＳ
Ａとワード線ＷＬを選択しなければならない。ＢＬとＢ
Ｌバーそれぞれはこれに関連するメモリセルを有する。
例えば図１Ａでは物理的“１”データパターンがＢＬに
関連するメモリセルに１として格納され、ＢＬバーに関
連するメモリセルには０として格納される。このこと
は、全てのメモリセルが荷電されたキャパシタを有する
ことを意味する。図１Ｂについては、データパターンは
論理“１”である。この場合、全ての１がアレイに格納
され、このことはメモリセルの半分が荷電されたキャパ
シタを有し、半分が有していないことを意味する。図１
Ｃでは、チェッカボードパターンが実現されており、こ
のパターンは１と０を交互に有し、荷電されたメモリセ
ルキャパシタと放電されたメモリセルキャパシタとを交
互に有する。
【０００５】図１ＡからＣに示されたように、物理的デ
ータは内容または意味または記憶キャパシタに相当す
る。物理的１の場合、キャパシタは荷電され、物理的０
に対してはキャパシタは放電される。論理的データに対
しては入／出力ピン（ＤＱ）における値だけが重要であ
る。論理的１（０）は、メモリセルがＢＬまたはＢＬバ
ーに接続されている場合、１（０）がＩ／Ｏピンで読み
書きされることを意味する。チェッカボードパターンも
また、荷電されたキャパシタと放電されたキャパシタと
を交互に有する物理的データパターンである。論理的パ
ターンはさらに簡単に実現することができる。なぜな
ら、メモリセルのアドレスが物理的データパターンに対
するほど重要でないからである。物理的データパターン
に対しては、ＢＬまたはＢＬバー接続情報が適切な検査
のために必要である。従ってアドレス情報が、各メモリ
セルおよびデータパターンに対してＢＬ／ＢＬバーを相
関させるために必要である。アドレス情報とメモリセル
の密度のために検査が複雑になる。これは一部にはメモ
リセルの数のためであり、各メモリセルにアドレス指定
されたデータパターンを追従することが必要であるばか
りでなく、欠けているメモリセルの位置も必要である。
ータは内容または意味または記憶キャパシタに相当す
る。物理的１の場合、キャパシタは荷電され、物理的０
に対してはキャパシタは放電される。論理的データに対
しては入／出力ピン（ＤＱ）における値だけが重要であ
る。論理的１（０）は、メモリセルがＢＬまたはＢＬバ
ーに接続されている場合、１（０）がＩ／Ｏピンで読み
書きされることを意味する。チェッカボードパターンも
また、荷電されたキャパシタと放電されたキャパシタと
を交互に有する物理的データパターンである。論理的パ
ターンはさらに簡単に実現することができる。なぜな
ら、メモリセルのアドレスが物理的データパターンに対
するほど重要でないからである。物理的データパターン
に対しては、ＢＬまたはＢＬバー接続情報が適切な検査
のために必要である。従ってアドレス情報が、各メモリ
セルおよびデータパターンに対してＢＬ／ＢＬバーを相
関させるために必要である。アドレス情報とメモリセル
の密度のために検査が複雑になる。これは一部にはメモ
リセルの数のためであり、各メモリセルにアドレス指定
されたデータパターンを追従することが必要であるばか
りでなく、欠けているメモリセルの位置も必要である。
【０００６】チップ製造プロセスはエラーフリーのもの
ではない。従って各メモリチップを十分に検査しなけれ
ばならず、通常は上に説明したようなデータパターンを
使用する。検査コストが現在、メモリチップの製造コス
ト全体に占める割合は大きい。検査コストは、チップを
検査するのに必要な時間の低減および／または並列的に
検査されるチップ数の増大によって低減することができ
る。並列的に検査されるチップの数は通常、メモリテス
タが取り扱うことのできる入／出力（Ｉ／Ｏ）チャネル
の数によって制限される。並列的に検査されるチップの
数を増大させる１つの手段は、外部テスタと検査するチ
ップとの間の接続数を低減することである。テスタが１
０２４のＩ／Ｏチャネルを取り扱うことができ、１３０
チャネルが１つのチップを検査するのに必要であると仮
定すれば、７つのチップを並列的に検査することができ
る。
ではない。従って各メモリチップを十分に検査しなけれ
ばならず、通常は上に説明したようなデータパターンを
使用する。検査コストが現在、メモリチップの製造コス
ト全体に占める割合は大きい。検査コストは、チップを
検査するのに必要な時間の低減および／または並列的に
検査されるチップ数の増大によって低減することができ
る。並列的に検査されるチップの数は通常、メモリテス
タが取り扱うことのできる入／出力（Ｉ／Ｏ）チャネル
の数によって制限される。並列的に検査されるチップの
数を増大させる１つの手段は、外部テスタと検査するチ
ップとの間の接続数を低減することである。テスタが１
０２４のＩ／Ｏチャネルを取り扱うことができ、１３０
チャネルが１つのチップを検査するのに必要であると仮
定すれば、７つのチップを並列的に検査することができ
る。
【０００７】
【発明が解決しようとする課題】本発明の課題は、半導
体メモリをより高速にかつより効率的に検査できるよう
にすることである。
体メモリをより高速にかつより効率的に検査できるよう
にすることである。
【０００８】
【課題を解決するための手段】この課題は半導体メモリ
チップを、検査すべき第１のメモリアレイと、メモリチ
ップ上に形成されたパターン発生器とを有する半導体メ
モリチップであって、前記第１のメモリアレイは、行お
よび列に配置された複数のメモリセルを有し、該メモリ
セルは、ビット線およびワード線を使用することにより
データが読み出しおよび書き込みアクセスされ、データ
が入／出力ピンに供給され、前記データ発生器は、プロ
グラム可能メモリアレイと、プログラム可能メモリアレ
イに格納されたパターンデータをアドレス指定する手段
とを有し、前記プログラム可能メモリアレイは複数のメ
モリバンクを有し、該メモリバンクは、行および列に配
置されたメモリセルを有し、前記各メモリバンクは、第
１のメモリアレイの各入／出力ピンに対して発生すべき
パターンに対するデータを格納することができ、前記ア
ドレス指定手段は、第１のメモリアレイへ伝送すべきお
よび第１のメモリアレイから伝送される個々のパターン
データを入／出力ピンにおいてアドレシングする、よう
に構成して解決される。
チップを、検査すべき第１のメモリアレイと、メモリチ
ップ上に形成されたパターン発生器とを有する半導体メ
モリチップであって、前記第１のメモリアレイは、行お
よび列に配置された複数のメモリセルを有し、該メモリ
セルは、ビット線およびワード線を使用することにより
データが読み出しおよび書き込みアクセスされ、データ
が入／出力ピンに供給され、前記データ発生器は、プロ
グラム可能メモリアレイと、プログラム可能メモリアレ
イに格納されたパターンデータをアドレス指定する手段
とを有し、前記プログラム可能メモリアレイは複数のメ
モリバンクを有し、該メモリバンクは、行および列に配
置されたメモリセルを有し、前記各メモリバンクは、第
１のメモリアレイの各入／出力ピンに対して発生すべき
パターンに対するデータを格納することができ、前記ア
ドレス指定手段は、第１のメモリアレイへ伝送すべきお
よび第１のメモリアレイから伝送される個々のパターン
データを入／出力ピンにおいてアドレシングする、よう
に構成して解決される。
【０００９】
【発明の実施の形態】本発明による半導体メモリチップ
は検査すべき第１のメモリアレイを含み、このメモリア
レイは行と列に配置された複数のメモリセルと、パター
ン発生器とを含む。メモリセルはデータの書き込み／読
み出しのためにビット線とワード線を使用してアクセス
され、データは入／出力ピンに供給され、パターン発生
器はメモリチップ上に形成される。パターン発生器はさ
らにプログラム可能メモリアレイを含み、このメモリア
レイは複数のメモリバンクを含む。メモリバンクは行と
列に配置されたメモリセルを有し、各バンクは第１のメ
モリアレイの各入／出力ピンに対して発生すべきパター
ンに対するデータを格納することができる。プログラム
可能メモリアレイに格納されたデータをアドレス指定す
るための手段が含まれており、この手段は第１のメモリ
アレイに伝送すべき、および第１のメモリアレイから伝
送される個々のデータをアドレシングする。
は検査すべき第１のメモリアレイを含み、このメモリア
レイは行と列に配置された複数のメモリセルと、パター
ン発生器とを含む。メモリセルはデータの書き込み／読
み出しのためにビット線とワード線を使用してアクセス
され、データは入／出力ピンに供給され、パターン発生
器はメモリチップ上に形成される。パターン発生器はさ
らにプログラム可能メモリアレイを含み、このメモリア
レイは複数のメモリバンクを含む。メモリバンクは行と
列に配置されたメモリセルを有し、各バンクは第１のメ
モリアレイの各入／出力ピンに対して発生すべきパター
ンに対するデータを格納することができる。プログラム
可能メモリアレイに格納されたデータをアドレス指定す
るための手段が含まれており、この手段は第１のメモリ
アレイに伝送すべき、および第１のメモリアレイから伝
送される個々のデータをアドレシングする。
【００１０】別の半導体メモリチップは検査すべき第１
のメモリアレイを含み、この第１のメモリアレイは行と
列に配置された複数のメモリセルを含み、メモリセルに
はデータの読み出しおよび書き込みのためにビット線と
ワード線を使用してアクセスされ、データは入／出力ピ
ンに供給される。パターン発生器はメモリチップ上に形
成される。パターン発生器はさらにプログラム可能メモ
リアレイを有し、このメモリアレイは複数のメモリバン
クを含む。メモリバンクは行と列に配置されたメモリセ
ルを有し、各バンクは第１のメモリアレイの各入／出力
ピンに対して発生すべきパターンに対するデータを格納
することができる。プログラム可能メモリアレイに格納
されたデータをアドレス指定するための手段も含まれて
おり、この手段は第１のメモリアレイに伝送すべき、お
よびこれから伝送される個々のデータをアドレシングす
る。メモリバンクに格納された複数のパターンからパタ
ーンを入力信号に従って選択するためのパターンデコー
ダが設けられている。出力側が第１のメモリアレイの入
／出力ピンに接続されており、第１のメモリアレイに伝
送すべき、およびこれから伝送された個々のデータを供
給する。
のメモリアレイを含み、この第１のメモリアレイは行と
列に配置された複数のメモリセルを含み、メモリセルに
はデータの読み出しおよび書き込みのためにビット線と
ワード線を使用してアクセスされ、データは入／出力ピ
ンに供給される。パターン発生器はメモリチップ上に形
成される。パターン発生器はさらにプログラム可能メモ
リアレイを有し、このメモリアレイは複数のメモリバン
クを含む。メモリバンクは行と列に配置されたメモリセ
ルを有し、各バンクは第１のメモリアレイの各入／出力
ピンに対して発生すべきパターンに対するデータを格納
することができる。プログラム可能メモリアレイに格納
されたデータをアドレス指定するための手段も含まれて
おり、この手段は第１のメモリアレイに伝送すべき、お
よびこれから伝送される個々のデータをアドレシングす
る。メモリバンクに格納された複数のパターンからパタ
ーンを入力信号に従って選択するためのパターンデコー
ダが設けられている。出力側が第１のメモリアレイの入
／出力ピンに接続されており、第１のメモリアレイに伝
送すべき、およびこれから伝送された個々のデータを供
給する。
【００１１】本発明によるＤＲＡＭメモリチップは検査
すべき第１のメモリアレイを含み、この第１のメモリア
レイは行と列に配置された複数のメモリセルを含む。メ
モリセルは、データを読み出しおよび書き込みするため
ビット線とワード線を使用してアクセスされる。データ
は入／出力ピンに供給される。パターン発生器がメモリ
チップ上に形成されている。パターン発生器はさらにプ
ログラム可能メモリアレイを含み、このメモリアレイは
複数のメモリバンクを含む。メモリバンクは行と列に配
置されたメモリセルを有し、各バンクは第１のメモリア
レイの各入／出力ピンに対して発生すべきパターンに対
するデータを格納することができる。パターンデータを
入力するための入力手段が含まれている。この入力手段
は、メモリチップに対する外部ソースからのパターンデ
ータをプログラム可能メモリのメモリバンクに入力す
る。プログラム可能メモリアレイに格納されているデー
タをアドレス指定するための手段が含まれており、第１
のメモリアレイへ伝送すべき、およびこれから伝送され
た個々のデータをアドレシングする。パターンデコーダ
はパターンをメモリバンクに格納されている複数のパタ
ーンから入力信号に従って選択する。パターン発生器の
出力側は第１のメモリアレイの入／出力ピンと接続され
ており、第１のメモリアレイに伝送すべき、およびこれ
から伝送されたパターンデータを供給する。
すべき第１のメモリアレイを含み、この第１のメモリア
レイは行と列に配置された複数のメモリセルを含む。メ
モリセルは、データを読み出しおよび書き込みするため
ビット線とワード線を使用してアクセスされる。データ
は入／出力ピンに供給される。パターン発生器がメモリ
チップ上に形成されている。パターン発生器はさらにプ
ログラム可能メモリアレイを含み、このメモリアレイは
複数のメモリバンクを含む。メモリバンクは行と列に配
置されたメモリセルを有し、各バンクは第１のメモリア
レイの各入／出力ピンに対して発生すべきパターンに対
するデータを格納することができる。パターンデータを
入力するための入力手段が含まれている。この入力手段
は、メモリチップに対する外部ソースからのパターンデ
ータをプログラム可能メモリのメモリバンクに入力す
る。プログラム可能メモリアレイに格納されているデー
タをアドレス指定するための手段が含まれており、第１
のメモリアレイへ伝送すべき、およびこれから伝送され
た個々のデータをアドレシングする。パターンデコーダ
はパターンをメモリバンクに格納されている複数のパタ
ーンから入力信号に従って選択する。パターン発生器の
出力側は第１のメモリアレイの入／出力ピンと接続され
ており、第１のメモリアレイに伝送すべき、およびこれ
から伝送されたパターンデータを供給する。
【００１２】択一的実施例では、アドレス指定手段を半
導体メモリチップに含めることも、外に配置することも
できる。アドレス指定手段は外部の検査装置により供給
される。パターン発生器は、プログラム可能メモリアレ
イに格納されたパターンを選択するためのパターンアド
レス入力側を含むことができる。プログラム可能メモリ
アレイは、パターンデータを格納した読み出し専用メモ
リを含むことができる。メモリチップは有利にはダイナ
ミックランダムアクセスメモリチップである。プログラ
ム可能メモリアレイは有利には複数のデータパターンを
格納し、複数のデータパターンの各データパターンは複
数のメモリバンクに格納することができる。アドレス指
定手段は有利にはワード線とセンスアンプを含み、プロ
グラム可能メモリアレイのメモリセルをアクティブにす
る。発生すべきパターンは物理的パターン、論理的パタ
ーンおよび／またはチェッカパターンを含むことができ
る。
導体メモリチップに含めることも、外に配置することも
できる。アドレス指定手段は外部の検査装置により供給
される。パターン発生器は、プログラム可能メモリアレ
イに格納されたパターンを選択するためのパターンアド
レス入力側を含むことができる。プログラム可能メモリ
アレイは、パターンデータを格納した読み出し専用メモ
リを含むことができる。メモリチップは有利にはダイナ
ミックランダムアクセスメモリチップである。プログラ
ム可能メモリアレイは有利には複数のデータパターンを
格納し、複数のデータパターンの各データパターンは複
数のメモリバンクに格納することができる。アドレス指
定手段は有利にはワード線とセンスアンプを含み、プロ
グラム可能メモリアレイのメモリセルをアクティブにす
る。発生すべきパターンは物理的パターン、論理的パタ
ーンおよび／またはチェッカパターンを含むことができ
る。
【００１３】
【実施例】本発明は、半導体メモリに関連し、より詳細
にはプログラム可能オンチップデータパターン発生器を
使用したメモリ素子の検査装置に関する。データパター
ン発生器は有利にはメモリチップの一部として設計され
構成されている。データパターン発生器は任意のデータ
パターンを格納するか、または外部のテスタから供給さ
れるか、またはハード的に符号化されパターン発生器に
直接供給される。本発明によるオンチップデータパター
ン発生器は半導体メモリ／素子を検査するのにより高速
でより効率的な方法を提供する。なぜならデータパター
ンは検査前にメモリセルの近傍に格納されるからであ
る。
にはプログラム可能オンチップデータパターン発生器を
使用したメモリ素子の検査装置に関する。データパター
ン発生器は有利にはメモリチップの一部として設計され
構成されている。データパターン発生器は任意のデータ
パターンを格納するか、または外部のテスタから供給さ
れるか、またはハード的に符号化されパターン発生器に
直接供給される。本発明によるオンチップデータパター
ン発生器は半導体メモリ／素子を検査するのにより高速
でより効率的な方法を提供する。なぜならデータパター
ンは検査前にメモリセルの近傍に格納されるからであ
る。
【００１４】次の図２を参照する。ここで類似の素子ま
たは同じ素子には同じ参照符号が付してあり、図２には
半導体メモリ素子／チップ１００が示されている。半導
体メモリ素子１００はメモリエリア１０２を有し、この
メモリエリアには複数のメモリバンク１０４が含まれて
いる。メモリバンク１０４はメモリセル１０６を含み、
メモリセルはワード線ＷＬおよびビット線ＢＬとＢＬバ
ーを使用してアクセスされる。パターン発生器１０８は
チップ上に含まれており、検査パターンをメモリセル１
０６の検査のために供給する。
たは同じ素子には同じ参照符号が付してあり、図２には
半導体メモリ素子／チップ１００が示されている。半導
体メモリ素子１００はメモリエリア１０２を有し、この
メモリエリアには複数のメモリバンク１０４が含まれて
いる。メモリバンク１０４はメモリセル１０６を含み、
メモリセルはワード線ＷＬおよびビット線ＢＬとＢＬバ
ーを使用してアクセスされる。パターン発生器１０８は
チップ上に含まれており、検査パターンをメモリセル１
０６の検査のために供給する。
【００１５】パターン発生器１０８は外部テスタ１１０
によりオフチップで制御することができる。外部テスタ
はパターン発生器１０８と例えばシリアルインターフェ
ース１１２により接続できる。パターン発生器１０８は
動作の検査モードをセットまたはリセットすることによ
りアクティブまたは非アクティブにされる。このことは
イネーブルスイッチまたはイネーブルラインに供給され
るイネーブル信号を使用して実行される。イネーブルに
よりパターン発生器１０８は、図１に示したようなデー
タパターンを出力し、このデータパターンはメモリアレ
イ１０２にデータ出力ラインを通して伝送される。デー
タ出力ラインは入／出力（Ｉ／Ｏ）ピンまたはメモリチ
ップ１００のＤＱと接続されている。
によりオフチップで制御することができる。外部テスタ
はパターン発生器１０８と例えばシリアルインターフェ
ース１１２により接続できる。パターン発生器１０８は
動作の検査モードをセットまたはリセットすることによ
りアクティブまたは非アクティブにされる。このことは
イネーブルスイッチまたはイネーブルラインに供給され
るイネーブル信号を使用して実行される。イネーブルに
よりパターン発生器１０８は、図１に示したようなデー
タパターンを出力し、このデータパターンはメモリアレ
イ１０２にデータ出力ラインを通して伝送される。デー
タ出力ラインは入／出力（Ｉ／Ｏ）ピンまたはメモリチ
ップ１００のＤＱと接続されている。
【００１６】データ入力およびプログラムラインによっ
て、パターン発生器１０８のメモリ１１４に直接アクセ
スすることができる。パターン発生器１０８は読み出し
専用メモリまたは消去可能メモリまたは両方を含むこと
ができる。データ入力によりパターンデータが入力さ
れ、メモリ１１４に格納される。この格納は、このパタ
ーンデータがメモリアレイ１０２にメモリセル１０６の
検査のために伝送されるまで続けられる。プログラムに
より、メモリ１１４への書き込みおよび上書きの動作を
プログラミングすることができる。パターンアドレスラ
インにより特定のパターンをパターン発生器１０８に入
力し、プログラムすることができる。パターンアドレス
は、メモリセル１０６へ書き込むべきデータパターンを
選択するのに使用される。
て、パターン発生器１０８のメモリ１１４に直接アクセ
スすることができる。パターン発生器１０８は読み出し
専用メモリまたは消去可能メモリまたは両方を含むこと
ができる。データ入力によりパターンデータが入力さ
れ、メモリ１１４に格納される。この格納は、このパタ
ーンデータがメモリアレイ１０２にメモリセル１０６の
検査のために伝送されるまで続けられる。プログラムに
より、メモリ１１４への書き込みおよび上書きの動作を
プログラミングすることができる。パターンアドレスラ
インにより特定のパターンをパターン発生器１０８に入
力し、プログラムすることができる。パターンアドレス
は、メモリセル１０６へ書き込むべきデータパターンを
選択するのに使用される。
【００１７】メモリアドレスライン１２０は行アドレス
ラインと列アドレスラインを含む。メモリアドレスライ
ン１２０は、パターン発生器１０８によってアレイ１０
２のメモリセル１０６に書き込むべきメモリセルのメモ
リ１１４内の位置を供給する。パターン発生器１０８
は、パターンデータをメモリセル１０６に、所定の例え
ば物理的パターン（図１ＡとＣ参照）、または論理的パ
ターン（図１Ｂ参照）に従って書き込むアドレス情報と
パターンデータとを管理する。パターントポロジー（メ
モリアレイ１０２内の物理的データスクランブルまたは
アレンジメント）は、行アドレスと列アドレスの部分集
合により制御され、パターン発生器１０８にメモリアド
レスライン１２０の行レインと列ラインを通して供給さ
れる。実施例では、１つのビット（１または０）だけが
メモリアドレスライン１２０の行ラインで必要であり、
これにより行アドレスデータは図１に示すようにスクラ
ンブルされる。２つまたは３つのビット（１および／ま
たは０）がメモリアドレスライン１２０の列ラインで必
要になることもある。これにより列アドレスデータは図
１に示すようにスクランブルされる。行／列データをス
クランブルするのに実際に必要なビット数はチップアー
キテクチュアによって変化する。
ラインと列アドレスラインを含む。メモリアドレスライ
ン１２０は、パターン発生器１０８によってアレイ１０
２のメモリセル１０６に書き込むべきメモリセルのメモ
リ１１４内の位置を供給する。パターン発生器１０８
は、パターンデータをメモリセル１０６に、所定の例え
ば物理的パターン（図１ＡとＣ参照）、または論理的パ
ターン（図１Ｂ参照）に従って書き込むアドレス情報と
パターンデータとを管理する。パターントポロジー（メ
モリアレイ１０２内の物理的データスクランブルまたは
アレンジメント）は、行アドレスと列アドレスの部分集
合により制御され、パターン発生器１０８にメモリアド
レスライン１２０の行レインと列ラインを通して供給さ
れる。実施例では、１つのビット（１または０）だけが
メモリアドレスライン１２０の行ラインで必要であり、
これにより行アドレスデータは図１に示すようにスクラ
ンブルされる。２つまたは３つのビット（１および／ま
たは０）がメモリアドレスライン１２０の列ラインで必
要になることもある。これにより列アドレスデータは図
１に示すようにスクランブルされる。行／列データをス
クランブルするのに実際に必要なビット数はチップアー
キテクチュアによって変化する。
【００１８】図３を参照する。ここにはオンチップパタ
ーン発生器１０８が詳細に示されている。パターン発生
器１０８のメモリ１１４は複数のメモリバンク１１５を
有し、このメモリバンクの各々は特別なパターンについ
ての情報、すなわちパターン＜０＞、パターン＜１＞、
またはパターン＜ｋ＞、行情報に対するｘアドレス＜ｘ
＞、列情報に対する全てのｙアドレスｙ＜０：ｎ−１
＞、そしてメモリアレイ１０２にＤＱ＜０：ｊ＞により
入／出力すべき全てのデータを含んでいる。パターンア
ドレスはパターンデコーダ１２２に入力され、特定パタ
ーン、すなわちパターン＜０＞、パターン＜１＞、また
はパターン＜ｋ＞を選択する。バンク１１５は図３のよ
うに、次の規則に従ってラベリングされている：バンク
はパターン（０−ｋ）とｙアドレス（０−ｎ）により同
定される。例えばバンク＜ｋ＞＜ｎ＞はパターンｋを指
定し、このパターンは物理的パターンまたは他の所望の
パターン、および列ｎを含んでいる。
ーン発生器１０８が詳細に示されている。パターン発生
器１０８のメモリ１１４は複数のメモリバンク１１５を
有し、このメモリバンクの各々は特別なパターンについ
ての情報、すなわちパターン＜０＞、パターン＜１＞、
またはパターン＜ｋ＞、行情報に対するｘアドレス＜ｘ
＞、列情報に対する全てのｙアドレスｙ＜０：ｎ−１
＞、そしてメモリアレイ１０２にＤＱ＜０：ｊ＞により
入／出力すべき全てのデータを含んでいる。パターンア
ドレスはパターンデコーダ１２２に入力され、特定パタ
ーン、すなわちパターン＜０＞、パターン＜１＞、また
はパターン＜ｋ＞を選択する。バンク１１５は図３のよ
うに、次の規則に従ってラベリングされている：バンク
はパターン（０−ｋ）とｙアドレス（０−ｎ）により同
定される。例えばバンク＜ｋ＞＜ｎ＞はパターンｋを指
定し、このパターンは物理的パターンまたは他の所望の
パターン、および列ｎを含んでいる。
【００１９】図４を参照すると、１つのバンク＜ｋ＞＜
ｎ＞がバンク１１５の詳細を示している。バンク＜ｋ＞
＜ｎ＞は入力信号、データパターン＜ｋ＞をパターンデ
コーダ１２２（図３）から受信し、イネーブルされる。
バンク＜ｋ＞＜ｎ＞は、メモリアレイ１０２（図２）に
伝送すべきデータパターン＜ｋ＞に対する情報を格納す
る。バンク＜ｋ＞＜ｎ＞は、全てのデータラインＤＱ＜
０：ｊ＞を通してここから出力すべきデータを、１つの
ｘアドレス（行アドレス）とｙアドレス全体（列アドレ
ス）スペースに対して含んでいる。他の格納構成も意図
されている。例えば各バンク１１５は全てのデータライ
ンＤＱ＜０：ｊ＞に対する情報を、１つのｙアドレス
（列アドレス）とｘアドレス全体（行アドレス）スペー
スに対して含むことができる。例えばｊは４，８，１
６，３２，６４、またはそれらの倍数である。
ｎ＞がバンク１１５の詳細を示している。バンク＜ｋ＞
＜ｎ＞は入力信号、データパターン＜ｋ＞をパターンデ
コーダ１２２（図３）から受信し、イネーブルされる。
バンク＜ｋ＞＜ｎ＞は、メモリアレイ１０２（図２）に
伝送すべきデータパターン＜ｋ＞に対する情報を格納す
る。バンク＜ｋ＞＜ｎ＞は、全てのデータラインＤＱ＜
０：ｊ＞を通してここから出力すべきデータを、１つの
ｘアドレス（行アドレス）とｙアドレス全体（列アドレ
ス）スペースに対して含んでいる。他の格納構成も意図
されている。例えば各バンク１１５は全てのデータライ
ンＤＱ＜０：ｊ＞に対する情報を、１つのｙアドレス
（列アドレス）とｘアドレス全体（行アドレス）スペー
スに対して含むことができる。例えばｊは４，８，１
６，３２，６４、またはそれらの倍数である。
【００２０】図５を参照すると、バンク＜ｋ＞＜０：ｎ
＞が、本発明のチップパターン発生器１０８の構成を説
明するために示されている。バンク＜ｋ＞＜０：ｎ＞の
セットは、アドレススペース全体に対する完全なデータ
パターンに対する情報を含む。すなわち、ｘアドレス＜
０：ｍ−１＞およびｙアドレス＜０：ｎ−１＞であり、
ここでｍとｎはそれぞれｘ方向およびｙ方向でのパター
ンに対して必要なビット数である。
＞が、本発明のチップパターン発生器１０８の構成を説
明するために示されている。バンク＜ｋ＞＜０：ｎ＞の
セットは、アドレススペース全体に対する完全なデータ
パターンに対する情報を含む。すなわち、ｘアドレス＜
０：ｍ−１＞およびｙアドレス＜０：ｎ−１＞であり、
ここでｍとｎはそれぞれｘ方向およびｙ方向でのパター
ンに対して必要なビット数である。
【００２１】再び図２を参照する。バンク１１５は、メ
モリアレイ１０２に伝送すべき最小の反復可能パターン
に対する完全なパターンに対して十分なデータを格納す
るのに十分な格納スペースを有している。同じようにバ
ンク１１５は、メモリアレイ１０２に伝送すべき任意の
大きさのパターンに対する完全なパターンに対して十分
なデータを格納するのに十分な格納スペースを有してい
る。パターン発生器メモリ１１４をメモリアレイ１０２
と同じように製造することもできる。例えばメモリ１１
４は、センスアンプＳＡ、ビット線ＢＬ（ＢＬバー）お
よびワード線ＷＬを図１に示すように有することができ
る。このようにしてｙアドレスはメモリ１１４にあるメ
モリセルをワード線に従ってアクティブにするために使
用され、またｘアドレスはセンスアンプＳＡをアクティ
ブにするために使用される。パターン発生器１０８は、
センスアンプＳＡ、ビット線ＢＬ（ＢＬバー）とワード
線ＷＬの構造を有しており、同時にメモリアレイ１０２
の相応の構造と共に形成される。
モリアレイ１０２に伝送すべき最小の反復可能パターン
に対する完全なパターンに対して十分なデータを格納す
るのに十分な格納スペースを有している。同じようにバ
ンク１１５は、メモリアレイ１０２に伝送すべき任意の
大きさのパターンに対する完全なパターンに対して十分
なデータを格納するのに十分な格納スペースを有してい
る。パターン発生器メモリ１１４をメモリアレイ１０２
と同じように製造することもできる。例えばメモリ１１
４は、センスアンプＳＡ、ビット線ＢＬ（ＢＬバー）お
よびワード線ＷＬを図１に示すように有することができ
る。このようにしてｙアドレスはメモリ１１４にあるメ
モリセルをワード線に従ってアクティブにするために使
用され、またｘアドレスはセンスアンプＳＡをアクティ
ブにするために使用される。パターン発生器１０８は、
センスアンプＳＡ、ビット線ＢＬ（ＢＬバー）とワード
線ＷＬの構造を有しており、同時にメモリアレイ１０２
の相応の構造と共に形成される。
【００２２】パターンアドレス信号はチップ上で、また
は外部テスタ１１０により発生することができる。メモ
リ１１４に多くのパターンを格納すればするほど、より
多くのパターンアドレスラインが必要である。例えば８
つの異なるデータパターンを格納すべき場合には、３つ
の異なるアドレスビットが必要である。さらにメモリア
ドレスライン１２０のアドレス信号はオンチップでもオ
フチップでも発生することができる。メモリ１１４は読
み出し専用メモリを含むことができ、これには使用のた
めに予めプログラムされたパターンが格納される。
は外部テスタ１１０により発生することができる。メモ
リ１１４に多くのパターンを格納すればするほど、より
多くのパターンアドレスラインが必要である。例えば８
つの異なるデータパターンを格納すべき場合には、３つ
の異なるアドレスビットが必要である。さらにメモリア
ドレスライン１２０のアドレス信号はオンチップでもオ
フチップでも発生することができる。メモリ１１４は読
み出し専用メモリを含むことができ、これには使用のた
めに予めプログラムされたパターンが格納される。
【００２３】本発明によるパターン発生器１０８を使用
して行う検査を実行するために、検査に使用される検査
モードを選択することによってパターンが選択される。
これはパターンアドレスとしてパターンデコーダ１２２
へ入力され、選択されたパターンに相応するデータを有
するメモリバンク１１５が選択される。ｘアドレスはオ
ンチップでもオフチップでも発生することができ、シン
グルバンクおよびｙアドレスを選択するのに使用され
る。これらはパターン発生器出力側に供給されるデータ
セットを定める。チップ面積を節約するために、パター
ン発生器に対する回路構成はシングル・プログラム可能
データパターンに低減することができる。新たなパター
ンが必要になる度に、これがパターン発生器１０８のメ
モリ１１４にダウンロードされる。別の実施例では、パ
ターンデータを組み合わせることができる。すなわちい
くつかのパターンをシングル検査に使用し、例えばチェ
ッカボードパターンとリプルパターンを任意に選択され
た箇所で、メモリアレイ１０２に対する検査パターンを
供給するのに使用できる。
して行う検査を実行するために、検査に使用される検査
モードを選択することによってパターンが選択される。
これはパターンアドレスとしてパターンデコーダ１２２
へ入力され、選択されたパターンに相応するデータを有
するメモリバンク１１５が選択される。ｘアドレスはオ
ンチップでもオフチップでも発生することができ、シン
グルバンクおよびｙアドレスを選択するのに使用され
る。これらはパターン発生器出力側に供給されるデータ
セットを定める。チップ面積を節約するために、パター
ン発生器に対する回路構成はシングル・プログラム可能
データパターンに低減することができる。新たなパター
ンが必要になる度に、これがパターン発生器１０８のメ
モリ１１４にダウンロードされる。別の実施例では、パ
ターンデータを組み合わせることができる。すなわちい
くつかのパターンをシングル検査に使用し、例えばチェ
ッカボードパターンとリプルパターンを任意に選択され
た箇所で、メモリアレイ１０２に対する検査パターンを
供給するのに使用できる。
【００２４】実施例 以下に、１６ビットＤＲＡＭに対する本発明のパターン
発生器に対する実施例を説明する。１６ビットチップに
対してはＤＱ０〜１５が含まれている。この実施例で
は、メモリアーキテクチュアにより、２列ビット（すな
わちｎ＝２）と行方向の４ビット（すなわちｍ＝４）に
よるパターンが可能である。従って８つのパターンをパ
ターン発生器メモリに格納することが所望される。すな
わちｋ＝７（０〜７で８パターン）である。（ＷＬは行
アドレス、ｍからデコードされる）ｍとｎは、アレイの
トポロジー項での最小反復可能構造に関連する。チェッ
カボードパターン（図１Ｃ参照）を書き込むことが所望
される。パターン発生器はパターンの０と１を供給しな
ければならない。図１Ｃを参照すると、センスアンプＳ
Ａ＜０＞がアクティブの場合、ｙアドレスは０となり、
ｘアドレス（ＷＬ）も０である。そして１がビット線Ｂ
Ｌに供給される。次にｘアドレスが０から１に変化する
と（ＷＬ＜１＞へ）、０がパターン発生器の出力側で必
要になる。ＷＬ＜０＞からＷＬ＜１＞へ、同じｙアドレ
スが使用される。
発生器に対する実施例を説明する。１６ビットチップに
対してはＤＱ０〜１５が含まれている。この実施例で
は、メモリアーキテクチュアにより、２列ビット（すな
わちｎ＝２）と行方向の４ビット（すなわちｍ＝４）に
よるパターンが可能である。従って８つのパターンをパ
ターン発生器メモリに格納することが所望される。すな
わちｋ＝７（０〜７で８パターン）である。（ＷＬは行
アドレス、ｍからデコードされる）ｍとｎは、アレイの
トポロジー項での最小反復可能構造に関連する。チェッ
カボードパターン（図１Ｃ参照）を書き込むことが所望
される。パターン発生器はパターンの０と１を供給しな
ければならない。図１Ｃを参照すると、センスアンプＳ
Ａ＜０＞がアクティブの場合、ｙアドレスは０となり、
ｘアドレス（ＷＬ）も０である。そして１がビット線Ｂ
Ｌに供給される。次にｘアドレスが０から１に変化する
と（ＷＬ＜１＞へ）、０がパターン発生器の出力側で必
要になる。ＷＬ＜０＞からＷＬ＜１＞へ、同じｙアドレ
スが使用される。
【００２５】図１Ｃのパターンについて、パターン発生
器が書き込まなければならない情報は１，０，０，１の
パターンを有する。この場合、固定のｙアドレス４ビッ
トがｘ方向で必要である。次のパターン自体は繰り返さ
れる。これら４つの４ビットはパターン発生器のメモリ
にすでに格納されている。２ビットがｙ方向に対して必
要である。なぜならＳＡ＜０＞に対するパターンはＳＡ
＜１＞のパターンとは異なるからである。
器が書き込まなければならない情報は１，０，０，１の
パターンを有する。この場合、固定のｙアドレス４ビッ
トがｘ方向で必要である。次のパターン自体は繰り返さ
れる。これら４つの４ビットはパターン発生器のメモリ
にすでに格納されている。２ビットがｙ方向に対して必
要である。なぜならＳＡ＜０＞に対するパターンはＳＡ
＜１＞のパターンとは異なるからである。
【００２６】ｍとｎ（４×２）はこの実施例では最小の
ユニークなパターンであり、このパターンは、ＤＲＡＭ
チップのメモリセルにパターンを読み出し／書き込みす
るアドレスを単に変化するだけで繰り返される。
ユニークなパターンであり、このパターンは、ＤＲＡＭ
チップのメモリセルにパターンを読み出し／書き込みす
るアドレスを単に変化するだけで繰り返される。
【００２７】上記の実施例では、外部テスタが１０２４
のＩ／Ｏチャネルを取り扱うことができ、１３０チャネ
ルが１つのチップを検査するのに必要である。従って７
つのチップを並列に検査することができる。本発明のパ
ターン発生器を組み込むことにより、通常はパターン発
生器に対して使用されるチャネルが使用可能になる。約
３１チャネルが１チップ当たりに使用可能になる。この
ことは、テスタが１０のチップを並列に検査できること
を意味し、これによりメモリチップの受諾検査に対する
スループットが上昇する。
のＩ／Ｏチャネルを取り扱うことができ、１３０チャネ
ルが１つのチップを検査するのに必要である。従って７
つのチップを並列に検査することができる。本発明のパ
ターン発生器を組み込むことにより、通常はパターン発
生器に対して使用されるチャネルが使用可能になる。約
３１チャネルが１チップ当たりに使用可能になる。この
ことは、テスタが１０のチップを並列に検査できること
を意味し、これによりメモリチップの受諾検査に対する
スループットが上昇する。
【００２８】半導体メモリに対するオンチップ・プログ
ラム可能データパターン発生器に対する上記の有利な実
施例は説明のためのものであり、限定のためのものでは
ない。
ラム可能データパターン発生器に対する上記の有利な実
施例は説明のためのものであり、限定のためのものでは
ない。
【図１】従来技術により格納された典型的なデータパタ
ーンを示すメモリアレイの平面図である。
ーンを示すメモリアレイの平面図である。
【図２】パターン発生器を有するメモリ素子のブロック
回路図であり、本発明によるプログラム可能メモリを備
えている。
回路図であり、本発明によるプログラム可能メモリを備
えている。
【図３】図２のパターン発生器の概略図であり、メモリ
バンクおよび本発明によるパターンデコーダを備えてい
る。
バンクおよび本発明によるパターンデコーダを備えてい
る。
【図４】図３に示した本発明のパターン発生器のメモリ
バンクの概略図である。
バンクの概略図である。
【図５】図３の本発明によるパターン発生器に対する完
全なパターンを格納するためのメモリバンク集合の概略
図である。
全なパターンを格納するためのメモリバンク集合の概略
図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３７１Ａ (71)出願人 399035836 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (72)発明者 ゲルト フランコフスキー アメリカ合衆国 ニューヨーク ワッピン ガース フォールズ タウン ヴュー ド ライヴ 68
Claims (21)
- 【請求項１】 検査すべき第１のメモリアレイと、メモ
リチップ上に形成されたパターン発生器とを有する半導
体メモリチップであって、 前記第１のメモリアレイは、行および列に配置された複
数のメモリセルを有し、 該メモリセルは、ビット線およびワード線を使用するこ
とによりデータが読み出しおよび書き込みアクセスさ
れ、データが入／出力ピンに供給され、 前記データ発生器は、プログラム可能メモリアレイと、
プログラム可能メモリアレイに格納されたパターンデー
タをアドレス指定する手段とを有し、 前記プログラム可能メモリアレイは複数のメモリバンク
を有し、 該メモリバンクは、行および列に配置されたメモリセル
を有し、 前記各メモリバンクは、第１のメモリアレイの各入／出
力ピンに対して発生すべきパターンに対するデータを格
納することができ、 前記アドレス指定手段は、第１のメモリアレイへ伝送す
べきおよび第１のメモリアレイから伝送される個々のパ
ターンデータを入／出力ピンにおいてアドレシングす
る、ことを特徴とする半導体メモリチップ。 - 【請求項２】 前記アドレス指定手段は、半導体メモリ
チップ上に含まれている、請求項１記載の半導体メモリ
チップ。 - 【請求項３】 アドレス指定手段は外部の検査装置によ
り供給される、請求項１記載の半導体メモリチップ。 - 【請求項４】 パターン発生器は、プログラム可能メモ
リアレイに格納されたパターンを選択するためにパター
ンアドレス入力側を有する、請求項１記載の半導体メモ
リチップ。 - 【請求項５】 プログラム可能メモリアレイは、パター
ンデータを格納した読み出し専用メモリを有する、請求
項１記載の半導体メモリチップ。 - 【請求項６】 メモリチップはダイナミックランダムア
クセスメモリチップである、請求項１記載の半導体メモ
リチップ。 - 【請求項７】 アドレス指定手段はワード線とセンスア
ンプを有し、プログラム可能メモリアレイのメモリセル
をアクティブにする、請求項１記載の半導体メモリチッ
プ。 - 【請求項８】 複数のデータパターンの各データパター
ンは複数のメモリバンクに格納されている、請求項１記
載の半導体メモリチップ。 - 【請求項９】 発生すべきパターンは、物理的パター
ン、論理的パターン、またはチェッカパターンの１つで
ある、請求項１記載の半導体メモリチップ。 - 【請求項１０】 検査すべき第１のメモリアレイと、メ
モリチップ上に形成されたパターン発生器とを有する半
導体メモリチップであって、 前記第１のメモリアレイは、行および列に配置された複
数のメモリセルを有し、 該メモリセルは、ビット線およびワード線を使用するこ
とによりデータが読み出しおよび書き込みアクセスさ
れ、データが入／出力ピンに供給され、 前記データ発生器は、プログラム可能メモリアレイと、
プログラム可能メモリアレイに格納されたパターンデー
タをアドレス指定する手段と、パターンデコーダと、出
力側とを有し、 前記プログラム可能メモリアレイは複数のメモリバンク
を有し、 該メモリバンクは、行および列に配置されたメモリセル
を有し、 前記各メモリバンクは、第１のメモリアレイの各入／出
力ピンに対して発生すべきパターンに対するデータを格
納することができ、 前記アドレス指定手段は、第１のメモリアレイへ伝送す
べきおよび第１のメモリアレイから伝送される個々のパ
ターンデータを入／出力ピンにおいてアドレシングし、 前記パターンデコーダは、メモリバンクに格納された複
数のパターンから入力信号に従ってパターンを選択する
ものであり、 前記出力側は第１のメモリアレイの入／出力ピンと接続
されており、第１のメモリアレイへ伝送すべき、および
第１のメモリアレイから伝送された個別のパターンデー
タを入／出力ピンに供給する、ことを特徴とする半導体
メモリチップ。 - 【請求項１１】 アドレス指定手段は半導体メモリチッ
プ上に含まれている、請求項１０記載の半導体メモリチ
ップ。 - 【請求項１２】 アドレス指定手段は外部検査装置によ
り供給される、請求項１０記載の半導体メモリチップ。 - 【請求項１３】 入力信号はオフチップメモリの外部ソ
ースから供給される、請求項１０記載の半導体メモリチ
ップ。 - 【請求項１４】 プログラム可能メモリアレイは、パタ
ーンデータを格納した読み出し専用メモリを有する、請
求項１０記載の半導体メモリチップ。 - 【請求項１５】 メモリチップはダイナミックランダム
アクセスメモリチップである、請求項１０記載の半導体
メモリチップ。 - 【請求項１６】 複数のデータパターンの各々は複数の
メモリバンクに格納されている、請求項１０記載の半導
体メモリチップ。 - 【請求項１７】 発生すべきパターンは、物理的パター
ン、論理的パターンまたはチェッカパターンの１つであ
る、請求項１０記載の半導体メモリチップ。 - 【請求項１８】 検査すべき第１のメモリアレイと、メ
モリチップ上に形成されたパターン発生器とを有するＤ
ＲＡＭメモリチップであって、 前記第１のメモリアレイは、行および列に配置された複
数のメモリセルを有し、 該メモリセルは、ビット線およびワード線を使用するこ
とによりデータが読み出しおよび書き込みアクセスさ
れ、データが入／出力ピンに供給され、 前記データ発生器は、プログラム可能メモリアレイと、
入力手段と、プログラム可能メモリアレイに格納された
パターンデータをアドレス指定する手段と、パターンデ
コーダと、出力側とを有し、 前記プログラム可能メモリアレイは複数のメモリバンク
を有し、 該メモリバンクは、行および列に配置されたメモリセル
を有し、 前記各メモリバンクは、第１のメモリアレイの各入／出
力ピンに対して発生すべきパターンに対するデータを格
納することができ、 前記入力手段は、パターンデータを外部ソースからメモ
リチップに、プログラム可能メモリのメモリバンクへ入
力し、該パターンデータは以前の検査でメモリチップに
供給されたものであり、 前記アドレス指定手段は、第１のメモリアレイへ伝送す
べきおよび第１のメモリアレイから伝送される個々のパ
ターンデータを入／出力ピンにおいてアドレシングし、 前記パターンデコーダは、メモリバンクに格納された複
数のパターンから入力信号に従ってパターンを選択する
ものであり、 前記出力側は第１のメモリアレイの入／出力ピンと接続
されており、第１のメモリアレイへ伝送すべき、および
第１のメモリアレイから伝送された個別のパターンデー
タを入／出力ピンに供給する、ことを特徴とするＤＲＡ
Ｍメモリチップ。 - 【請求項１９】 プログラム可能メモリアレイは、パタ
ーンデータを格納した読み出し専用メモリを有する、請
求項１８記載の半導体メモリ。 - 【請求項２０】 アドレス指定手段は半導体メモリチッ
プ上に含まれている、請求項１８記載の半導体メモリ。 - 【請求項２１】 入力信号はオフチップメモリの外部ソ
ースから供給される、請求項１８記載の半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/312,974 US6651203B1 (en) | 1999-05-17 | 1999-05-17 | On chip programmable data pattern generator for semiconductor memories |
| US09/312974 | 1999-05-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001014891A true JP2001014891A (ja) | 2001-01-19 |
Family
ID=23213829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000145101A Withdrawn JP2001014891A (ja) | 1999-05-17 | 2000-05-17 | 半導体メモリチップ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6651203B1 (ja) |
| EP (1) | EP1061527B1 (ja) |
| JP (1) | JP2001014891A (ja) |
| KR (1) | KR100762597B1 (ja) |
| CN (1) | CN1182534C (ja) |
| DE (1) | DE60036896T2 (ja) |
| TW (1) | TW469437B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7889005B2 (en) | 2005-02-23 | 2011-02-15 | Infineon Technologies Ag | Controllable amplifier and the use thereof |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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