KR100762597B1 - 반도체 메모리를 위한 칩 상의 프로그램가능 데이터 패턴발생기 - Google Patents

반도체 메모리를 위한 칩 상의 프로그램가능 데이터 패턴발생기 Download PDF

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Abstract

본 발명에 따른 반도체 메모리 칩(100)은 로우(row)와 컬럼으로 배열되고 비트라인(BL)과 워드라인(WL)을 이용하여 입력/출력 핀(DQs)에 제공되는 데이터를 읽고 쓰도록 액세스되는 복수개의 메모리 셀을 포함하는 테스트될 제 1 메모리 어레이(102)와, 상기 메모리 칩 상에 형성된 패턴 발생기(108)를 포함한다. 상기 패턴 발생기는, 로우와 컬럼으로 배열되며 각각 상기 제 1 메모리 어레이의 각 입력/출력 핀에 발생되는 패턴용 데이터를 저장할 수 있는 복수개의 메모리 뱅크(115)를 포함하는 프로그램가능 메모리 어레이(114)를 포함한다. 또한, 개별 패턴 데이터가 입력/출력 핀 상에서 상기 제 1 메모리 어레이로부터 및 상기 제 1 메모리 어레이로 전송되도록 어드레싱하는 상기 프로그램가능 메모리 어레이에 저장된 상기 데이터 패턴을 어드레싱하기 위한 수단이 또한 포함된다.

Description

반도체 메모리를 위한 칩 상의 프로그램가능 데이터 패턴 발생기{ON CHIP PROGRAMMABLE DATA PATTERN GENERATOR FOR SEMICONDUCTOR MEMORIES}
도1A-1C는 종래기술에 따라 저장된 전형적인 데이터 패턴을 나타내는 메모리 어레이의 평면도이다.
도2는 본 발명에 따른 프로그램가능 메모리를 가지며 패턴 발생기가 형성되어 있는 메모리 장치의 블록도이다.
도3은 본 발명에 따른 패턴 디코더와 메모리 뱅크를 나타내는 도2의 패턴 발생기의 개략도이다.
도4는 본 발명에 따른 도3의 패턴 발생기의 메모리 뱅크의 개략도이다.
도5는 본 발명에 따른 도3의 패턴 발생기의 완전한 패턴을 저장하기 위한 메모리 뱅크 세트의 개략도이다.
본 발명은 반도체 메모리에 관한 것이며, 보다 상세하게는 칩 상의(on chip) 데이터 패턴 발생기를 이용하여 메모리 장치를 테스트하기 위한 장치에 관한 것이다.
회로의 복잡성이 급속도로 증가됨에 따라 메모리를 테스트하는 어려움과 비용이 상승되고 있다. 고집적도 메모리의 발전은 회로의 복잡성을 테스트하는데 새로운 차원을 제시한다. 예를들어, 고속 동기식(synchronous) DRAM에 대한 필요성은 보다 복잡하고 시간이 소비되는 패턴 테스트를 갖게 한다. 메모리 테스트를 위해 테스트 시스템을 사용하는 것은 현재의 수율 레벨을 유지하기 위해 추가의 장치를 요구할 수 있다. 보다 복잡한 고속 메모리 장치에 대해 요구되는 수율을 유지하기 위해서는 추가적인 테스터를 부가해야 하는 비용이 통상 발생한다.
현재와 장래 세대에 있어 고집적도 메모리를 테스트하는데 대한 또다른 문제에는 테스터의 속도 및 정확성과 관련된 칩 주파수 문제가 포함된다. 테스트되고 있는 칩을 따라갈 수 있는 고속 테스트 시스템을 찾는 것이 점점 더 곤란해 진다. 통상적으로, 소자 주파수는 테스터의 정밀도보다 더 빠르다. 이와 동시에, 테스트 장치는 점점 더 복잡해 진다. 핀 카운트가 점점 높아지며, 따라서 보다 많은 핀에 대한 정밀도가 요구된다. 또한, 가격을 합리적인 레벨로 유지하고 테스트를 합리적인 시간 프레임 내에서 수행하는 것은 또한 제작자 및 테스터에 관한 문제가 된다.
반도체 메모리 테스트에서, 칩은 외부 테스트 장치가 어레이내의 메모리 셀에 공지된 데이터 패턴을 쓰는 것에 의해 테스트된다. 다음, 데이터 패턴이 상기 장치에 다시 읽히며 공지된 데이터 패턴과 비교된다. 데이터 패턴은 예를들어 물리 패턴, 논리 패턴 및/또는 체커(checker) 패턴을 포함한다. 도1A-1C를 참조하면, 다이나믹 랜덤 액세스 메모리(DRAM)와 같은 반도체 메모리 소자에 대한 비트라인 BL과 컴플리멘터리 비트라인 BL(이하 BL 바)이 쌍을 이루어 감지 증폭기 SA에 결합된다. 메모리 셀(원으로 표시)을 활성화시키기 위해서(읽거나 쓰는 것), 감지 증폭기 SA 및 워드라인 WL이 선택되는 것이 필요하다. BL 및 BL 바 각각은 이들과 관련된 메모리 셀을 갖는다. 예를들어, 도1A에서, 물리 "1" 데이터 패턴은 BL과 관련된 메모리 셀 상에 1로서 저장되고 BL 바와 관련된 메모리 셀 상에 제로로서 저장된다. 이것은 모든 메모리 셀이 커패시터를 충전한다는 것을 의미한다. 도1B를 참조하면, 데이터 패턴은 논리 "1"에 대한 것이다. 이 경우에, 모든 1이 어레이에 저장되며, 이것은 메모리 셀의 절반이 커패시터를 충전하였고 절반은 캐패시터를 충전하지 않았다는 것을 의미한다. 도1C에서, 교번 1 및 0과 교번 충전 및 방전된 메모리 셀 커패시터를 갖는 체커보드 패턴이 구현된다.
도1A-1C에 도시된 바와 같이, 물리 데이터는 저장 커패시터의 내용 또는 의미에 대응된다. 물리 1의 경우에 커패시터는 충전되고 물리 0의 경우에 커패시터가 방전된다. 논리 데이터에 대하여, 단지 입/출력 핀(DQs)에서의 값이 중요하다. 논리 1(0)란 용어는 메모리 셀이 BL 또는 BL 바에 접속되는 경우에 1(0)가 I/O 핀으로/으로부터 읽히고/쓰인다는 것을 의미한다. 체커보드 패턴은 또한 교대로 충전 또는 방전되는 커패시터를 갖는 물리 데이터 패턴이다. 논리 패턴은 메모리 셀의 어드레스가 물리 데이터 패턴에서 만큼 중요하지 않기 때문에 구현하기가 보다 용이하다. 물리 데이터 패턴에서, BL 또는 BL 바 접속 정보가 적절한 테스팅에 요구된다. 따라서, 어드레스 정보가 BL/BL 바를 각각의 메모리 셀과 데이터 패턴에 상관(correlate)시키는데 요구된다. 어드레스 정보와 메모리 셀 밀도로 인해 테스트가 곤란해지게 된다. 이것은 부분적으로 메모리 셀의 갯수와, 각각의 메모리 셀에 어드레싱되는 데이터 패턴뿐만 아니라 오류 발생 메모리 셀의 위치를 추적해야 하는 필요에 기인한다.
칩 제조 프로세스에는 오류가 존재하기 마련이다. 따라서, 각각의 메모리 칩은 통상 위에서 설명한 데이터 패턴을 이용하여 신중히 테스트되어야 한다. 테스트 비용은 전체 메모리 칩의 제조 비용에서 현재 큰 비중을 차지한다. 테스트 비용은 칩을 테스트하는데 요구되는 시간을 감소시키거나 및/또는 병렬로 테스트되는 칩의 갯수를 증가시킴에 의해 절감될 수 있다. 병렬로 테스트되는 칩의 갯수는 통상 메모리 테스터가 다룰수 있는 입/출력(I/O) 채널의 갯수에 의해 제한된다. 병렬로 테스트되는 칩의 갯수를 증가시키는 한 방법은 외부 테스터와 테스트 중인 칩 사이의 접속수를 감소시키는 것이다. 테스터가 1024개 I/O 채널을 처리할 수 있고 130개 채널이 하나의 칩을 테스트하는데 요구된다고 가정하면, 7개의 칩이 병렬로 테스트될 수 있다.
따라서, 테스트 비용과 테스트 시간 양자를 감소시킬 수 있는 메모리 셀 테스트용 장치에 대한 필요가 존재하게 된다. 또한, 각 칩을 테스트하는데 요구되는 채널의 갯수를 감소시킬 수 있는 장치에 대한 필요가 존재하게 된다.
본 발명에 따른 반도체 메모리 칩은, 로우(row)와 컬럼으로 배열되고 비트라인과 워드라인을 이용하여 입력/출력 핀에 제공되는 데이터를 읽고 쓰도록 액세스되는 복수개의 메모리 셀을 포함하는 테스트될 제 1 메모리 어레이와, 상기 메모리 칩 상에 형성된 패턴 발생기를 포함한다. 상기 패턴 발생기는, 로우와 컬럼으로 배열된 메모리 셀들을 가지며, 각각 상기 제 1 메모리 어레이의 각 입력/출력 핀에 발생될 패턴용 데이터를 저장할 수 있는 복수개의 메모리 뱅크를 포함하며 소거가능한 프로그램가능 메모리 어레이를 더 포함한다. 개별 패턴 데이터가 상기 입력/출력 핀 상에서 상기 제 1 메모리 어레이로부터 및 상기 제 1 메모리 어레이로 전송되도록 어드레싱하는 상기 프로그램가능 메모리 어레이에 저장된 상기 데이터 패턴을 어드레싱하기 위한 수단이 더 포함된다.
또다른 반도체 메모리 칩은, 로우(row)와 컬럼으로 배열되고 비트라인과 워드라인을 이용하여 입력/출력 핀에 제공되는 데이터를 읽고 쓰도록 액세스되는 복수개의 메모리 셀을 포함하는 테스트될 제 1 메모리 어레이와, 상기 메모리 칩 상에 형성된 패턴 발생기를 포함한다. 상기 패턴 발생기는, 로우와 컬럼으로 배열되는 메모리셀을 가지며 각각 상기 제 1 메모리 어레이의 각 입력/출력 핀에 발생되는 패턴용 데이터를 저장할 수 있는 복수개의 메모리 뱅크를 포함하며 소거가능한 프로그램가능 메모리 어레이를 더 포함한다. 개별 패턴 데이터가 상기 입력/출력 핀 상에서 상기 제 1 메모리 어레이로부터 및 상기 제 1 메모리 어레이로 전송되도록 어드레싱하는 상기 프로그램가능 메모리 어레이에 저장된 상기 데이터 패턴을 어드레싱하기 위한 수단이 더 포함된다. 입력 신호에 따라 상기 메모리 뱅크에 저장된 복수개의 패턴들로부터 패턴을 선택하기 위한 패턴 디코더가 더 포함된다. 패턴 발생기 출력은 상기 제 1 메모리 어레이의 상기 입력/출력 핀에 결합되어 상기 입력/출력 핀 상에서 상기 제 1 메모리 어레이로부터 및 상기 제 1 메모리 어레이로 전송될 상기 개별 패턴 데이터를 제공한다.
본 발명에 따른 DRAM 메모리 칩은, 로우(row)와 컬럼으로 배열되고 비트라인과 워드라인을 이용하여 입력/출력 핀에 제공되는 데이터를 읽고 쓰도록 액세스되는 복수개의 메모리 셀을 포함하는 테스트될 제 1 메모리 어레이와, 상기 메모리 칩 상에 형성된 패턴 발생기를 포함한다. 상기 패턴 발생기는 로우와 컬럼으로 배열되며 각각 상기 제 1 메모리 어레이의 각 입력/출력 핀에 발생되는 패턴용 데이터를 저장할 수 있는 복수개의 메모리 뱅크를 포함하며 소거가능한 프로그램가능 메모리 어레이를 더 포함한다. 상기 외부 소스로부터 상기 메모리 칩으로 상기 메모리 칩을 테스트하기 전에 제공되는 상기 패턴 데이터를 상기 프로그램가능 메모리의 상기 메모리 뱅크에 입력하기 위한 입력 수단이 더 포함된다. 개별 데이터가 상기 제 1 메모리 어레이로부터 및 상기 제 1 메모리 어레이로 전송되도록 어드레싱하는 상기 프로그램가능 메모리 어레이에 저장된 상기 데이터 패턴을 어드레싱하기 위한 수단이 더 포함된다. 패턴 디코더는 입력 신호에 따라 상기 메모리에 저장된 복수개의 패턴들로부터 패턴을 선택한다. 상기 제 1 메모리 어레이의 상기 입력/출력 핀에 출력이 결합되어 상기 제 1 메모리 어레이로부터 및 상기 제 1 메모리 어레이로 전송될 상기 개별 데이터를 제공하는 출력이 더 포함된다.
다른 실시예에서, 상기 어드레싱 수단은 반도체 메모리 칩 상에(on) 또는 벗어나서(off) 포함된다. 상기 어드레싱 위한 수단은 외부 메모리 칩에 의해 제공될 수 있다. 패턴 발생기는 상기 프로그램가능 메모리 어레이에 저장된 패턴을 선택하도록 입력된 패턴 어드레스를 포함한다. 메모리 칩은 바람직하게는 다이나믹 랜덤 액세스 메모리 칩이다. 프로그램가능 메모리 어레이는 바람직하게는 복수개의 데이터 패턴을 저장하며, 복수개의 데이터 패턴의 각 데이터 패턴은 다수의 메모리 뱅크 상에 저장될 수 있다. 어드레싱 수단은 바람직하게는 상기 프로그램가능 메모리 어레이의 상기 메모리 셀을 활성화시키는 워드라인과 감지 증폭기를 포함한다. 발생될 패턴은 물리 패턴, 논리 패턴 및/또는 체커 패턴을 포함할 수 있다.
본 발명의 목적, 특징 및 장점은 도면을 참조한 본 발명의 실시예에 대한 상세한 설명으로부터 명확해질 것이다.
본 발명은 반도체 메모리에 관한 것이며, 보다 상세하게는 칩 상의 프로그램가능 데이터 패턴 발생기를 이용하여 메모리 소자를 테스트하기 위한 장치에 관한 것이다. 데이터 패턴 발생기는 바람직하게는 메모리 칩의 일부로서 설계되고 제조된다. 데이터 패턴 발생기는 외부 테스터에 의해 제공되거나 패턴 발생기에 직접 하드 코딩되는 임의의 데이터 패턴을 저장한다. 본 발명에 따른 칩 상의 데이터 패턴 발생기는 데이터 패턴이 테스트 전에 메모리 셀에 근접하여 저장되므로 반도체 메모리 칩/소자를 테스트하는 신속하고 보다 효율적인 방법을 제공한다.
도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
먼저 반도체 메모리 소자/칩 100이 도시되어 있는 도2를 참조한다. 도면 전반에 걸쳐 동일 또는 유사한 구성요소에는 동일한 도면번호가 부여된다. 반도체 메모리 소자 100는 복수개의 메모리 뱅크 104를 포함하는 메모리 어레이 102를 포함한다. 메모리 뱅크 104는 워드라인 WL 및 비트라인 BL 및 BL 바를 이용하여 액세스되는 메모리 셀 106을 포함한다. 패턴 발생기 108는 메모리 셀 106을 테스트하기 위한 테스트 패턴을 제공하기 위해 칩 상에 포함된다.
패턴 발생기 108는 예를들어 직렬 인터페이스 112에 의해 패턴 발생기 108에 결합될 수 있는 외부 테스터에 의해 칩을 벗어나서(off) 제어될 수 있다. 패턴 발생기 108는 테스트 동작 모드를 셋팅하거나 리셋팅함으로써 활성화/비활성화될 수 있다. 이것은 인에이블 라인 상에 제공되는 인에이블 스위치 또는 인에이블 신호를 이용하여 수행된다. 인에이블은 패턴 발생기(108)가 데이터 출력 라인을 통해 메모리 어레이 102로 전송되는 도1에 도시된 바와 같은 데이터 패턴을 출력하도록 한다. 데이터 출력 라인은 메모리 칩 100의 DQ들 또는 입/출력(I/O) 핀에 결합된다.
데이터 입력 및 프로그램 라인은 패턴 발생기 108의 메모리 114에 대한 직접 액세스를 가능하게 한다. 패턴 발생기 108는 판독전용 메모리(ROM) 또는 소거가능 메모리 또는 이 둘을 포함할 수 있다. 데이터 입력 라인은 데이터가 메모리 114에 입력되어 메모리 셀들 106을 테스트하기 위해 메모리 어레이 102로 전송될 때까지 메모리 114에 저장되도록 한다. 프로그램은 메모리 114에 쓰기 또는 재쓰기 프로그래밍 동작을 가능하게 한다. 패턴 어드레스 라인은 특정 패턴이 패턴 발생기 108에 입력되고 프로그램되도록 한다. 패턴 어드레스는 메모리 셀 106에 데이터를 쓰기위해 패턴을 선택하는데 이용된다.
메모리 어드레스 라인 120은 로우(row) 어드레스 라인과 컬럼 어드레스 라인을 포함한다. 메모리 어드레스 라인 120은 어레이 102의 메모리 셀 106에 패턴 발생기 108에 의해 쓰여지는 메모리 셀의 메모리 114내의 위치를 제공한다. 패턴 발생기 108는 예를들어 물리 패턴(도1A 및 도1C 참조) 또는 논리 패턴(도1B 참조) 및 패턴 데이터에 의해 구체화되는 패턴에 따라 메모리 셀 106에 패턴 데이터를 쓰기위한 어드레스 정보를 운용한다. 패턴 토폴로지(물리 데이터 스크램블링(scrambling) 또는 메모리 어레이 102 내의 데이터 배열)가 메모리 어드레스 라인 120의 로우 라인 및 컬럼 라인을 통해 패턴 발생기 108에 제공되는 로우 및 컬럼 어드레스의 서브셋에 의해 제어된다. 본 발명의 일실시예에서, 도1에 도시된 바와 같은 로우 어드레스 데이터 스크램블링을 제공하는데 단지 단일 비트(1 또는 0)만이 메모리 어드레스 라인 120의 로우 라인에 요구된다. 로우/컬럼 데이터 스크램블링을 위한 실제 비트 갯수는 칩 구조에 따라 변화될 수 있다.
도3을 참조하면, 칩 상의 패턴 발생기 108가 보다 상세하게 개략적으로 도시되어 있다. 패턴 발생기 108의 메모리 114는 복수개의 메모리 뱅크 115를 포함하며, 각각의 메모리 뱅크 115는 특정 패턴, 즉 패턴<0>, 패턴<1>, ...또는 패턴<k>, 로우 정보에 대한 x 어드레스<x>, 컬럼 정보에 대한 모든 y 어드레스 y<0:n-1> 및 DQs<0:j>에 의해 메모리 어레이에 입/출력되는 모든 데이터에 대한 정보를 포함한다. 패턴 어드레스는 특정 패턴, 즉 패턴<0>, 패턴<1>, ...또는 패턴<k>를 선택하기 위해 패턴 디코더 122에 입력된다. 다음과 같은 관례에 따라 뱅크 115가 도3에 라벨되어 있다. 뱅크는 패턴(0-k)과 y 어드레스(0-n)와 동일하다. 예를들어, 뱅크 <k><n>은 물리 패턴 또는 다른 목적하는 패턴을 포함하는 패턴 k와 컬럼 n을 나타낸다.
도4를 참조하면, 단일 뱅크 <k><0>이 뱅크 115를 보다 상세하게 설명하기 위해서 도시되어 있다. 뱅크 <k><0>는 뱅크 <k><0>를 인에이블하기 위해서 입력 신호, 즉, 패턴 디코더 122(도3)로부터의 데이터 패턴<k>을 수신한다. 뱅크 <k><0>는 메모리 어레이 102에 전송될 데이터 패턴<k>에 대한 정보를 저장한다(도2). 뱅크 <k><0>는 뱅크 <k><0>로부터 단일 x 어드레스(로우 어드레스) 및 전체 y 어드레스(컬럼 어드레스) 공간에 대한 모든 데이터 라인 DQs<0:j>에 대한 데이터 출력을 통해 출력될 데이터를 포함한다. 다른 저장 배열, 예를들어 각 뱅크 115가 단일 y 어드레스(컬럼 어드레스) 및 전체 x 어드레스(로우 어드레스) 공간에 대한 모든 데이터 라인 DQ<0:j>에 대한 정보를 포함하는 것을 생각할 수 있다. 예를들어, j는 4, 8, 16, 32, 64 또는 이들의 배수일 수 있다.
도5를 참조하면, 뱅크<k><0:n>가 본 발명에 따른 칩 상의 패턴 발생기 108의 배열을 설명하기 위해 도시되어 있다. 뱅크 셋 <k><0:n>는 전체 어드레스 공간, 즉 x-어드레스<0:m-1> 및 y-어드레스<0:n-1>에 대한 완전한 데이터 패턴에 대한 정보를 포함하며, 여기서 m 및 n은 각각 x 및 y 방향의 패턴에 요구되는 비트 갯수를 나타낸다.
도2를 다시 참조하면, 뱅크 115는 메모리 어레이 102에 전송될 최소 반복가능 패턴용 완전한 패턴에 대한 충분한 데이터를 저장할 수 있는 저장 공간을 포함한다. 유사하게, 뱅크 115는 메모리 어레이 102에 전송될 임의 크기의 패턴용 완전한 패턴에 대한 충분한 데이터를 저장할 수 있는 저장 공간을 포함한다. 메모리 어레이 102와 유사한 방식으로 패턴 발생기 메모리 114를 제조하는 것이 가능하다. 예를들어, 메모리 114는 도1에 도시된 바와 같이 감지 증폭기 SA, 비트라인 BL(BL 바) 및 워드라인 WL를 포함한다. 이러한 방식으로, y-어드레스는 워드라인에 대응되는 메모리 114의 메모리 셀을 활성화시키는데 이용되며 x-어드레스는 감지 증폭기 SA를 활성화시키는데 이용된다. 패턴 발생기 108는 메모리 어레이 102의 대응 구조와 동시에 형성되는 감지 증폭기 SA, 비트라인 BL(BL 바) 및 워드라인 WL과 같은 구조를 갖는다.
패턴 어드레스 신호가 칩 상에 또는 외부 테스터 110에 의해 발생될 수 있다. 더 많은 패턴이 메모리 114에 저장될 수록 더 많은 패턴 어드레스 라인이 요구된다. 예를들어 8개의 서로 다른 데이터 패턴이 저장되는 경우에 3개의 서로 다른 어드레스 비트가 필요하게 된다. 또한, 메모리 어드레스 라인 120 상의 어드레스 신호는 칩 상에서(on) 또는 칩을 벗어나서(off) 발생될 수 있다. 메모리 114는 사용을 위해 메모리에 저장된 미리 프로그램된 패턴을 갖는 판독전용 메모리(ROM)를 포함한다.
본 발명에 따른 패턴 발생기 108을 이용하여 테스트를 수행하기 위해, 테스트를 위해 사용될 테스트 모드를 선택함으로써 패턴이 선택된다. 이것은 선택된 패턴에 대응하는 데이터를 갖는 메모리 뱅크 115를 선택하는 패턴 디코더 122에 패턴 어드레스로서 입력된다. 칩 상에 또는 칩을 벗어나서 생성되는 x-어드레스가 단일 뱅크를 선택하는데 이용되며 y-어드레스는 패턴 발생기 출력을 제공하도록 설정된 데이터가 결정한다. 칩 면적을 보호하기 위해, 패턴 발생기용 회로가 단일의 프로그램가능 데이터 패턴으로 감소될 수 있다. 새로운 패턴이 요구될 때마다 새로운 패턴은 패턴 발생기 108의 메모리 114로 다운로드된다. 다른 실시예에서, 패턴 데이터가 혼합될 수 있고, 즉, 단일 테스트에 사용되는 수개의 패턴, 예를들어 체커보드 패턴 및 리플 패턴이 메모리 어레이 102에 대한 테스트 패턴을 제공하도록 임의로 선택된 위치에 사용될 수 있다.
실시예
다음의 실시예는 16 비트 DRAM 칩에 대해서 본 발명에 따른 패턴 발생기를 설명한다. 16 비트 칩에서는 DQs 0-15가 포함된다. 이 실시예에서, 메모리 구조는 2개의 컬럼 비트, 즉 n=2, 및 열(row) 방향의 4 비트, 즉 m=4를 갖는 패턴을 허용한다. 또한, 8개의 패턴, k=7(0-7은 8개 패턴이 됨)이 패턴 발생기 메모리에 저장되는 것이 바람직하다. (WL이 로우 어드레스, m으로부터 디코딩된다) m 및 n은 토폴로지 면에서 어레이의 최소 반복가능 구조와 관련된다. 체커보드 패턴을 쓰는 것은 바람직하다(도1C 참조). 패턴 발생기는 0과 1의 패턴을 제공하여야 한다. 도1C를 참조하면, 감지 증폭기 SA<0>를 활성화시키는 경우에, y-어드레스가 0이 되고, x-어드레스(WL) 또한 0이 되며, 1이 비트라인 BL에 인가된다. x-어드레스가 0으로부터 1로(WL<1>로) 변화되는 경우에, 0이 패턴 발생기의 출력에서 필요하게 된다. WL<0>에서 WL<1>까지, 동일한 y-어드레스가 사용된다.
도1C의 패턴에서, 패턴 발생기가 써야하는 정보는 1,0,0,1 패턴을 포함한다. 이 경우, 고정된 y-어드레스의 경우에 x-방향의 4 비트가 요구된다. 다음, 패턴이 반복된다. 이들 네개의 4 비트가 이미 패턴 발생기의 메모리에 저장된다. SA<0>에 대한 패턴이 SA<1> 패턴과 다르기 때문에 y-방향에 2 비트가 필요하게 된다.
m 및 n(4x2)가 이 실시예에서 최소의 유일 패턴이 된다. 유리하게, 패턴 발생기는 DRAM 칩의 메모리 셀에 패턴을 읽고/쓰기 위해 단순히 어드레스를 변경시킴으로써 반복되는 이 최소 반복가능 패턴을 저장한다.
위에서 설명한 실시예에서, 외부 테스터는 1024개의 I/O 채널을 처리할 수 있고 130개의 채널이 하나의 칩을 테스트하는데 요구되며, 따라서 7개의 칩이 종래기술에서 병렬로 테스트될 수 있다. 본 발명에 따라 패턴 발생기를 일체화함으로써, 패턴 발생에 통상적으로 사용되는 채널이 이용가능해 진다. 예를들어, 약 31개의 채널이 칩당 이용가능해 진다. 이것은 테스터가 병렬로 10개의 칩을 테스트할 수 있다는 것을 의미하며 이에 의해 메모리 칩의 수용 테스트에 대한 수율이 증가된다.
반도체 메모리용 칩 상의 프로그램가능 데이터 패턴에 대한 실시예에 대해 설명하였으나 이는 본 발명을 한정하기 위한 것이 아니라 예시를 목적으로 하는 것이며, 당업자가 본 발명에 대한 수정 및 변경이 가능할 수 있다는 점이 주지된다. 다라서, 위에서 설명한 특정 실시예에 대해 청구범위로부터 인정되는 본 발명의 범위 및 사상 내에서 변경이 가능할 수 있다는 점이 이해되어야 한다. 특허법에서 요구하는 바데로 본 발명에 대해 상세히 설명하였으며, 청구하고자 하고 보호받고자 하는 바가 청구범위에 나타내 진다.

Claims (21)

  1. 반도체 메모리 칩으로서,
    로우(row)와 컬럼으로 배열되고 비트라인과 워드라인을 이용하여 입력/출력 핀에 제공되는 데이터를 읽고 쓰도록 액세스되는 복수개의 메모리 셀을 포함하는 테스트될 제 1 메모리 어레이; 및
    상기 메모리 칩 상에 형성된 패턴 발생기를 포함하며, 상기 패턴 발생기는,
    로우와 컬럼으로 배열된 메모리 셀들을 가지고 각각 상기 제 1 메모리 어레이의 각 입력/출력 핀에 발생될 패턴용 데이터를 저장할 수 있는 복수개의 메모리 뱅크를 포함하며 소거가능하고 프로그램가능한 ROM 어레이, 및
    개별 패턴 데이터가 상기 입력/출력 핀 상에서 상기 제 1 메모리 어레이로부터 및 상기 제 1 메모리 어레이로 전송되도록 어드레싱하는 상기 프로그램가능 메모리 어레이에 저장된 상기 데이터 패턴을 어드레싱하기 위한 수단을 더 포함하며,
    상기 패턴 발생기는 메모리 칩을 벗어난 외부 소스에 의해 패턴 데이터로 재프로그램가능한 반도체 메모리 칩.
  2. 제 1 항에 있어서, 상기 어드레싱 수단은 상기 반도체 메모리 칩 상에 포함되는 것을 특징으로 하는 반도체 메모리 칩.
  3. 제 1 항에 있어서, 상기 어드레싱 수단은 외부 테스트 장치에 의해 제공되는 것을 특징으로 하는 반도체 메모리 칩.
  4. 제 1 항에 있어서, 상기 패턴 발생기는 상기 프로그램가능 메모리 어레이에 저장된 패턴을 선택하기 위한 패턴 어드레스 입력을 포함하는 것을 특징으로 하는 반도체 메모리 칩.
  5. 삭제
  6. 제 1 항에 있어서, 상기 메모리 칩은 다이나믹 랜덤 액세스 메모리 칩인 것을 특징으로 하는 반도체 메모리 칩.
  7. 제 1 항에 있어서, 상기 어드레싱 수단은 상기 프로그램가능 메모리 어레이의 상기 메모리 셀을 활성화시키기 위한 워드라인 및 감지 증폭기를 포함하는 것을 특징으로 하는 반도체 메모리 칩.
  8. 제 1 항에 있어서, 상기 복수개의 데이터 패턴의 각 데이터 패턴은 다수의 메모리 뱅크에 저장되는 것을 특징으로 하는 반도체 메모리 칩.
  9. 제 1 항에 있어서, 상기 발생될 패턴은 물리 패턴, 논리 패턴 및 체커 패턴중의 하나인 것을 특징으로 하는 반도체 메모리 칩.
  10. 반도체 메모리 칩으로서,
    로우(row)와 컬럼으로 배열되고 비트라인과 워드라인을 이용하여 입력/출력 핀에 제공되는 데이터를 읽고 쓰도록 액세스되는 복수개의 메모리 셀을 포함하는 테스트될 제 1 메모리 어레이; 및
    상기 메모리 칩 상에 형성된 패턴 발생기를 포함하며, 상기 패턴 발생기는,
    로우와 컬럼으로 배열된 메모리 셀들을 가지고 각각 상기 제 1 메모리 어레이의 각 입력/출력 핀에 발생될 패턴용 데이터를 저장할 수 있는 복수개의 메모리 뱅크를 포함하며 소거가능하고 프로그램가능한 ROM 메모리 어레이,
    개별 패턴 데이터가 상기 입력/출력 핀 상에서 상기 제 1 메모리 어레이로부터 및 상기 제 1 메모리 어레이로 전송되도록 어드레싱하는 상기 프로그램가능 메모리 어레이에 저장된 상기 데이터 패턴을 어드레싱하기 위한 수단,
    입력 신호에 따라 상기 메모리 뱅크에 저장된 복수개의 패턴들로부터 패턴을 선택하기 위한 패턴 디코더, 및
    상기 제 1 메모리 어레이의 상기 입력/출력 핀에 결합되어 상기 입력/출력 핀 상에서 상기 제 1 메모리 어레이로부터 및 상기 제 1 메모리 어레이로 전송될 상기 개별 패턴 데이터를 제공하는 패턴 발생기의 출력부을 더 포함하며,
    상기 패턴 발생기는 메모리 칩을 벗어난 외부 소스에 의해 패턴 데이터로 재프로그램가능한 반도체 메모리 칩.
  11. 제 10 항에 있어서, 상기 어드레싱 수단은 상기 반도체 메모리 칩 상에 포함되는 것을 특징으로 하는 반도체 메모리 칩.
  12. 제 10 항에 있어서, 상기 어드레싱 수단은 외부 테스트 장치에 의해 제공되는 것을 특징으로 하는 반도체 메모리 칩.
  13. 제 10 항에 있어서, 상기 입력 신호는 상기 메모리 칩을 벗어나서(off) 외부 소스로부터 제공되는 것을 특징으로 하는 반도체 메모리 칩.
  14. 삭제
  15. 제 10 항에 있어서, 상기 메모리 칩은 다이나믹 랜덤 액세스 메모리 칩인 것을 특징으로 하는 반도체 메모리 칩.
  16. 제 10 항에 있어서, 상기 복수개의 데이터 패턴의 각각은 다수의 메모리 뱅크 상에 저장되는 것을 특징으로 하는 반도체 메모리 칩.
  17. 제 10 항에 있어서, 상기 발생되는 패턴은 물리 패턴, 논리 패턴 및 체커 패턴 중 하나인 것을 특징으로 하는 반도체 메모리 칩.
  18. DRAM 메모리 칩으로서,
    로우(row)와 컬럼으로 배열되고 비트라인과 워드라인을 이용하여 입력/출력 핀에 제공되는 데이터를 읽고 쓰도록 액세스되는 복수개의 메모리 셀을 포함하는 테스트될 제 1 메모리 어레이; 및
    상기 메모리 칩 상에 형성된 패턴 발생기를 포함하며, 상기 패턴 발생기는,
    로우와 컬럼으로 배열된 메모리 셀들을 가지고 각각 상기 제 1 메모리 어레이의 각 입력/출력 핀에 발생될 패턴용 데이터를 저장할 수 있는 복수개의 메모리 뱅크를 포함하며 소거가능하고 프로그램가능한 ROM 메모리 어레이,
    외부 소스로부터 상기 메모리 칩으로 상기 메모리 칩을 테스트하기 전에 제공되는 상기 패턴 데이터를 상기 프로그램가능 메모리의 상기 메모리 뱅크에 입력하기 위한 입력 수단,
    개별 데이터가 상기 제 1 메모리 어레이로부터 및 상기 제 1 메모리 어레이로 전송되도록 어드레싱하는 상기 프로그램가능 메모리 어레이에 저장된 상기 데이터 패턴을 어드레싱하기 위한 수단,
    입력 신호에 따라 상기 메모리 뱅크에 저장된 복수개의 패턴들로부터 패턴을 선택하기 위한 패턴 디코더, 및
    상기 제 1 메모리 어레이의 상기 입력/출력 핀에 출력이 결합되어 제 1 메모리 어레이로부터 및 상기 제 1 메모리 어레이로 전송될 상기 개별 데이터를 제공하는 출력부를 더 포함하며,
    상기 패턴 발생기는 메모리 칩을 벗어난 외부 소스에 의해 패턴 데이터로 재프로그램가능한 DRAM 메모리 칩.
  19. 삭제
  20. 제 18 항에 있어서, 상기 어드레싱 수단은 상기 반도체 메모리 칩 상에 포함되는 것을 특징으로 하는 DRAM 메모리 칩.
  21. 제 18 항에 있어서, 상기 입력 신호는 상기 메모리 칩을 벗어나서(off) 외부 소스로부터 제공되는 것을 특징으로 하는 DRAM 메모리 칩.
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