KR100367798B1 - 회로 규모의 증대를 억제 가능한 테스트 회로를 구비하는반도체 장치 및 반도체 장치의 시험 장치 - Google Patents

회로 규모의 증대를 억제 가능한 테스트 회로를 구비하는반도체 장치 및 반도체 장치의 시험 장치 Download PDF

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Abstract

내부 어드레스 신호에 따라, 메모리 셀 어레이에 데이터의 기록을 행한 후, 판독 동작에 있어서, 각 메모리 셀로부터의 판독 데이터와 기대치 데이터의 비교를 행한다. 스페어 로우가 2개, 스페어 컬럼이 2개 설치되는 경우, 메모리 셀 행과 메모리 셀 열을 순서대로 치환하는 6가지의 순서 각각에 대해, 치환 판정부가 설치된다. 각 치환 판정부에 대응하여 설치되는 4조의 기억 셀 열에는, 이미 기억하고 있는 불량 메모리 셀의 행 또는 열 어드레스의 적어도 한쪽과 다른 어드레스의 불량 메모리 셀이 발견되었을 때에만, 불량 어드레스가 기입된다.

Description

회로 규모의 증대를 억제 가능한 테스트 회로를 구비하는 반도체 장치 및 반도체 장치의 시험 장치{SEMICONDUCTOR DEVICE INCLUDING TESTER CIRCUIT SUPPRESSIBLE OF CIRCUIT SCALE INCREASE AND TESTING DEVICE OF SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치, 특히 반도체 기억 장치의 시험을 행하기 위한 테스트 회로를 탑재하는 반도체 장치, 및 그 테스트 회로를 탑재하여 반도체 장치를 시험하기 위한 시험 장치의 구성에 관한 것이다.
대부분의 반도체 기억 장치는, 예비의 메모리 셀을 구비하고 있고, 메모리 셀의 일부에 불량의 메모리 셀이 있는 경우, 그 불량 부분을 예비의 메모리 셀로 치환하여, 불량 칩의 구제를 행하는 것이 가능해지고 있다.
도 19는, 이러한 반도체 기억 장치의 메모리 어레이부(8010)에 대해 설치되는 용장 회로의 구성을 나타내는 개략 블록도이다.
메모리 어레이부(8010) 내의 1개의 메모리 셀이, 외부로부터 입력된 로우 어드레스 신호 RA0-13, 컬럼 어드레스 신호 CA0-8에 의해 선택된다. 이 선택된 1개의 메모리 셀에 대해, 기입 동작에서는, 데이터 입출력 단자 DQ(도시하지 않음)에 제공된 데이터의 기입이 행해지고, 또한 판독 동작에서는, 이 데이터 입출력 단자 DQ에 대해, 메모리 어레이부(8010)로부터의 판독 데이터가 출력된다.
로우 디코더(8020)는, 입력된 로우 어드레스에 따라, 판독 혹은 기입 동작을 행하는 1행(로우)분의 메모리 셀의 선택을 행한다. 또한, 컬럼 디코더(8030)는, 입력된 컬럼 어드레스에 의해 1열(컬럼)의 선택을 행하고, 로우 어드레스에 의해 선택된 1 로우분의 메모리 셀 중에서, 또한 1개의 메모리 셀을 선택한다.
도 19에 도시된 구성에서는, 예비의 메모리 셀로서, 2개의 스페어 로우 SR1 및 SR2와, 2개의 스페어 컬럼 SC1 및 SC2가 각각 설치되어 있다. 스페어 로우 SR1은, 1 행분의 메모리 셀 SRM1과 스페어 로우 디코더 SRD1로 이루어진다. 또한, 스페어 로우 SR2는 1 행분의 메모리 셀 SRM2와, 스페어 로우 디코더 SRD2로 이루어진다.
또한, 스페어 컬럼 SC1은, 1 열분의 메모리 셀 SCM1과 스페어 컬럼 디코더 SCD1로 이루어진다. 스페어 컬럼 SC2는, 1 열분의 메모리 셀 SCM2와 스페어 컬럼 디코더 SCD2로 이루어진다.
스페어 로우 디코더 SRD1 및 SRD2는, 각각 그 내부에 미리 불량 메모리 셀이있는 로우 어드레스를 기록하고 있어, 입력된 로우 어드레스와, 이 불량 메모리 셀이 있는 로우 어드레스를 비교하여, 일치하는 경우에는, 대응하는 스페어의 메모리 셀 SRM1 또는 SRM2를 선택한다. 스페어 로우 메모리 셀 SRM1 또는 SRM2가 선택되는 경우에는, 스페어 로우 디코더 SRD1 및 SRD2는, 로우 디코더(8020)를 제어하여, 정규의 메모리 어레이의 메모리 셀이 선택되지 않도록 한다.
또한, 스페어 컬럼 디코더 SCD1 및 SCD2는, 그 내부에 미리 불량 메모리 셀이 있는 컬럼 어드레스를 기록하고 있다. 스페어 컬럼 디코더 SCD1 및 SCD2는, 입력된 컬럼 어드레스와, 이 기록된 불량 컬럼 어드레스를 비교하여, 일치하는 경우에는, 각각 대응하는 스페어 컬럼 메모리 셀 SCM1 또는 SCM2를 선택한다. 스페어 컬럼 메모리 셀 SCM1 또는 SCM2가 선택되는 경우에는, 스페어 컬럼 디코더 SCD1 및 SCD2는, 컬럼 디코더(8030)를 제어하여, 정규의 메모리 어레이의 메모리 셀이 선택되지 않도록 한다.
메모리 어레이에 불량 메모리 셀이 존재하는 경우, 그 메모리 셀을 스페어 로우 SR1 및 SR2, 또는 스페어 컬럼 SC1 및 SC2 중 어느 하나로 치환하고, 불량 메모리 셀의 구제를 행한다. 예를 들면, 도 19에 도시된 바와 같이, 메모리 어레이 내에 불량 메모리 셀 DBM1로부터 DBM8이 존재하는 경우를 생각한다.
이 때, 불량 메모리 셀 DBM2∼DBM4는, 동일한 행 어드레스 RF2에 대응하고, 불량 메모리 셀 DBM3, DBM5∼DBM7은, 동일한 열 어드레스 CF3에 대응하는 것으로 한다.
따라서, 도 19에 도시된 바와 같이, 정규 메모리 어레이의 로우 어드레스RF1 및 RF2에 대응하는 행을, 각각 스페어 로우 SR1 및 SR2로, 컬럼 어드레스 CF3 및 CF8에 대응하는 열을, 각각 스페어 컬럼 SC1 및 SC2로 치환함으로써, 메모리 어레이(8010)를 구제할 수 있다.
도 20은, 메모리 테스터(9000)의 구성을 나타내는 개략 블록도이다.
메모리 테스터(9000)는, 반도체 기억 장치(8000)의 불량 메모리 셀을 검출하고, 또한 스페어 로우 또는 스페어 컬럼 중 어느 한쪽으로 치환하면 반도체 장치(8000)를 구제할 수 있는지를 판단하기 위해, 용장 해석 기능을 갖고 있다.
메모리 테스터(9000)는, 신호 발생기(9010)와 비교기(9020)와, 페일 메모리(9030)와, 해석 장치(9040)를 구비한다.
신호 발생기(9010)는, 테스트 동작의 기록 동작에서, 로우 어드레스 신호 RA0-13, 컬럼 어드레스 신호 CA0-8, 테스트용 기입 데이터 TD를 발생시키고, 피측정 반도체 기억 장치(8000)에 제공한다.
또 도시하지 않았지만, 신호 발생기(9010)는, 그외에 제어 신호, 예를 들면 기록 인에이블 신호 WE, 칩 셀렉트 신호/CS, 로우 어드레스 스트로브 신호/RAS, 컬럼 어드레스 스트로브 신호/CAS 등도 발생하여, 피측정 반도체 기억 장치(8000)로 제공한다.
또한, 신호 발생기(9010)는, 테스트 동작에서의 판독 동작에서, 기입 데이터 TD에 대응한 기대치 데이터 ED도 발생한다. 비교기(9020)는, 피측정 반도체 기억 장치(8000)로부터의 출력 데이터와 기대치 데이터 ED를 비교하고, 피측정 반도체 기억 장치(8000)가 바른 데이터를 출력하는지의 여부를 판정하고, 그 판정 결과를패스/페일 신호 P/F로서 출력한다.
페일 메모리(9030)는, 피측정 반도체 기억 장치(8000)의 메모리 셀과 동수의 기억 소자를 갖는 메모리이다.
페일 메모리(9030)는, 신호 발생기(9010)로부터 출력되는 로우 어드레스 신호 RA0-13, 컬럼 어드레스 신호 CA0-8로 지정된 기억 소자에, 비교기(9020)로부터 출력되는 판정 결과 신호 P/F의 레벨을 기억한다.
해석 장치(9040)는, 페일 메모리(9030)의 데이터를 판독하고, 불량 메모리를 스페어 로우, 스페어 컬럼의 어느 하나로 치환하여 구제하면 좋은지를 해석한다.
해석 장치(9040)는, 구제해야되는 어드레스를, 리페어 장치, 예를 들면 레이저 트리머 장치에 출력한다. 레이저 트리머 장치는, 반도체 기억 장치(8000) 내에 설치된 퓨즈 소자를 트리밍함으로써, 불량 어드레스의 값을 프로그래밍한다. 또, 예를 들면 레이저 트리머의 상세한 내용은, 특개평4-330710호 공보에 개시되어 있다.
종래의 메모리 테스터(9000)에서는, 피측정 반도체 기억 장치(8000)의 메모리 용량의 증가에 맞추어, 페일 메모리(9030)의 용량을 증가시키는 것이 필요하다. 페일 메모리(9030)에는 고가이고, 또한 고속 동작이 가능한 메모리가 필요해지기 때문에, 페일 메모리(9030)의 용량을 늘리기 위해서는 비용이 든다는 문제가 있다.
또한, 최근, 피측정 반도체 기억 장치(8000), 또는 반도체 기억 장치를 탑재하는 반도체 장치 내에 신호 발생기(9010)를 내장하고, 메모리 테스터없이 테스트를 행하는, 소위 내장형 테스트 장치(빌트 인 테스트 장치)를 구비한 반도체 기억 장치 또는 반도체 기억 장치를 탑재하는 반도체 장치가 제조되어 있다. 그러나, 이러한 빌트 인 테스트 장치를 구비하는 반도체 기억 장치 또는 반도체 장치에서는, 메모리 어레이 내에 불량 메모리 셀이 존재하는지의 여부의 테스트는 행할 수 있어도, 도 20에 도시된 바와 같은, 용장 해석 기능을 실현하는 테스트를 그 자신이 행하는 것이 곤란하다. 이것은, 상술된 바와 같이 불량 메모리 셀의 어드레스를 기억하기 위한 페일 메모리(9030)는, 피측정 반도체 기억 장치 또는 반도체 장치에 내장되는 반도체 기억 장치와 동등한 용량이 필요해지기 때문에, 사실상 이러한 페일 메모리를 반도체 기억 장치 또는 반도체 장치에 탑재하는 것이 곤란하여, 용장 해석을 행할 수 없기 때문이다.
본 발명의 목적은 불량 메모리 셀을 검출하고, 또한 이 불량 메모리 셀을 용장 메모리 셀로 치환하는 것이 가능한 빌트 인 테스트 회로를 구비한 반도체 기억 장치 또는 반도체 기억 장치를 탑재하는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은, 피측정 반도체 기억 장치 또는 피측정 반도체 장치에 내장되는 반도체 기억 장치의 메모리 용량이 증가한 경우라도, 고속으로 불량 메모리 셀의 검출을 행하고, 또한 용장 해석을 행하는 것을 간이한 구성으로 가능하게 하는 시험 장치를 제공하는 것이다.
본 발명은 요약하면, 반도체 장치로서, 메모리 셀 어레이와, 메모리 셀 선택 회로와, 데이터 전달 회로와 테스트 회로를 구비하나.
메모리 셀 어레이는, 각각이 기억 데이터를 보유하기 위한 복수의 메모리 셀이 행렬상으로 배치된다. 메모리 셀 어레이는, 복수의 정규 메모리 셀을 포함하는 정규 메모리 셀 어레이와, 복수의 예비 메모리 셀을 포함하는 예비 메모리 셀 어레이를 포함한다.
메모리 셀 선택 회로는, 어드레스 신호에 따라, 메모리 셀을 선택한다. 데이터 전달 회로는, 선택된 메모리 셀사이에서 기억 데이터를 수수한다.
테스트 회로는, 정규 메모리 셀 내의 불량 메모리 셀을 검출하고, 모든 예비 메모리 셀로 치환할지를 결정한다. 테스트 회로는, 신호 생성 회로와, 비교 회로와, 어드레스 기억 회로와, 판정 회로를 포함한다.
신호 생성 회로는, 메모리 셀을 순차 선택하기 위한 어드레스 신호를 생성하고, 테스트 기입 동작에 있어서 선택된 메모리 셀에 기입하는 테스트 데이터와, 테스트 판독 동작에 있어서 메모리 셀로부터 판독해야 할 기대치 데이터를 생성한다.
비교 회로는, 테스트 판독 동작에 있어서, 선택된 메모리 셀로부터의 기억 데이터와 기대치 데이터를 비교한다.
어드레스 기억 회로는, 비교 회로의 비교 결과에 따라, 불량 메모리 셀에 대응하는 불량 어드레스를 기억한다.
판정 회로는, 어드레스 기억 회로에 보유된 불량 어드레스에 따라, 모든 예비 메모리 셀로 치환하는지를 판정한다. 어드레스 기억 회로는, 순차 검출되는 불량 어드레스 중, 이미 기억되어 있는 불량 어드레스와 다른 불량 어드레스를 선택적으로 기억한다.
바람직하게는, 예비 메모리 셀 어레이는, m개(m : 자연수)의 예비 메모리 셀행과, n개(n : 자연수)의 예비 메모리 셀열을 갖는다. 판정 회로는, m개의 예비 메모리 셀행과 n개의 예비 메모리 셀열을, 불량 메모리 셀을 포함하는 정규 메모리 셀행 또는 정규 메모리 셀열과 순차 치환하는 스텝의 순서의 조합 각각에 대응하여 설치되는 복수의 치환 판정부를 포함한다. 어드레스 기억 회로는, 복수의 치환 판정부에 각각 대응하여 설치되고, 불량 어드레스 중 m개의 불량열 어드레스를 기억하기 위한 m개의 기억 셀열과 복수의 치환 판정부에 각각 대응하여 설치되고, 불량 어드레스 중 n개의 불량 열 어드레스를 기억하기 위한 n개의 기억 셀열을 포함한다. 각 치환 판정부는, 대응하는 m개의 기억 셀열과 n개의 기억 셀열을, 이미 기억되어 있는 불량 행 어드레스 또는 불량 열 어드레스와 적어도 행 어드레스 또는 열 어드레스 중 어느 하나가 다른 불량 메모리 셀이 검출되었을 때에, 대응하는 스텝의 순서에 따라 활성화한다.
또는, 바람직하게는, 예비 메모리 셀 어레이는, m개(m : 자연수)의 예비 메모리 셀행과, n개(n : 자연수)의 예비 메모리 셀열을 갖는다. 판정 회로는 m개의 예비 메모리 셀행과 n개의 예비 메모리 셀열을, 불량 메모리 셀을 포함하는 정규 메모리 셀행 또는 정규 메모리 셀열과 순차 치환하는 스텝 순서의 조합의 각각에 대응하여 설치되는 복수의 치환 판정부를 포함한다. 어드레스 기억 회로는, 복수의 치환 판정부 중, 순차 치환하는 스텝 중 제i번(i : 자연수, 1≤i≤m+n)의 스텝에 있어서, 제i번의 스텝에 이르기까지의 예비 메모리 셀행과 예비 열 메모리 셀과의 치환 순서가 공통적인 치환 판정부의 그룹에 대응하여, 제i번의 스텝마다 설치되는 복수의 기억 셀열을 포함한다. 각 치환 판정부는, 대응하는 복수의 기억 셀열을, 이미 기억되어 있는 불량 행 어드레스 또는 불량 열 어드레스와 적어도 행 어드레스 또는 열 어드레스의 어느 하나가 다른 불량 메모리 셀이 검출되었을 때에, 대응하는 스텝의 순서에 따라 활성화한다.
또한, 바람직하게는, 예비 메모리 셀 어레이는, m개(m : 자연수)의 예비 메모리 셀 행과, n개(n : 자연수)의 예비 메모리 셀열을 갖는다. 어드레스 기억 회로는, (m+n)개의 불량행 어드레스를 기억하기 위한 (m+n)개의 제1 기억 셀열과, 제1 기억 셀열에 각각 대응하여 설치되고, (m+n)개의 불량열 어드레스를 기억하기 위한 (m+n)개의 제2 기억셀열을 포함한다. 판정 회로는, 제1 및 제2 기억 셀열에 이미 기억되어 있는 불량 행 어드레스 또는 불량열 어드레스와 적어도 행 어드레스 또는 열 어드레스 중 어느 하나가 다른 불량 메모리 셀이 검출되었을 때에, 제1 및 제2 기억 셀열의 다음 세트에 새롭게 검출된 불량 어드레스를 기억시킨다.
본 발명의 다른 국면에 따르면, 정규 메모리 셀 어레이와 m개(m : 자연수)의 예비 메모리 셀 행과 n개(n : 자연수)의 예비 메모리 셀열을 갖는 메모리 셀 어레이를 구비한 반도체 장치의 시험 장치로서, 신호 생성 장치와, 비교기와, 어드레스 기억 회로와, 판정 회로를 구비한다.
신호 생성 장치는, 반도체 기억 장치의 메모리 셀을 순차 선택하기 위한 어드레스 신호를 생성하고, 테스트 기입 동작에 있어서 선택된 메모리 셀에 기입하는 테스트 데이터와, 테스트 판독 동작에 있어서 메모리 셀로부터 판독해야 할 기대치 데이터를 생성한다.
비교기는, 테스트 판독 동작에 있어서, 선택된 메모리 셀로부터의 기억 데이터와 기대치 데이터를 비교한다.
어드레스 기억 회로는, 비교기의 비교 결과에 따라, 불량 메모리 셀에 대응하는 불량 어드레스를 기억한다.
판정 회로는, 어드레스 기억 회로에 보유된 불량 어드레스에 따라, 모든 예비 메모리 셀로 치환하는지를 판정한다.
어드레스 기억 회로는, 순차 검출되는 불량 어드레스 중, 이미 기억되어 있는 불량 어드레스와 다른 불량 어드레스를 선택적으로 기억한다.
따라서, 본 발명의 주된 이점은, 비교적 작은 회로 규모로 불량 메로리셀의 검출과 용장 해석을 행하는 것이 가능하여, 용장 해석 기능을 갖는 테스트 회로를 반도체 장치에 탑재하는 것이 가능한 것이다.
본 발명의 다른 이점은, 치환되어야하는 모든 불량 어드레스에 관한 정보를 획득하는 것이 가능한 것이다.
본 발명의 다른 이점은, 피측정 반도체 기억 장치 또는 피측정 반도체 장치에 내장되는 반도체 기억 장치의 메모리 용량이 증가한 경우에도, 고속으로 불량 메모리 셀의 검출을 행하고, 또한 용장 해석을 행하는 것을 간이한 구성으로 실현 가능한 것이다.
도 1은 본 발명의 실시예1의 다이내믹형 반도체 기억 장치(1000)의 전체 구성을 나타내는 개략 블록도.
도 2는 도 1에 도시된 BIST 회로(2000)의 구성을 설명하기 위한 개략 블록도.
도 3은 도 2에 도시된 어드레스 치환 판정기(3000)의 구성을 설명하기 위한 개략 블록도.
도 4는 도 3에 도시된 TG 셀의 구성을 나타내는 회로도.
도 5는 도 3에 도시된 제1 치환 판정부(3100. 1)의 구성을 설명하기 위한 개략 블록도.
도 6은 어드레스 치환 판정기(3000)의 동작을 설명하기 위한 제1 타이밍차트.
도 7은 어드레스 치환 판정기(3000)의 동작을 설명하기 위한 제2 타이밍차트.
도 8은 실시예2의 테스터(4000)의 구성을 나타내는 개략 블록도.
도 9는 각 기억 셀 열의 상태 변화를 설명하기 위한 계통도.
도 10은 실시예3의 어드레스 치환 판정기(5000)의 좌반평면의 구성을 나타내는 개략 블록도.
도 11은 실시예3의 어드레스 치환 판정기(5000)의 우반평면의 구성을 나타내는 개략 블록도.
도 12는 어드레스 치환 판정기(5000)의 동작을 설명하기 위한 제1 타이밍차트.
도 13은 어드레스 치환 판정기(5000)의 동작을 설명하기 위한 제2 타이밍차트.
도 14는 스페어 로우가 3개이고, 스페어 컬럼이 3개인 경우, 각 기억 셀 열의 상태 변화를 설명하기 위한 계통도.
도 15는 실시예4의 어드레스 치환 판정기(6000)의 구성을 나타내는 개략 블록도.
도 16은 각 C 셀의 구성을 나타내는 개략 블록도.
도 17은 도 15에 도시된 로우 치환 판정부(6100. 1)의 구성을 설명하기 위한 개략 블록도.
도 18은 어드레스 치환 판정기(6000)의 동작을 설명하기 위한 타이밍차트.
도 19는 반도체 기억 장치의 메모리 어레이부(8010)에 대해 설치되는 용장 회로의 구성을 나타내는 개략 블록도.
도 20은 메모리 테스터(9000)의 구성을 나타내는 개략 블록도.
<도면의 주요 부분에 대한 부호의 설명>
26: 제어 회로
30: 어드레스 버퍼
40: 행 디코더
45: 워드 라인 드라이버
50: 열 디코더
60: 감지 증폭기
80: 판독 증폭기/기입 드라이버
86: 입력/출력 버퍼
[실시예1]
도 1은, 본 발명의 실시예1의 다이내믹형 반도체 기억 장치(이하, DRAM이라고 함 : 1000)의 전체 구성을 나타내는 개략 블록도이다.
또, 이하의 설명에서 분명히 알 수 있듯이, 본 발명에 따른 빌트 인 테스트 회로는, 도 1에 도시된 바와 같은 DRAM1000에 탑재되는 경우에 한정되지 않고, 보다 일반적으로, 반도체 장치에 탑재되는 반도체 기억 장치의 테스트에 적용하는 것이 가능하다.
도 1을 참조하여, DRAM1000은, 행 어드레스 스트로브 신호/RAS, 열 어드레스 스트로브 신호/CAS, 기록 인에이블 신호/WE, 칩 인에이블 신호/CE, 클럭 인에이블 신호 CKE 등의 제어 신호를 받는 제어 신호 입력 단자군(11)과, 어드레스 신호 A0∼Ai (i: 자연수)를 받는 어드레스 입력 단자군(13)과, 데이터의 입출력을 행하기 위한 데이터 입출력 단자군(15)과, 외부 전원 전위 Vcc를 받는 Vcc 단자(18)와, 접지 전위 Vss를 받는 Vss 단자(19)를 구비한다.
여기서, 제어 신호 입력 단자군(11)에 제공되는 신호 CKE는, 칩으로의 제어 신호의 입력을 가능하게 하는 것을 지시하기 위한 신호이다.
DRAM1000은, 또한 제어 신호에 따라 DRAM1000 전체의 동작을 제어하는 내부 제어 신호를 발생시키는 컨트롤 회로(26)와, 내부 제어 신호를 전달하는 내부 제어 신호 버스(72)와, 어드레스 입력 단자군(13)으로부터 외부 어드레스 신호를 받아, 내부 어드레스 신호를 발생시키는 어드레스 버퍼(30)와, 행렬형으로 배치된 복수의 메모리 셀 MC를 갖는 메모리 셀 어레이(100)를 구비한다.
내부 어드레스 신호는, 예를 들면 외부 행 어드레스 신호 RA0-13으로부터 생성되는 상호 상보적인 내부 행 어드레스 신호 RA0-13 및 /RA0-13과, 외부 열 어드레스 신호 CA0-8로부터 생성되는 상호 상보인 내부 열 어드레스 신호 CA0-8 및/CA0-8을 의미한다.
메모리 셀 MC는, 데이터를 보유하기 위한 캐패시터와, 각 행에 대응하는 워드선 WL에 접속된 게이트를 갖는 액세스 트랜지스터 GM에 따라 구성된다.
메모리 셀 어레이(100)에서는, 메모리 셀의 각 행에 대해 워드선 WL이 설치되고, 메모리 셀의 각 열에 대해 비트선 BL, /BL이 설치된다.
또한, 도 1에 도시된 메모리 셀 어레이(100)는, 도 19에 도시된 메모리 셀 어레이부(8010)와 마찬가지로, 정규의 메모리 셀 어레이(100R)와, 스페어 로우 SR과 스페어 컬럼 SC를 포함한다.
메모리 셀 어레이(100)에서도, 스페어 로우 SR로서는, 2개의 스페어 로우 SR1 및 SR2가 설치되고, 스페어 컬럼 SC로서는, 2개의 스페어 컬럼 SC1 및 SC2가 설치되는 것으로 한다.
DRAM1000은, 또한 DRAM1000의 불량 메모리 셀을 검출하고, 스페어 로우 SR 또는 스페어 컬럼 SC로 치환하기 위한 테스트 동작을 행하는 빌트 인 셀프 테스트 회로(이하, BIST 회로라고 함 : 2000)를 구비한다.
BIST 회로(2000)는, 컨트롤 회로(26)에 의해 제어되어, 통상 동작시에는, 어드레스 버퍼(30)로부터의 내부 행 어드레스 신호 및 내부 열 어드레스 신호를, 그대로 행 디코더, 스페어 로우 디코더(42), 열 디코더(50) 및 스페어 컬럼 디코더(52)에 각각 출력한다. 또한, BIST 회로(2000)는, 통상 동작에서는, 데이터 입출력 단자군(15)으로부터 제공되고, 입출력 버퍼(85)에 의해 버퍼 처리되고, 기입 드라이버 회로(80)로부터 출력되는 기입 데이터를 받아, 그대로 열 선택 게이트(200)에 출력한다.
이에 대해, BIST 회로(2000)는, 테스트 동작에서는, 어드레스 버퍼(30)로부터의 내부 어드레스 신호가 아니고, BIST 회로(2000) 내부에서 생성한 내부 어드레스 신호를, 행 디코더(40), 스페어 로우 디코더(42), 열 디코더(50) 및 스페어 컬럼 디코더(52)에 각각 제공한다. 또한, 기입 드라이버(80)로부터 주어지는 데이터가 아니고, BIST 회로(2000) 내부에서 생성된 테스트용 기입 데이터 TD를 열 선택 게이트(200)로 제공함으로써, 테스트 데이터를 메모리 셀 어레이(100)에 기입한다.
이러한 테스트 동작에서의 기입 동작이 종료한 후, BIST 회로(2000)는, 다시 내부 어드레스 신호를 생성하여, 순차 기입된 데이터의 판독을 행한다. BIST 회로(2000)는, 이 판독된 데이터와 기대치 데이터 ED와의 비교 결과에 따라, 정규 메모리 셀 어레이(100R) 내의 불량 메모리 셀 위치를 순차 검출해가고, 이러한 복수의 불량의 메모리 셀에 대응하는 복수의 불량 행 어드레스 및 불량 열 어드레스를, 스페어 로우 SR 및 스페어 컬럼 SC의 어떠한 조합으로 치환할지를 결정한다.
이러한 테스트 동작 중의 판독 동작이 종료하면, BIST 회로(2000)의 결정에 따라, 스페어 로우 디코더(42) 및 스페어 컬럼 디코더(52)는, 각각 치환해야되는 불량 행 어드레스 및 불량 열 어드레스를 각각 불휘발적으로 기억한다. 이 때문에, 스페어 로우 디코더(42) 및 스페어 컬럼 디코더(52)는, BIST 회로(2000)로부터 지시되는 치환 어드레스를 전기적으로 기입과 판독이 가능한 불휘발성 기억 소자를구비하는 구성으로 해도 좋다. 또는, BIST 회로(2000)는, 테스트 동작 종료 후에, 이러한 치환을 행해야되는 어드레스를 외부로 출력하는 구성으로 해도 좋다. 이 경우에는, 이 외부로 출력된 치환 어드레스에 따라, 외부 테스터가 리페어 장치에 지시를 내고, 종래와 마찬가지로, 리페어 장치가 스페어 로우 디코더(42), 스페어 컬럼 디코더(52)의 퓨즈 소자를 트리밍하는 구성으로 해도 좋다.
BIST 회로(2000)에 의한 이러한 용장 해석이 끝난 후에는, 통상의 판독 동작 및 기입 동작이 행해지게 된다.
통상의 판독 동작 및 기입 동작에서는, 어드레스 버퍼(30)로부터의 내부 행 어드레스 신호를 디코드한 행 디코더(40)로부터의 출력에 따라, 워드선 드라이버(45)는, 대응하는 워드선 WL을 선택적으로 활성화한다. 이 때, 스페어 로우 디코더(42)는, 불휘발적으로 기억하고 있는 불량 행 어드레스와, 어드레스 버퍼로부터의 내부 행 어드레스가 일치한 경우, 스페어 로우 SR의 워드선 WL을 활성화하고, 행 디코더(40)에 대해서는, 행 선택 동작을 행하지 않은 지시를 내린다.
한편, 어드레스 버퍼(30)로부터의 내부 열 어드레스 신호를 디코드한 열 디코더(50)의 출력에 따라, 열 디코더(50)는 컬럼 선택 신호를 활성화한다. 한편, 스페어 컬럼 디코더(52)는, 어드레스 버퍼(30)로부터의 내부 열 어드레스 신호가, 불휘발적으로 기억하고 있는 불량 열 어드레스와 일치하는 경우에는, 스페어 컬럼 SC에 대응하는 컬럼 선택 신호를 활성화하고, 열 디코더(50)에 대해서는, 선택 동작을 행하지 않도록 지시한다.
컬럼 선택 신호는, 컬럼 선택선(54)에 의해 열 선택 게이트(200)에 제공된다. 열 선택 게이트(200)는, 열 선택 신호에 따라 비트선쌍 BL, /BL의 데이터를 증폭시키는 감지 증폭기(60)와, I/O 선(76)을 선택적으로 접속한다.
I/O 선(76)은 판독 증폭기/기입 드라이버(80) 및 입출력 버퍼(85)를 통해, 데이터 입출력 단자(15)사이에서 기억 데이터의 전달을 행한다. 이에 따라, 통상 동작에서는, 데이터 입출력 단자(15)와 메모리 셀 MC사이에서 기억 데이터의 교환이 행해진다.
컨트롤 회로(26)는, 예를 들면 상술된 바와 같이 BIST 회로(2000)의 테스트 동작의 개시·종료의 제어를 행하거나, 혹은 외부 제어 신호의 조합에 의해 판독 동작이 지정되는 경우에는, 감지 증폭기(60)를 활성화하기 위한 신호 SON, ZSOP 등의 DRAM1000의 내부 동작을 제어하기 위한 내부 제어 신호를 생성한다.
DRAM1000은, 또한 외부 전원 전위 Vcc 및 접지 전위 Vss를 받아, 비트선쌍의 “H" 레벨 전위에 대응하고, 감지 증폭기(60)로 공급되는 내부 전원 전위 Vdds를 발생시키는 내부 전위 발생 회로(70)를 구비한다.
도 2는, 도 1에 도시한 BIST 회로(2000)의 구성을 설명하기 위한 개략 블럭도이다.
BIST 회로(2000)는, 컨트롤 회로(26)로부터의 제어에 따라, 빌트 인 테스트 동작을 제어하기 위한 BIST 제어부(2010)와 BIST 제어부(2010)로 제어되어, 빌트 인 테스트 동작중에 내부 행 어드레스 신호 RA0-13, /RA0-13 및 내부 열 어드레스 신호 CA0-8, /CA0-8, 테스트 기입 데이터 TD 및 기대치 데이터 ED를 각각 생성하는 테스트 신호 발생기(2020)와, BIST 제어부(2010)에 의해 제어되고, 어드레스버퍼(30)로부터의 내부 행 어드레스 신호 RA0-13, /RA0-13과, 테스트 신호 발생기로부터의 내부 행 어드레스 신호를 받아, 동작 모드에 따라 어느 한쪽을 선택적으로 행 디코더(40) 및 스페어 로우 디코더(42)로 제공하는 멀티플렉서(2030)와, BIST 제어부(2010)에 의해 제어되어, 어드레스 버퍼(30)로부터의 내부 열 어드레스 신호 CA0-8, /CA0-8과, 테스트 신호 발생기(2020)로부터의 내부 열 어드레스 신호를 받아, 동작 모드에 따라 어느 한쪽을 열 디코더(50) 및 스페어 컬럼 디코더(52)로 출력하는 멀티플렉서(2040)와, BIST 제어부(2010)에 의해 제어되고, 기입 드라이버(80)로부터의 기입 데이터 WD와, 테스트 신호 발생기(2020)로부터의 테스트 기입 데이터 TD를 받아, 동작 모드에 따라 어느 한쪽을 열 선택 게이트(200)에 제공하는 멀티플렉서(2050)와, 빌트 인 테스트 모드에서의 판독 동작에 있어서, 열 선택 회로(200)로부터의 판독 데이터 RD와, 테스트 신호 발생기(2020)로부터의 기대치 데이터 ED를 비교하고, 비교 결과의 일치/불일치에 따라 패스/페일 신호 P/F를 출력하는 비교기(2060)와, 빌트 인 테스트 모드 내에 테스트 신호 발생기로부터 출력되는 내부 행 어드레스 신호 및 내부 열 어드레스 신호를 받아, 비교기(2060)로부터의 패스/페일 신호 P/F가 활성화(데이터 ED와 데이터 RD가 일치하지 않았던 경우)함에 따라, 정규 메모리 셀 어레이(100R) 내의 불량 어드레스를 기억하고, 또한 스페어 로우 SR 및 스페어 컬럼 SC에 의해 치환되는 불량 어드레스를 결정하는 어드레스 치환 판정기(3000)를 포함한다.
BIST 제어부(2010)는, 어드레스 치환 판정기(3000)의 판정 결과에 따라 스페어 로우 디코더(42) 및 스페어 컬럼 디코더(52)가 전기적으로 재기입 가능한 불휘발성 기억 소자를 구비하는 경우에는, 이들 불휘발성 기억 소자로 치환되는 불량 어드레스를 프로그램한다. 또는, BIST 제어부(2010)는, 어드레스 치환 판정기(3000)의 판정 결과에 따라, 치환되는 불량 어드레스를 판독 증폭기(80), 입출력 버퍼를 통해, 입출력 단자군(15)으로부터 외부로 출력한다.
도 3은, 도 2에 도시된 어드레스 치환 판정기(3000)의 구성을 설명하기 위한 개략 블록도이다.
우선, 어드레스 치환 판정기(3000)의 구성에 대해 설명하기 전에, 도 1에서의 메모리 셀 어레이(100) 내의 불량 어드레스를, 스페어 로우 SR 및 스페어 컬럼 SC로 치환하는 처리 수속에 대해 간단히 정리해 둔다.
이하에서는, 도 19에 도시된 메모리 셀 어레이부(8010)에서의 불량 메모리 셀과 동일한 불량 메모리 셀 분포가, 메모리 셀 어레이(100)에서도 발생하고 있는 것으로 한다.
따라서, 이하 도 19를 다시 참조하여, 불량 메모리 셀 DBM1∼DBM8의 8개의 불량 메모리 셀이 존재하는 경우, 순차 행 어드레스를 변화시키면서, 또한 열 어드레스를 변화시키면서, 이들 불량 메모리 셀 DBM1∼DBM8을 검출해 갈 때, 불량 메모리 셀 DBM1∼DBM8의 순으로, 불량 메모리 셀의 존재가 검출되어 가게 된다.
이 때, 2개의 스페어 로우 SR1 및 SR2와, 2개의 스페어 컬럼 SC1과 SC2에서, 이들 불량 메모리 셀에 대응하는 불량 어드레스의 치환 처리를 행하는 경우에, 스페어 로우와 스페어 컬럼을 어떠한 순서로, 불량 메모리 셀에 대응하는 정규 메모리 셀 행 또는 정규 메모리 셀 열로 치환해갈지에 의존하며, 모든 불량 메모리 셀이 구제되는 경우와 그렇지 않은 경우가 존재한다.
예를 들면, 불량 메모리 셀 DBM1 (행 어드레스 RF1, 열 어드레스 CF1)을, 스페어 로우 메모리 셀 SRM1로 치환하고, 불량 메모리 셀 DBM2∼DBM4(행 어드레스는 RF2에서 공통, 열 어드레스는, 각각 CF2, CF3, CF4)를 2번째의 스페어 로우 메모리 셀 SRM2로 치환하고, 불량 메모리 셀 DBM5∼DBM7(열 어드레스는 CF5로 공통, 행 어드레스는, 각각 RF3, RF4, RF5)을 1번째의 스페어 컬럼 메모리 셀 SCM1로 치환하고, 불량 메모리 셀 DBM8(행 어드레스 RF8, 열 어드레스 CF8)을, 2번째의 스페어 컬럼 메모리 셀 SCM2로 치환한 경우에는, 모든 불량 메모리 셀 DBM1∼DBM8을, 2개의 스페어 로우 SRl, SR2 및 2개의 스페어 컬럼 SC1, SC2로 치환하는 것이 가능하다.
그러나, 예를 들면 불량 메모리 셀 DBM1을, 우선 제1 스페어 컬럼 메모리 셀 SCM1로 치환하고, 불량 메모리 셀 DBM2를 제2 스페어 컬럼 메모리 셀 SCM2로 치환한 후에, 계속해서 검출되는 3번째의 불량 메모리 셀 DBM3을 1번째의 스페어 로우 메모리 셀 SRM1로 치환하고, 5번째로 나타나는 불량 메모리 셀 DBM5를, 2번째의 스페어 로우 메모리 셀 SRM2로 치환한다고 하는 처리를 순차 행한 경우에는, 모든 불량 메모리 셀을 2개의 스페어 로우 및 2개의 스페어 컬럼으로 치환함으로써 구제할 수 없다.
이상과 같이, 불량 메모리 셀을 순차 검출하면서, 스페어 로우 또는 스페어 컬럼으로 치환하는 처리에서는, 불량 메모리 셀의 정규 메모리 어레이 내에서의 분포뿐만 아니라, 어떠한 순서로 스페어 로우 및 스페어 컬럼의 치환 처리를 행해질지에 의존하여, 구제 가능한 경우와 구제 가능하지 않은 경우가 있게 된다.
여기서, 스페어 로우가 2개 있고, 스페어 컬럼도 2개 있는 경우, 순차 검출되는 불량 메모리 셀을, 어떠한 순서로 스페어 로우 및 스페어 컬럼으로 치환해갈지는, 각 치환을 행하는 4개의 스텝중에서 몇번째의 스텝으로 스페어 로우 혹은 스페어 컬럼과의 치환을 행할지에 따라, 이하의 6가지의 조합이 있다.
이하에서는, 스페어 로우와의 치환을 행하는 경우를 R로 나타내고, 스페어 컬럼과의 치환을 행하는 경우를 C로 나타내게 한다.
케이스1 : R→R→C→C
케이스2 : R→C→R→C
케이스3 : R→C→C→R
케이스4 : C→R→R→C
케이스5 : C→R→C→R
케이스6 : C→C→R→R
즉, 4개의 스텝 중, 몇번째의 스텝에서, 스페어 로우와의 치환을 행할지가 결정되면, 이러한 조합이 결정되게 되고, 이러한 조합의 총수는 전부 4개(스페어 로우 2개+스페어 컬럼 2개)의 것으로부터 2개를 추출하는 경우의 조합의 수(2+2)C2=4!/(2!·2!) = 6가지만 있게 된다. 여기서, 자연수 k!에 대해, k!는, 자연수 k의 계승을 나타낸다.
보다 일반적으로는, 스페어 로우가 m개, 스페어 컬럼이 n개 있는 경우, 이러한 조합의 수는(m+n)Cn=(m+n)Cm=(m+n)!/(m!×n!)가지만 존재하게 된다.
스페어 로우 2개 및 스페어 컬럼 2개에 의해, 최종적으로 모든 불량 메모리 셀의 치환 및 구제가 가능한 경우에는, 상기 6가지의 순서 중에 반드시, 완전히 구제를 행하는 것이 가능한 스페어 로우 및 스페어 컬럼과의 치환 처리의 순서가 존재하게 된다.
도 3에 도시된 어드레스 치환 판정기(3000)에 있어서는, 상술된 바와 같은 6가지의 경우를 각각 병렬로 판정해가는 것이 가능하도록, 6가지의 계통에 대해 병렬적으로 처리를 하는 구성으로 되어 있다.
도 3을 참조하여, 어드레스 치환 판정기(3000)는, 상기 케이스1로부터 케이스6 각각에 대응하여, 불량 어드레스의 치환 처리를 행한 경우에, 불량 어드레스의 치환에 의해, 구제 가능한지를 각각 판정하기 위한 제1로부터 제6 치환 판정부(3100. 1∼3100. 6)를 구비한다.
어드레스 치환 판정기(3000)는, 또한 제1 치환 판정부(3100. 1)로부터 제6 치환 판정부(3100. 6)에 대응하여, 각각이 2개의 스페어 로우로 치환해야되는 로우 어드레스를 기억하는 로우 어드레스 기억부 RM1∼RM6과, 2개의 컬럼 어드레스로 치환되는 열 어드레스를 기억하기 위한 컬럼 어드레스 기억부 CM1∼CM6을 구비한다.
예를 들면, 상기 케이스1의 경우, 즉 스페어 로우에 의한 치환 처리를 2회 계속하여 행한 후, 스페어 컬럼에 의한 치환을 2회 계속하여 행하는 처리에 대응하여 설치되는 제1 치환 판정부(3100. 1)에 대응하여, 로우 어드레스 기억부 RM1 및 컬럼 어드레스 기억부 CM1이 각각 설치되어 있다.
로우 어드레스 기억부 RM1은, 제1 스페어 로우 SR1로 치환되야되는 로우 어드레스를 기억하기 위한 기억 셀 열 MCR11과, 제2 스페어 로우 SR2로 치환되야되는 행 어드레스를 기억하기 위한 기억 셀 열 MCR12를 포함한다.
한편, 컬럼 어드레스 기억부 CM1은, 제1 스페어 컬럼 SC1로 치환되야되는 열 어드레스를 기억하기 위한 기억 셀 열 MCC11과, 제2 스페어 컬럼 SC2로 치환되야되는 열 어드레스를 기억하기 위한 기억 셀 열 MCC12를 포함한다.
제1 치환 판정부(3100. 1)는, 상술된 바와 같이 케이스1의 경우에 대응하고 있으므로, 대응하고 있는 로우 어드레스 기억부 RM1 및 컬럼 어드레스 기억부 CM1 내의 기억 셀 열을, 기억 셀 열 MCR11, 기억 셀 열 MCR12, 기억 셀 열 MCC11, 기억 셀 열 MCC12의 순서로, 패스/페일 신호 P/F가 활성화할 때마다, 그 시점에서의 내부 어드레스 신호를 기억 셀 열에 기입하는지의 여부의 판정을 해간다.
메모리 셀 열 MCR11, MCR12, MCC11, MCC12에 대응하여, 프리차지 회로 CPR11, CPR12, CPC11, CPC12가 각각 설치되어 있다. 프리차지 회로 CPR11∼CPC12는, 각각 대응하는 기억 셀 열 MCR11∼MCC12에 대해 설치되어 있는 일치 판정선 MHL을, 신호 φ에 따라 “H" 레벨로 프리차지한다.
메모리 셀 열 MCR11 및 MCR12는, 각각 내부 행 어드레스 신호 RA0, /RA0의 조∼신호 RA13, /RA13의 조의 14개의 조에 대응하여 설치되고, 이들 신호의 레벨을 기억하기 위한 TG 셀을 포함하고 있다.
마찬가지로 함으로써, 기억 셀 열 MCC11 및 MCC12는, 각각 내부 열 어드레스신호 CA0, /CA0의 조∼신호 CA8, /CA8의 조에 대응하여 각각 설치되고, 이들 신호 레벨을 기억하기 위한 TG 셀을 포함하고 있다.
로우 어드레스 기억부 RM1 및 컬럼 어드레스 기억부 CM1 내의 TG 셀은, 대응하는 제1 치환 판정부(3100. 1)로부터의 지시에 따라, 기입 활성화선 TWL의 레벨이 활성 레벨(“H" 레벨)이 됨에 따라, 각각 대응하는 내부 행 어드레스 신호 또는 내부 열 어드레스 신호의 레벨을 기억한다.
한편, 미리 “H" 레벨로 프리차지되어 있는 일치 판정선 MHL의 레벨은, 기억 셀 열이 이미 기억하고 있는 어드레스 신호의 레벨과, 그 시점에서 어드레스 치환 판정기(3000)에 제공되고 있는 내부 어드레스 신호 RA0, /RA0∼RA13, /RA13 또는 내부 열 어드레스 신호 CA0, /CA0∼CA8, /CA8의 레벨이 일치하는 경우에는 “H" 레벨을 유지한다. 한편, 일치하지 않은 경우에는, 일치 판정선 MHL의 레벨은, “L" 레벨이 된다.
또한, 기억 셀 열 MCR11, MCR12, MCC11 및 MCC12에 대응하여, 플립플롭 회로 SFR11, SFR12, SFC11, SFC12가 각각 설치되어 있다. 플립플롭 회로 SFR11∼SFC12의 레벨은, 테스트 동작이 개시되기 전에, 리세트 신호 RST에 의해 리세트되어 있고, 대응하는 기억 셀 열의 기입 선택선 TWL이 활성 상태(“H" )가 됨에 따라, 세트된다.
제2 치환 판정부(3100. 2)는, 케이스2에 대응하고 있어, 스페어 로우에 의한 치환 처리와, 스페어 컬럼에 의한 치환을 교대로 행하는 처리에 대응하여, 로우 어드레스 기억부 RM2 및 컬럼 어드레스 기억부 CM2가 각각 설치되어 있다. 제2 치환 판정부(3100. 2)는, 대응하고 있는 로우 어드레스 기억부 RM2 및 컬럼 어드레스 기억부 CM2 내의 기억 셀 열을, 기억 셀 열 MCR21, 기억 셀 열 MCC21, 기억 셀 열 MCR22, 기억 셀 열 MCC22의 순서로, 패스/페일 신호 P/F가 활성화할 때마다, 그 시점에서의 내부 어드레스 신호를 기억 셀 열에 기입하는지의 여부의 판정을 해간다. 그 밖의 구성은, 제1 치환 판정부(3100. 1)의 구성과 마찬가지이다.
제3 내지 제6 치환 판정부(3100. 3∼3100. 6)에 대해서도, 각각이 케이스3 내지 케이스6에 따라, 대응하는 기억 셀 열과 기억 셀 열에의 기입을 행하는 순서가 다를 뿐으로, 그 밖의 구성은 치환 판정부(3100. 1)의 구성과 마찬가지이므로 그 설명은 반복하지 않는다.
이상과 같은 구성에서, 치환 판정부(3100. 1)의 동작의 대략을 진술하면 이하와 같다.
즉, 예를 들면 패스/페일 신호 P/F가 활성 상태가 된 시점에서, 제1 치환 판정부(3100. 1)는, 기억 셀 열 MCR11의 기입 선택선 TWL을 활성 상태로 한다. 이에 따라, 기억 셀 열 MCR11에 대응하는 플립플롭 회로 SFR11의 레벨이 세트되고, 이 기억 셀 열 MCR11로의 어드레스 신호의 기입이 이미 행해진 것이 데이터로서 보유된다.
계속해서, 다시 패스/페일 신호 P/F가 활성 상태가 되었을 때에, 기억 셀 열 MCR11 내에 보유되어 있는 내부 행 어드레스 신호와, 이 시점에서의 내부 행 어드레스 신호의 레벨과의 비교를, 각각의 TG 셀이 행하고, 그 비교 결과에 따라, 기억 셀 열 MCR11의 일치 검출선 MHL의 레벨이 구동된다. 이에 따라, 제1 치환판정부(3100. 1)는, 이미 기억 셀 열 MCR11에 보유되어 있는 내부 행 어드레스와, 새롭게 검출된 불량 메모리 셀에 대응하는 내부 행 어드레스가 일치하는 경우에는, 기억 셀 열 MCR12의 활성화를 행하지 않는다.
이에 대해, 기억 셀 열 MCR11에 이미 기억되어 있는 내부 행 어드레스와, 새롭게 발견된 불량 메모리 셀에 대응하는 내부 행 어드레스가 일치하지 않은 경우에는, 제1 치환 판정부(3100. 1)는, 2번째로 활성화되는 기억 셀 열 MCR12의 기입 선택선 TWL을 활성 상태로 한다.
그렇게 하면, 2번째의 기억 셀 열 MCR12에, 새롭게 발견된 불량 메모리 셀에 대응하는 내부 행 어드레스가 기입됨과 함께, 기억 셀 열 MCR12에 대응하는 플립플롭 회로 SFR12의 레벨이 세트 상태로 된다.
이하 마찬가지로 함으로써, 순차 불량 메모리 셀이 검출될 때마다, 이미 기억 셀 열중에 보유되고 있는 내부 행 어드레스 혹은 내부 열 어드레스와, 새롭게 검출된 불량 메모리 셀에 대응하는 내부 행 어드레스 또는 내부 열 어드레스가 일치하지 않은 경우에는, 제1 치환 판정부(3100. 1)가 대응하는 케이스1의 순서에 따라, 기억 셀 열이 활성화되어 간다.
한편, 이미 기억 셀 열중에 기억되어 있는 내부 행 어드레스 또는 내부 열 어드레스와, 새롭게 검출된 불량 메모리 셀에 대응하는 내부 행 어드레스 또는 내부 열 어드레스가 일치하는 경우에는, 제1 치환 판정부(3100. 1)는, 다음의 순서대로 대응하는 기억 셀 열의 활성화는 행하지 않는다.
최종적으로, 빌트 인 테스트중에 있어 정규 메모리 셀을 검사해 갔을 때에,순차 검출되는 모든 불량 메모리 셀의 내부 행 어드레스 및 내부 열 어드레스가, 로우 어드레스 기억부 MR1 및 컬럼 어드레스 기억부 CM1 내에 이미 기억되어 있는 내부 행 어드레스 또는 내부 열 어드레스와 일치하고 있으면, 제1 치환 판정부(3100. 1)에 대응한 순서로 불량 메모리 셀을 스페어 로우 또는 스페어 컬럼으로 치환함으로써, 모든 불량 메모리 셀을 치환 구제하는 것이 가능하다고 판정된다. 그 판정 결과는, 리페어페일 신호 RF로서, 어드레스 치환 판정기(3000)로부터 BIST 제어부(2010)로 제공된다.
상술된 바와 같이, 제1 치환 판정부(3100. 1) 및 그것에 대응하는 로우 어드레스 기억부 RM1 및 컬럼 어드레스 기억부 CM1에 대응하는 것과 동일한 구성이, 제2 치환 판정부(3100. 2)∼제6 치환 판정부(3100. 6)에 대응해도 설치되어 있다. 또한, 제2 치환 판정부(3100. 2) 내지 제6 치환 판정부(3100. 6)의 각각이, 케이스2 내지 케이스6에 각각 대응하고 있음에 따라, 각 치환 판정부는, 대응하는 순서에 따라 로우 어드레스 기억부의 기억 셀 열 및 컬럼 어드레스 기억부의 기억 셀 열을 활성화해간다.
따라서, 도 1에 도시된 바와 같이, 2개의 스페어 로우 및 2개의 스페어 컬럼에 의해, 정규 메모리 셀 어레이(100R) 내의 불량 메모리 셀의 구제가 가능하면, 제1 치환 판정부(3100. 1) 내지 제6 치환 판정부(3100. 6) 중 어느 하나나 적어도 1개로부터의 리페어페일 신호 RF는, 마지막 불량 메모리 셀이 검출된 시점이라도, 불활성 상태(“L" 레벨)를 유지하게 된다.
이에 따라, BIST 제어부(2010)는, 리페어페일 신호 RF가 불활성 상태인 치환 판정부에 대응하는 로우 어드레스 기억부 및 컬럼 어드레스 기억부에 보유되고 있는 내부 행 어드레스 신호 및 내부 열 어드레스 신호를 판독한다. 이 판독한 내부 행 어드레스 신호 및 내부 열 어드레스 신호에 따라, 스페어 로우 디코더(42) 및 스페어 컬럼 디코더(52)에 대해, 치환되는 행 어드레스 및 열 어드레스를 프로그램하는 것이 가능해진다.
이상과 같이, 로우 어드레스 기억부 RM1로부터 RM6에 대해, 기억 셀 열은 2×6=12개 존재하고, 컬럼 어드레스 기억부 CM1∼RM6에 대해, 기억 셀 열이 2×6=12개 존재하고, 합계 24개의 기억 셀 열이 존재하게 된다.
도 4는, 도 3에 도시된 TG 셀의 구성을 나타내는 회로도이다.
TG 셀은, 내부 열 어드레스 신호 CAn 또는 내부 행 어드레스 신호 RAn (n : 자연수, RAn의 경우에는 n=0∼13, CAn의 경우에는 n=0∼8)을 전달하기 위한 어드레스 신호선 ASL1과, 2개의 인버터 INV1 및 INV2에 의해 구성되는 기억 소자 BSE와, 기억 소자 BSE의 기억 노드 n1과 어드레스 신호선 ASL1을, 신호선 TWL의 레벨에 따라 접속하기 위한 N 채널형 액세스 트랜지스터 TA1과, 어드레스 신호 CAn 또는 RAn과 상보인 내부 어드레스 신호/CAn 또는 /RAn을 전달하기 위한 어드레스 신호선 ASL2와, 기억 소자 BSE의 기억 노드 n2와 어드레스 신호선 ASL2사이의 접속을, 신호 TWL의 레벨에 따라 접속하기 위한 N 채널형 액세스 트랜지스터 TA2와, 일치 검출선 MHL과 접지 전위사이에 직렬로 접속되는 N 채널 트랜지스터 T11 및 T 12와, 일치 검출선 MHL과 접지 전위사이에 직렬로 접속되는 트랜지스터 T13 및 T14를 포함한다.
트랜지스터 T11의 게이트는, 어드레스 신호선 ASL1과 접속하고, 트랜지스터 T12의 게이트는, 기억 소자 BSE의 기억 노드 n2와 접속하고 있다.
트랜지스터 T13의 게이트는, 기억 소자 BSE의 기억 노드 n1과 접속하고, 트랜지스터 T14의 게이트는 어드레스 신호선 ASL2와 접속하고 있다.
즉, 기입 선택선 TWL의 활성화에 따라, 기억 소자 BSE는, 어드레스 신호선 ASL1 및 ASL2와 접속된다. 한편, 기억 소자 BSE로 보유되어 있는 데이터와, 어드레스 신호선 ASL1 및 ASL2 상의 내부 어드레스 신호가 일치하지 않은 경우에는, 일치 검출선 MHL은, 트랜지스터 T11 및 T12의 경로 또는 트랜지스터(13) 및 T14의 경로 중 어느 하나를 통해, 접지 전위와 접속되어 방전되게 된다.
도 5는, 도 3에 도시된 제1 치환 판정부(3100. 1)의 구성을 설명하기 위한 개략 블록도이다.
제2 치환 판정부(3100. 2)∼제6 치환 판정부(3100. 6)의 구성도, 접속되는 기억 셀 열이 다를 뿐으로, 그 기본적인 구성은 마찬가지다.
제1 치환 판정부(3100. 1)는, 기억 셀 열 MCR11의 일치 검출선 MHL과 플립플롭 회로 SFR11의 출력이 입력 노드와 접속하는 AND 회로(3102)와, 기억 셀 열 MCR12의 일치 검출선 MHL과, 플립플롭 회로 SFR12의 출력이 입력 노드와 접속하는 AND 회로(3104)와, 기억 셀 열 MCC11의 일치 검출선 MHL과, 플립플롭 회로 SFC11의 출력이 입력 노드와 접속하는 AND 회로(3106)와, 기억 셀 열 MCC12의 일치 검출선 MHL과, 플립플롭 회로 SFC12의 출력이 입력 노드와 접속하는 AND 회로(3108)와, AND 회로(3102∼3108)의 출력을 받아, 신호 MS를 출력하는 4입력 NOR 회로(3110)를포함한다.
이하에서는, 제1 치환 판정부(3100. 1)의 AND 회로(3102∼3108)의 입력 노드중, 일치 검출선 MHL과 접속하는 입력 노드를 각각 노드 MHa, MHb, MHc, MHd로 나타내고, 플립플롭 회로 SFR11∼SFC12의 출력과 접속하는 입력 노드를 노드 MVa, MVb, MVc, MVd로 나타내기로 한다.
제1 치환 판정부(3100. 1)는 또한, 노드 MVa의 레벨의 반전 신호, 노드 MVb의 레벨의 반전 신호, 노드 MVc의 레벨의 반전 신호, 노드 MVd의 레벨의 반전 신호와, 신호 MS와, 패스/페일 신호 P/F를 받아, 이들 신호의 논리곱을, 기억 셀 열 MCR11의 기입 선택선 TWL로 제공하는 기입 선택 신호 WEa로서 출력하는 논리 게이트(3200)와, 노드 MVa의 레벨의 신호, 노드 MVb의 레벨의 반전 신호, 노드 MVc의 레벨의 반전 신호, 노드 MVd의 레벨의 반전 신호와, 신호 MS와, 패스/페일 신호 P/F를 받아, 이들 신호의 논리곱을, 기억 셀 열 MCR12의 기입 선택선 TWL로 제공하는 기입 선택 신호 WEb로서 출력하는 논리 게이트(3202)와, 노드 MVa의 레벨의 신호, 노드 MVb의 레벨의 신호, 노드 MVc의 레벨의 반전 신호, 노드 MVd의 레벨의 반전 신호와, 신호 MS와, 패스/페일 신호 P/F를 받아, 이들 신호의 논리곱을, 기억 셀 열 MCC11의 기입 선택선 TWL로 제공하는 기입 선택 신호 WEc로서 출력하는 논리 게이트(3204)와, 노드 MVa의 레벨의 신호, 노드 MVb의 레벨의 신호, 노드 MVc의 레벨의 신호, 노드 MVd의 레벨의 반전 신호와, 신호 MS와, 패스/페일 신호 P/F를 받아, 이들 신호의 논리곱을, 기억 셀 열 MCC12의 기입 선택선 TWL로 제공하는 기입 선택 신호 WEd로서 출력하는 논리 게이트(3206)를 포함한다.
제1 치환 판정부(3100. 1)는 또한, 노드 MVa의 레벨, 노드 MVb의 레벨, 노드 MVc의 레벨, 노드 MVd의 레벨, 신호 MS 및 패스/페일 신호 P/F를 받아, 이들 논리곱을 출력하는 6입력 AND 회로(3208)와, 리세트 신호 RST에 따라 리세트되고, AND 회로(3208)의 출력에 따라 세트되어, 케이스1에 대한 리페어페일 신호 CS1-RF를 출력하는 플립플롭 회로(3210)를 포함한다.
이어서, 도 3에 도시된 어드레스 치환 판정기(3000)의 동작을 보다 자세히 설명한다.
도 6 및 도 7은, 어드레스 치환 판정기(3000)의 동작을 설명하기 위한 타이밍차트이다.
이하의 설명에서도, 도 19에 도시된 불량 메모리 셀 DBM1∼DBM8의 순서로 불량 메모리 셀이 검출된 경우에 대해 설명한다.
도 6에는 도시하지 않았지만, 테스트 개시전에, 모든 플립플롭의 클리어 동작을 행하기 때문에 리세트 신호 RST가 활성화된다. 또한, 도시하지 않았지만, 각 일치 판정 동작을 행하기 전에, 신호 φ에 따라, 일치 판정선 MHL은 “H" 레벨로 프리차지되는 것으로 한다.
이하, 제1 치환 판정부(3100. 1)의 동작과, 그것에 접속된 기억 셀 열 MCR11, MCR12, MCC11, MCC12의 동작에 대해 설명한다.
제1 치환 판정부(3100. 1)는, 상술된 바와 같이 검출된 불량 메모리 셀을, 스페어 로우→스페어 로우→스페어 컬럼→스페어 컬럼의 순에 따라 치환해 가는 처리에 대응하고 있다.
도 6을 참조하여, 제1 치환 판정부(3100. 1)의 MS 노드의 레벨(도 6 내의 신호 CS1-MS에 대응)은, 시각 t1에서, 노드 MVa, MVb, MVc, MVd의 모두 "L" 레벨이므로, 다시 말하면 기억 셀 열 MCR11, MCR12, MCC11, MCC12의 모든 값이 아직 기입 동작이 행해지지 않으므로, “H" 레벨로 되어 있다.
불량 메모리 셀 DBM1이 검출되고, 신호 P/F가 활성화("H" 레벨)가 된 시점의 시각 t2에서, 기억 셀 열 MCR11에 대한 기입 선택 신호 WEa가 "H" 레벨이 되고, 기억 셀 열 MCR11에 불량 메모리 셀 DBM1의 로우 어드레스 RF1이 기입된다.
이어서, 불량 메모리 셀 DBM2의 검출시에는, 기억 셀 열 MCR11에 대응하는 플립플롭 회로 SFR11로부터의 신호에 따라 노드 MVa의 레벨은 “H" 레벨로 되어 있지만, 기억 셀 열 MCR11에 기록되어 있는 값과 불량 메모리 셀 DBM2의 로우 어드레스가 일치하지 않기 때문에, 노드 MHa의 레벨은 "H" 레벨로는 되지 않는다. 이 때문에, 제1 치환 판정부(3100. 1)의 MS 노드는 "H" 레벨이 되고, 신호 P/F가 시각 t3에서 "H" 레벨이 됨에 따라, 기억 셀 열 MCR12에 대응한 기입 선택 신호 WEb가 “H" 레벨이 되어, 기억 셀 열 MCR12에 불량 메모리 셀 DBM2의 로우 어드레스 RF2가 기입된다.
이어서, 불량 메모리 셀 DBM3의 검출시에는, 기억 셀 열 MCR12에 이미 기록된 로우 어드레스가 불량 메모리 셀 DBM3의 로우 어드레스와 일치하기 때문에, 제1 치환 판정부(3100. 1)의 MS 노드는 “L" 레벨이 된다. 그 때문에, 기억 셀 열 MCC11에 대응하는 기입 선택 신호 WEc는 “L" 레벨의 상태이기 때문에, 기억 셀 열 MCC11에의 기입은 행해지지 않는다.
불량 메모리 셀 DBM4의 검출시에 대해서도 마찬가지로, MS 노드가 "L" 레벨이 되기 때문에, 기억 셀 열 MCC11에의 내부 어드레스의 기입은 행해지지 않는다.
이어서, 도 7을 참조하여, 불량 메모리 셀 DBM5의 검출 시의 시각 t4에는, 이미 대응하는 기억 셀 열에 기억되어 있는 모든 내부 행 어드레스 및 내부 열 어드레스 모두 불량 메모리 셀 DBM5의 내부 어드레스가 일치하지 않기 때문에, 기억 셀 열 MCC11로 불량 메모리 셀 DBM5의 내부 컬럼 어드레스가 기입된다.
불량 메모리 셀 DBM6 및 DBM7의 검출시에는, 이미 기억 셀 열 MCC11에 기록된 컬럼 어드레스와, 불량 메모리 셀 DBM6 및 DBM7의 컬럼 어드레스가 일치하기 때문에, 기억 셀 열 MCC12에의 기입 선택 신호 WEd는 활성화되지 않고, 기억 셀 열 MCC12에의 내부 어드레스의 기입은 행해지지 않는다.
불량 메모리 셀 DBM8의 검출 시의 시각 t5에서는, 불량 메모리 셀 DBM8의 컬럼 어드레스가, 이미 메모리 셀 열 MCR11, MCR12, MCC11에 기억되어 있는 내부 어드레스는 일치하지 않기 때문에, 불량 메모리 셀 DBM8의 컬럼 어드레스 CF8이 기억 셀 열 MCC12에 기입된다.
메모리 어레이 내의 모든 불량이 검출된 시점(테스트 종료 시간)에서도, 이상의 동작에서는, 제1 치환 판정부(3100. 1)의 플립플롭 회로(3210)의 출력 레벨은 세트되지 않는다.
제2 치환 판정부(3100. 2)∼제6 치환 판정부(3100. 6)에 대해서도, 이들이 접속되는 기억 셀 열이나 로우 또는 컬럼 판정을 행하는 순서가 제1 치환 판정부(3100. 1)와는 다르지만, 그 동작은 제1 치환 판정부(3100. 1)의 동작과 마찬가지이다.
단, 각 기억 셀 열에 기입되는 어드레스와, 8번째의 불량 메모리 셀 DBM8이 검출되었을 때에 플립플롭 회로(3210)의 출력이 세트되어 있는지의 여부에 대해서는, 각 치환 판정부에 따라 다르다.
테스트가 종료한 후, BIST 제어부(2010)는, 제1 치환 판정부(3100. 1)로부터 제6 치환 판정부(3100. 6)의 플립플롭 회로(3210)의 값에 대응하는 리페어페일 신호 RF를 판독한다. 제1 치환 판정부(3100. 1)로부터 제6 치환 판정부(3100. 6) 중, 리페어페일 신호 RF가 “L" 레벨인 치환 판정부에 접속되어 있는 기억 셀 열로서, 또한 유효한 값을 보유하고 있는 기억 셀 열, 다시 말하면, 노드 MVa, MVb, MVc, MVd 중, 그 레벨이 "H" 레벨인 기억 셀 열에 기억되어 있는 값이, 치환해야되는 어드레스를 나타낸다. 이상 설명한 예에서는, 제1 치환 판정부(3100. 1)에 대응하는 기억 셀 열에 기억된 어드레스 또는 제5 치환 판정부(3100. 5)에 접속된 기억 셀 열에 기록된 값에 기초하여, 스페어 로우 및 스페어 컬럼으로 치환 처리를 하면 된다.
이상 설명한 바와 같은 BIST 회로(2000)의 구성에서는, 피측정 반도체 기억 장치의 기억 용량이 커져도, 회로 규모를 작게 억제할 수 있기 때문에, 반도체 기억 장치에의 내장이 용이하다는 이점이 있다.
또, 이상의 설명에서는, 스페어 로우가 2개, 스페어 컬럼이 2개의 경우를 예 로 하여 설명했지만, 스페어 로우 및 스페어 컬럼의 수는 이들 값에 한정되지 않고, 예를 들면 스페어 로우 및 스페어 컬럼의 갯수가 증가한 경우에는, 그에 따라증가하는 조합의 수만큼 치환 판정부를 설치하고, 또한 그에 대응하는 로우 어드레스 기억부 및 컬럼 어드레스 기억부를 설치하면 된다.
또한, 실시예1에서는 반도체 기억 장치 내부에 BIST 회로(2000)가 설치되는 구성으로 했지만, 본 발명은 이러한 경우에 한정되지 않고, 반도체 기억 장치가, 예를 들면 논리 회로와 함께 하나의 칩 상에 집적화되어 있는 경우에, 이 반도체 기억 장치의 테스트를 하기 위해 BIST 회로(2000)가 설치되는 구성으로 되어 있어도 좋다.
[실시예2]
실시예1에서는, 반도체 기억 장치(1000) 내에 BIST 회로(2000)가 내장되고, 이 BIST 회로(2000)에 의해, 불량 메모리 셀의 검출 및 용장 해석이 행해지는 구성이었다.
실시예2에서는, BIST 회로의 치환 어드레스 판정 회로(3000)가, 반도체 기억 장치(8000) 내부가 아니고, 외부의 테스터 내에 설치되고, 이 테스터로부터의 제어에 따라, 반도체 기억 장치(8000)가 테스트 및 용장 해석되는 경우의 구성을 나타낸다.
도 8은 실시예2의 테스터(4000)의 구성을 나타내는 개략 블록도이다.
즉, 도 8에 도시된 실시예2의 테스터(4000)에서는, 도 20에 도시된 테스터(9000)에 있어서, 페일 메모리(9030)를 대신하여, 실시예1의 어드레스 치환 판정기(3000)가 설치되고, 이에 따라 해석 처리가 용이해짐에 따라, 해석 장치(9040)가 해석 장치(4040)로 치환되고 있다.
그 밖의 점은, 도 20에 도시된 종래의 테스터(9000)의 구성과 마찬가지이므로, 동일 부분에는 동일 부호를 붙여 그 설명은 반복하지 않는다. 또한, 반도체 기억 장치(8000)의 구성도, BIST 회로(2000)가 설치되지 않은 것을 제외하고, 실시예1의 DRAM1000의 구성과 동일하므로, 동일 부분에는 동일 부호를 붙여 그 설명은 반복하지 않는다.
테스트 동작에 있어서, 테스터(4000)가, 반도체 기억 장치(8000)에 어드레스 신호 RA0-13, CA0-8을 제공하고, 신호 발생기(9010)가, 어드레스 치환 판정기(3000)에, 내부 어드레스 신호 RA0-13, /RA0-13, CA0-8, /CA0-8을 제공한다.
기입 동작에서는, 신호 발생기(9010)가 테스트 데이터 TD를 반도체 기억 장치(8000)에 제공한다. 판독 동작에서는, 비교기(9020)가, 신호 발생기(9010)로부터의 기대치 데이터 ED와 반도체 기억 장치(8000)로부터의 판독 데이터 RD를 비교하여, 비교 결과에 따라 패스/페일 신호 P/F를 어드레스 치환 판정기(3000)로 출력한다.
이상과 같은 구성으로 하면, 실시예2의 메모리 테스터(4000)에서는, 종래의 메모리 테스터(9000)에서의 페일 메모리(9030)에 비해, 회로 규모의 작은 어드레스 치환 판정기(3000)에 의해, 불량 메모리 셀의 검출 및 용장 해석을 행하는 것이 가능해진다. 그 때문에, 피측정 반도체 기억 장치의 기억 용량이 커져도, 용량 증가에 대응하기 위한 비용의 증가가 적다고 하는 이점이 있다.
[실시예3]
실시예1의 도 3에 도시된 어드레스 치환 판정기(3000)의 구성에서는, 제1 치환 판정부(3100. 1) 내지 제6 치환 판정부(3100. 6)의 각각에 대응하여, 4조씩의 기억 셀 열이 설치되는 구성으로 되었다.
그러나, 도 6 및 도 7에서 설명한 어드레스 치환 판정기(3000)의 동작에서도 분명히 알 수 있듯이, 기억 셀 열 MCR11, MCR12,∼MCR61, MCR62 및 메모리 셀 열 MCC11, MCC12∼MCC61, MCC62 내의 기억 셀 열에는, 다른 기억 셀 열과 그 기억하는 데이터가 완전히 동일하게 변화하는 몇개의 그룹이 존재한다.
실시예3에서는, 이러한 성질을 이용하여, 기억 셀 열의 갯수를 삭감하고, 보다 회로 규모를 삭감하여, 실시예1의 어드레스 치환 판정기(3000)와 동일한 동작을 하는 것이 가능한 어드레스 치환 판정기(5000)를 제공한다.
상술된 바와 같은 동작을 이해하기 위해, 케이스1∼케이스6 각각에 대해, 치환 처리를 행하는 각 스텝에 있어서, 기억 셀 열의 기억 정보가 어떻게 변화하는지를 이하에 자세히 고찰한다.
도 9는, 케이스1 내지 케이스6 각각에 있어서, 각 기억 셀 열의 상태 변화를 설명하기 위한 계통도이다.
도 9에서, 제i 번째 (i: 자연수로서, 1∼6 중 어느 한 값)의 케이스에 있어서, 제j 번째(j: 자연수로서, 1∼4 중 어느 한 값)의 치환 처리의 스텝에서 행해지는 처리를 Xij로 나타낸다. 도 9에서는, 스페어 로우와의 치환이 행해지는 경우에는 X를 R로 하고, 스페어 컬럼과의 치환이 행해지는 경우에는 X를 C로 치환한다.
예를 들면 케이스1에서는, 스텝1에서는 스페어 로우와의 치환이 행해지기 때문에, 케이스1의 스텝1에서 행해지는 처리는 R11이 된다. 다른 케이스 및 다른 처리 스텝에서도 동일하다.
실시예1에서 설명한 바와 같이, 순차 불량 메모리 셀을 검출하면서 기억 셀 열에 순차 내부 어드레스 신호의 기록을 행하는 경우, 아직 내부 어드레스가 기입되지 않은 기억 셀 열 내에 어드레스의 기록이 행해지기 위해서는, 이하의 특징적인 조건이 만족해질 필요가 있다.
즉, 어떤 1개의 치환 판정부에 대응하는 기억 셀 열에 주목하면, 이미 기억되어 있는 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스 중 어느 하나와 동일한 로우 어드레스 또는 컬럼 어드레스를 갖는 불량 메모리 셀이 새롭게 검출된 경우에는, 기억 셀 열 중에의 내부 어드레스의 기입은 행해지지 않는다. 반대로, 기억 셀 열중에 이미 기억되어 있는 로우 어드레스 또는 컬럼 어드레스 중 어느 하나와는 다른 어드레스에 대응하는 불량 메모리 셀이 검출된 경우에만, 다음의 스텝으로 처리가 진행되고, 기억 셀 열에의 내부 어드레스 신호의 기입이 행해진다.
이것은, 어떤 스텝에서의 처리에 주목해 보면, 그 스텝에서 기입이 행해진 어드레스 신호는, 이후의 스텝에서는 재기입되는 일이 없는 것을 의미한다. 즉, 제j 번째의 스텝에 대해 보면, 제j 번째 이전에, 어떠한 어드레스의 불량 메모리 셀이 검출되었는지에 따라, 상기 제j 번째의 스텝까지의 처리가 결정되고, 그 이후의 처리에 따라서는, 제j 번째까지의 스텝에서 행해진 처리(불량 메모리 셀의 어드레스의 기억 처리)는 영향을 받지 않은 것을 의미한다.
바꿔 말하면, 제j 번째의 스텝 이전의 스텝에서, 스페어 로우와의 치환 및 스페어 컬럼과의 치환이 동일한 순서로 행해지는 케이스 사이에서는, 각 케이스의 제j 번째의 스텝 이전에 대응하는 기억 셀 열에서는, 기억 데이터는 동일한 경과를 찾아가 변화하기 때문에, 이들의 기억 셀 열에는 완전히 동일한 불량 어드레스가 기억되게 된다.
도 9에 나타낸 예에서는, 케이스1∼케이스3는 모두 스텝1에서는 스페어 로우와의 치환을 행한다. 따라서, 케이스1∼케이스3의 스텝1에 대응하는 R11∼R31의 처리에 대응하는 기억 셀 열의 기억 내용은, 그 이후 처리의 경과와 관계없이 완전히 동일한 어드레스치를 기억하게 된다.
케이스4∼케이스6에 대해서도 스텝1에서 행해지는 처리 C41∼C61에 대응하는 기억 셀 열의 기억 내용은, 그 이후에 행해지는 처리의 경과와는 관계없이, 완전히 동일한 어드레스치를 기억하게 된다.
마찬가지로 함으로써, 스텝2에서도, 케이스2 및 케이스3에 대응하는 처리 C22및 C32의 처리에 대응하는 기억 셀 열에 보유되는 불량 어드레스치는 그 이후의 처리와는 관계없이 완전히 동일한 경과를 찾아가게 된다.
동일한 것이 케이스4 및 케이스5의 스텝2의 처리 R42및 R52에 대응하는 기억 셀 열에 대해서도 적합하다.
이상의 점을 고려하면, 케이스1∼케이스3의 스텝1에서의 처리 R11∼R31에 대응하는 기억 셀 열은 공통의 것으로 하는 것이 가능하고, 케이스4∼케이스6의 스텝1에 대응하는 처리 C41로부터 C61에 대응하는 기억 셀 열은 공통의 것으로 하는 것이 가능하다.
마찬가지로, 케이스2 및 케이스3의 스텝2에 대응하는 처리 C22및 C32에 대응한 기억 셀 열도 공통의 기억 셀 열을 이용할 수 있다. 또한, 케이스4 및 케이스5의 스텝2의 처리에 대응하는 기억 셀 열도 동일한 기억 셀 열을 이용하면 좋다.
처리 R11∼ 처리 R31에 대응하는 기억 셀 열을 R1로 하고, 처리 C41∼C61에 대응하는 기억 셀 열을 C1로 하도록, 도 9에 도시된 바와 같은 할당을 행하면, 로우 어드레스 기억부에서는, R1∼R9의 9개의 기억 셀 열이 존재하면 충분하고, 컬럼 어드레스 기억부에서는, C1∼C9의 9개의 기억 셀 열이 존재하면 충분한 것을 알 수 있다.
이들 대응 관계를 정리하면 이하와 같다.
기억 셀 열 R1 : 처리 R11, R21, R31
기억 셀 열 C1 : 처리 C41, C51, C61
기억 셀 열 R2 : 처리 R12
기억 셀 열 C2 : 처리 C22, C32
기억 셀 열 R3 : 처리 R42, R52
기억 셀 열 C3 : 처리 C62
기억 셀 열 C4 : 처리 C13
기억 셀 열 R4 : 처리 R23
기억 셀 열 C5 : 처리 C33
기억 셀 열 R5 : 처리 R43
기억 셀 열 C6 : 처리 C53
기억 셀 열 R6 : 처리 R63
기억 셀 열 C7 : 처리 C14
기억 셀 열 C8 : 처리 C24
기억 셀 열 R7 : 처리 R34
기억 셀 열 C9 : 처리 C44
기억 셀 열 R8 : 처리 R54
기억 셀 열 R9 : 처리 R64
실시예 3에서는 이러한 성질을 이용하여, 실시예1에서의 기억 셀 열의 갯수를 삭감하는 것이 가능해진다.
도 10 및 도 11은, 실시예3의 어드레스 치환 판정기(5000)의 구성을 나타내는 도면이고, 도 3에 도시된 실시예1의 어드레스 치환 판정기(3000)의 구성과 대비되는 도면이다.
도 10은, 어드레스 치환 판정기(5000)의 좌반평면의 구성을 나타내고, 도 11은, 어드레스 치환 판정기(5000)의 우반평면이 구성을 나타낸다. 도면 중, 편의상, 좌반평면과 우반평면의 대응하는 배선에는, 동일한 부호 L1∼L7을 부여하고 있고, 이들 배선이 도 10과 도 11과의 경계에서 연결되는 것을 나타내고 있다.
상술된 바와 같이, 로우 어드레스 기억부에는, 기억 셀 열 R1∼R9가 설치되고, 컬럼 어드레스 기억부에는 기억 셀 열 C1∼C9가 설치된다.
케이스1 내지 케이스3의 스텝1의 처리에서는, 기억 셀 열 R1을 공용하여 이용하는 것이 가능해지도록, 제1 치환 판정부(3100. 1), 제2 치환 판정부(3100. 2), 제3 치환 판정부(3100. 3)로부터의 출력 신호 WEa는, OR 회로(5010)에 제공되고, OR 회로(5010)의 출력이 기억 셀 열 R1의 기입 선택선 TWL에 제공되는 구성으로도 되어 있다.
마찬가지로 함으로써, 케이스4 및 케이스5의 처리 R42 및 처리 R52에 대응하여 기억 셀 열 R3이 공유되는 바와 같이, 제4 치환 판정부(3100. 4) 및 제5 치환 판정부(3100. 5)로부터의 신호 WEb는, OR 회로(5020)로 제공되어, OR 회로(5020)의 출력이 기억 셀 열 R3의 기입 선택선 TWL에 제공된다.
또한, 케이스4로부터 케이스6의 스텝1의 처리에서는, 기억 셀 열 C1을 공용하여 이용하는 것이 가능해지도록, 제4 치환 판정부(3100. 4), 제5 치환 판정부(3100. 5), 제6 치환 판정부(3100. 6)로부터의 출력 신호 WEa는, OR 회로(5030)에 제공되고, OR 회로(5030)의 출력이 기억 셀 열 C1의 기입 선택선 TWL에 제공되는 구성으로 되어 있다.
마찬가지로 함으로써, 케이스2 및 케이스3의 처리 C22및 처리 C32에 대응하여 기억 셀 열 C2가 공유되는 바와 같이, 제2 치환 판정부(3100. 2) 및 제3 치환 판정부(3100. 3)로부터의 신호 WEb는, OR 회로(5040)에 제공되고, OR 회로(5040)의 출력이 기억 셀 열 C2의 기입 선택선 TWL에 제공된다.
그 밖의 점은, 실시예1의 어드레스 치환 판정기(3000)의 구성과 마찬가지이므로, 동일 부분에는 동일 부호를 붙여 그 설명은 반복하지 않는다.
이상과 같은 구성으로 함으로써, 실시예1의 어드레스 치환 판정기(3000)와 동일한 동작을, 보다 작은 회로 규모로 실현하는 것이 가능하다.
도 12 및 도 13은, 도 10 및 도 11에 도시된 어드레스 치환 판정기(5000)의 동작을 설명하기 위한 타이밍차트이다.
이하의 설명에서도, 도 19에 도시된 불량 메모리 셀 DBM1∼DBM8의 순서로 불량 메모리 셀이 검출된 경우에 대해 설명한다.
도 12에는 도시하지 않았지만, 테스트 개시 전에, 모든 플립플롭의 클리어 동작을 행하기 때문에 리세트 신호 RST가 활성화된다. 또한, 도시하지 않았지만, 각 일치 판정 동작을 행하기 전에, 신호 φ에 따라, 일치 판정선 MHL은 “H" 레벨로 프리차지되는 것으로 한다.
이하, 제1 치환 판정부(3100. 1)의 동작과, 그것에 접속된 기억 셀 열 R1,R2, C4, C7의 동작에 대해 설명한다.
제1 치환 판정부(3100. 1)는, 상술된 바와 같이, 검출된 불량 메모리 셀을, 스페어 로우→스페어 로우→스페어 컬럼→스페어 컬럼의 순서에 따라 치환해가는 처리에 대응하고 있다.
도 12를 참조하여, 제1 치환 판정부(3100. 1)의 MS 노드의 레벨(도 12 내의 신호 CS1-MS에 대응)은, 시각 t1에서, 노드 MVa, MVb, MVc, MVd 모두 "L" 레벨이므로, 다시 말해 기억 셀 열 R1, R2, C4, C7의 모든 값이 아직 기입 동작이 행해지지 않으므로, "H" 레벨로 되어 있다.
불량 메모리 셀 DBM1이 검출되고, 신호 P/F가 활성화(“H" 레벨)가 된 시점의 시각 t2에서, 기억 셀 열 R1에 대한 기입 선택 신호 WEa가 “H" 레벨이 되고, 기억 셀 열 R1에 불량 메모리 셀 DBM1의 로우 어드레스 RF1이 기입된다.
이어서, 불량 메모리 셀 DBM2의 검출시에는, 기억 셀 열 R1에 대응하는 플립플롭 회로 SFR1로부터의 신호에 따라 노드 MVa의 레벨은 “H" 레벨로 되어 있지만, 기억 셀 열 R1에 기록되어 있는 값과 불량 메모리 셀 DBM2의 로우 어드레스가 일치하지 않기 때문에, 노드 MHa의 레벨은 “H" 레벨은 되지 않는다. 이 때문에, 제1 치환 판정부(3100. 1)의 MS 노드는 “H" 레벨이 되고, 신호 P/F가 시각 t3에서 “H" 레벨이 됨에 따라, 기억 셀 열 R2에 대응한 기입 선택 신호 WEb가 “H" 레벨이 되어, 기억 셀 열 R2에 불량 메모리 셀 DBM2의 로우 어드레스 RF2가 기입된다.
이어서, 불량 메모리 셀 DBM3의 검출시에는, 기억 셀 열 R2에 이미 기록된 로우 어드레스가 불량 메모리 셀 DBM3의 로우 어드레스와 일치하기 때문에, 제1 치환 판정부(3100. 1)의 MS 노드는 "L" 레벨이 된다. 그 때문에, 기억 셀 열 C4에 대응하는 기입 선택 신호 WEc는 "L" 레벨의 상태이기 때문에, 기억 셀 열 C4로의 기입은 행해지지 않는다.
불량 메모리 셀 DBM4의 검출시에 대해서도 마찬가지로, MS 노드가 “L" 레벨이 되기 때문에, 기억 셀 열 C4로의 내부 어드레스의 기입은 행해지지 않는다.
이어서, 도 13을 참조하여, 불량 메모리 셀 DBM5의 검출 시의 시각 t4에는, 이미 대응하는 기억 셀 열에 기억되어 있는 어떤 내부 행 어드레스 및 내부 열 어드레스 모두 불량 메모리 셀 DBM5의 내부 어드레스가 일치하지 않기 때문에, 기억 셀 열 C4에 불량 메모리 셀 DBM5의 내부 컬럼 어드레스가 기입된다.
불량 메모리 셀 DBM6 및 DBM7의 검출시에는, 이미 기억 셀 열 C4에 기록된 컬럼 어드레스와, 불량 메모리 셀 DBM6 및 DBM7의 컬럼 어드레스가 일치하기 때문에, 기억 셀 열 C7에의 기입 선택 신호 WEd는 활성화되지 않아, 기억 셀 열 C7에의 내부 어드레스의 기입은 행해지지 않는다.
불량 메모리 셀 DBM8의 검출 시의 시각 t5에서는, 불량 메모리 셀 DBM8의 컬럼 어드레스가, 이미 기억 셀 열 R1, R2, C4에 기억되어 있는 내부 어드레스와는 일치하지 않기 때문에, 불량 메모리 셀 DBM8의 컬럼 어드레스 CF8이 기억 셀 열 C7로 기입된다.
메모리 어레이 내의 모든 불량이 검출된 시점(테스트 종료 시간)에서도, 이상의 동작에서는, 제1 치환 판정부(3100. 1)의 플립플롭 회로(3210)의 출력 신호 CS1-RF의 레벨은 세트되지 않는다.
제2 치환 판정부(3100. 2)∼제6 치환 판정부(3100. 6)에 대해서도, 이들이 접속되는 기억 셀 열이나 로우 또는 컬럼 판정을 행하는 순서가 제1 치환 판정부(3100. 1)와는 다르지만, 그 동작은 제1 치환 판정부(3100. 1)의 동작과 동일하다.
단, 각 기억 셀 열에 기입되는 어드레스와, 8번째의 불량 메모리 셀 DBM8이 검출되었을 때에 플립플롭 회로(3210)의 출력이 세트되는지의 여부에 대해서는, 각 치환 판정부에 따라 다르다.
테스트가 종료한 후, BIST 제어부(2010)는, 제1 치환 판정부(3100. 1)로부터 제6 치환 판정부(3100. 6)의 플립플롭 회로(3210)의 값에 대응하는 리페어페일 신호 RF를 판독한다. 제1 치환 판정부(3100. 1)로부터 제6 치환 판정부(3100. 6) 중, 리페어페일 신호 RF가 “L" 레벨인 치환 판정부에 접속되어 있는 기억 셀 열로서, 또한 유효한 값을 보유하고 있는 기억 셀 열, 다시 말하면, 노드 MVa, MVb, MVc, MVd 중, 그 레벨이 "H" 레벨인 기억 셀 열에 기억되어 있는 값이, 치환해야되는 어드레스를 나타낸다. 이상 설명한 예에서는, 제1 치환 판정부(3100. 1)에 대응하는 기억 셀 열에 기억된 어드레스 또는 제5 치환 판정부(3100. 5)에 접속된 기억 셀 열에 기록된 값에 기초하여, 스페어 로우 및 스페어 컬럼으로 치환 처리를 하면 된다.
이상 설명한 바와 같은 BIST 회로의 구성에서는, 피측정 반도체 기억 장치의 기억 용량이 커져도, 회로 규모를 작게 억제할 수 있기 때문에, 반도체 기억 장치에의 내장이 용이하다는 이점이 있다.
또한, 실시예3에서는 반도체 기억 장치 내부에 BIST 회로가 설치되는 구성으로 했지만, 본 발명은 이러한 경우에 한정되지 않고, 반도체 기억 장치가, 예를 들면 논리 회로와 함께 원칩 상에 집적화되어 있는 경우에, 이 반도체 기억 장치의 테스트를 하기 위해 BIST 회로가 설치되는 구성으로 되어 있어도 좋다.
또한, 이상의 설명에서는, 스페어 로우가 2개, 스페어 컬럼이 2개인 경우를 예로 하여 설명했지만, 스페어 로우 및 스페어 컬럼의 수는 이들 값에 한정되지 않고, 예를 들면 스페어 로우 및 스페어 컬럼의 갯수가 증가한 경우에는, 그에 따라 증가하는 조합의 수만큼 치환 판정부를 설치하고, 또한 그것에 대응하는 로우 어드레스 기억부 및 컬럼 어드레스 기억부를 설치하면 된다.
일례로서, 스페어 로우가 3개로, 스페어 컬럼이 3개인 경우의 도 9에 대응하는 계통도를 도 14에 도시한다.
스페어 로우가 3개, 스페어 컬럼이 3개이기 때문에, 치환 스텝은 전부 6스텝이고, 치환 처리를 행하는 순서는(3+3)C3=20 가지뿐인 조합이 존재한다.
따라서, 실시예1과 동일한 구성으로 하면, 치환 판정부는 20개, 그것에 대응하는 기억 셀 열은 6×20=120개 필요해진다.
그러나 실시예3과 동일한 처리를 행하는 것으로 하면, 도 14에 도시된 바와 같이, 로우 어드레스 기억부의 기억 셀 열은 R1∼R34의 34개, 컬럼 어드레스 기억부의 기억 셀 열은, C1∼C34의 34개의 합계 64개로 감소시키는 것이 가능하다.
보다 일반적으로, 스페어 로우가 m개, 스페어 컬럼이 n개 존재하는 경우에서도 마찬가지로 기억 셀 열의 수를 감소시키는 것이 가능해진다.
또, 어드레스 치환 판정기(5000)를 실시예2의 어드레스 치환 판정 회로(3000)를 대신하여 테스터에 이용하는 것도 가능하다.
[실시예4]
도 15는 실시예4의 어드레스 치환 판정기(6000)의 구성을 나타내는 개략 블록도이다.
어드레스 치환 판정기(6000)도, 실시예1의 어드레스 판정기(3000)를 치환하여 동작하는 것이 가능하다. 이하에서는, 이러한 구성에 대해 설명한다.
또, 도 15에 도시된 어드레스 치환 판정기(6000)를 실시예2의 어드레스 치환 판정 회로(3000)를 대신하여 테스터에 이용하는 것도 가능하다.
도 15의 어드레스 치환 판정기(6000)에서도, 스페어 로우가 2개이고, 스페어 컬럼이 2개인 경우의 반도체 기억 장치의 해석을 행하는 경우에 상당한다.
기억 셀 열 R1∼R4 및 기억 셀 열 C1∼C4의 각각은, 각각 실시예3의 기억 셀 열 R1∼R9, 기억 셀 열 C1∼C9와 동일한 구성을 갖는다.
도 15 내의 플립플롭 회로 SFR1∼SFR4, SFC1∼SFC4 중 각각도, 실시예3의 플립플롭 회로 SFR1∼SFR9 또는 SFC1∼SFC9와 동일한 것이다.
도 16은, 도 15 내의 각 C셀의 구성을 나타내는 개략 블록도이다. 도 15 내의 C 셀은, 도 16에 도시된 바와 같이 통상의 SRAM과 동일한 구성을 갖는 메모리 셀이다. 즉, 워드선 CWL이 “H" 레벨일 때에, 액세스 트랜지스터 TA1 및 TA2가 도통 상태가 되어, 비트선 CBL의 값과, 그 상보의 비트선/CBL의 값을 기억 소자 BSE에 기억한다. 기억 소자 BSE는, 서로의 입력 노드와 출력 노드가 서로 접속하는 2개의 인버터 INV1 및 INV2를 포함한다.
또한 도 15를 참조하여, C 셀 어레이는, 4 행×512 열의 제1 C 셀 어레이가 스페어 로우측에, 4 행×8192 열의 제2 C 셀 어레이가 스페어 컬럼측에 각각 설치되어 있다.
제1 컬럼 디코더(6010)는, 도 2에 도시된 테스트 신호 발생기(2020)에서 생성된 컬럼 어드레스 신호 CA0-8에 의해 선택되는, 4 행×512 열(스페어 로우측)의 제1 C 셀 어레이의 512조의 비트선쌍 CBL, /CBL 내의 1조를, 비교기(2060)로부터의 출력 신호 P/F와 그 반전 출력과 각각 접속한다.
제2 컬럼 디코더(6020)는, 테스트 신호 발생기(2020)에서 생성된 내부 행 어드레스 신호 RA0-13에 의해 선택되는, 4 행×8192 열(스페어 컬럼측)의 C 셀의 8192조의 비트선쌍 CBL, /CBL 중 1조를, 비교기(2060)의 출력 P/F 및 그 반전 신호에 접속한다.
어드레스 치환 판정기(6000)는, 또한 기억 셀 열 R1∼R4 및 제1 C 셀 어레이에 대응하여 설치되는 로우 치환 판정부(6100. 1)와, 기억 셀 열 C1∼C4 및 제2 C 셀 어레이에 대응하여 설치되는 컬럼 치환 판정부(6100. 2)와, 로우 치환 판정부(6100. 1)로부터의 로우 리페어페일 신호 RFR과 컬럼 치환 판정 회로(6100. 2)로부터의 컬럼 리페어페일 신호 RFC를 받아, 리페어페일 신호 RF를 생성하는 OR 회로(6030)를 구비한다.
도 17은, 도 15에 도시된 로우 치환 판정부(6100. 1)의 구성을 설명하기 위한 개략 블록도이다. 컬럼 치환 판정부(6100. 2)의 구성도 기본적으로 동일하다.
로우 치환 판정부(6100. 1)는, 패스/페일 신호 P/F와 컬럼 치환 판정부(6100. 2)로부터의 미스(miss) 신호 MS를 받는 AND 회로(6101)와, 기억 셀 열 R1의 일치 검출선 MHL과 플립플롭 회로 SFR1의 출력이 입력 노드와 접속하는 AND 회로(6102)와, 기억 셀 열 R2의 일치 검출선 MHL과, 플립플롭 회로 SFR2의 출력이 입력 노드와 접속하는 AND 회로(6104)와, 기억 셀 열 R3의 일치 검출선 MHL과, 플립플롭 회로 SFR3의 출력이 입력 노드와 접속하는 AND 회로(6106)와, 기억 셀 열 R4의 일치 검출선 MHL과, 플립플롭 회로 SFR4의 출력이 입력 노드와 접속하는 AND 회로(6108)와, AND 회로(6102∼6108)의 출력을 받아, 신호 MS를 출력하는 4 입력 NOR 회로(6110)를 포함한다.
이하에서도, 로우 치환 판정부(6100. 1)의 AND 회로(6102∼6108)의 입력 노드 중, 일치 검출선 MHL과 접속하는 입력 노드를 각각 노드 MHa, MHb, MHc, MHd로 나타내고, 플립플롭 회로 SFR1∼SFR4의 출력과 접속하는 입력 노드를 노드 MVa, MVb, MVc, MVd로 나타내기로 한다.
로우 치환 판정부(6100. 1)는 또한, 노드 MVa의 레벨의 반전 신호, 노드 MVb의 레벨의 반전 신호, 노드 MVc의 레벨의 반전 신호, 노드 MVd의 레벨의 반전 신호와, 신호 MS와, AND 회로(6101)의 출력 신호를 받아, 이들 신호의 논리곱을, 기억 셀 열 R1의 기입 선택선 TWL에 제공하는 기입 선택 신호 WEa로서 출력하는 논리 게이트(6200)와, 노드 MVa의 레벨의 신호, 노드 MVb의 레벨의 반전 신호, 노드 MVc의 레벨의 반전 신호, 노드 MVd의 레벨의 반전 신호와, 신호 MS와, AND 회로(6101)의출력 신호를 받아, 이들 신호의 논리곱을, 기억 셀 열 R2의 기입 선택선 TWL에 제공하는 기입 선택 신호 WEb로서 출력하는 논리 게이트(6202)와, 노드 MVa의 레벨의 신호, 노드 MVb의 레벨의 신호, 노드 MVc의 레벨의 반전 신호, 노드 MVd의 레벨의 반전 신호와, 신호 MS와, AND 회로(6101)의 출력 신호를 받아, 이들 신호의 논리곱을, 기억 셀 열 R3의 기입 선택선 TWL로 제공하는 기입 선택 신호 WEc로서 출력하는 논리 게이트(6204)와, 노드 MVa의 레벨의 신호, 노드 MVb의 레벨의 신호, 노드 MVc의 레벨의 신호, 노드 MVd의 레벨의 반전 신호와, 신호 MS와, AND 회로(6101)의 출력 신호를 받아, 이들 신호의 논리곱을, 기억 셀 열 R4의 기입 선택선 TWL로 제공하는 기입 선택 신호 WEd로서 출력하는 논리 게이트(6206)를 포함한다.
로우 치환 판정부(6100. 1)는 또한, 노드 MVa의 레벨, 노드 MVb의 레벨, 노드 MVc의 레벨, 노드 MVd의 레벨, 신호 MS 및 AND 회로(6101)의 출력 신호를 받아, 이들 논리곱을 출력하는 6입력 AND 회로(6208)와, 리세트 신호 RST에 따라 리세트되고, AND 회로(6208)의 출력에 따라 세트되어, 로우 리페어페일 신호 RFR(컬럼 치환 판정 회로(6100. 2)에서는 컬럼 리페어페일 신호 RFC)을 출력하는 플립플롭 회로(6210)를 포함한다.
로우 치환 판정부(6100. 1)는, 또한 AND 회로(6102)의 출력 신호와 AND 회로(6101)의 출력 신호를 받는 AND 회로(6302)와, AND 회로(6104)의 출력 신호와 AND 회로(6101)의 출력 신호를 받는 AND 회로(6304)와, AND 회로(6106)의 출력 신호와 AND 회로(6101)의 출력 신호를 받는 AND 회로(6306)와, AND 회로(6108)의 출력 신호와 AND 회로(6101)의 출력 신호를 받는 AND 회로(6308)를 포함한다.
로우 치환 판정부(6100. 1)는, 또한 AND 회로(6302)의 출력 신호와 신호 WEa를 받아, 신호 CEa를 출력하는 OR 회로(6312)와, AND 회로(6304)의 출력 신호와 신호 WEb를 받아, 신호 CEb를 출력하는 OR 회로(6314)와, AND 회로(6306)의 출력 신호와 신호 WEc를 받아, 신호 CEc를 출력하는 OR 회로(6316)와, AND 회로(6308)의 출력 신호와 신호 WEd를 받아, 신호 CEd를 출력하는 OR 회로(6318)를 포함한다.
신호 CEa, CEb, CEc, CEd는, 각각 제1 C 셀 어레이 중, 1행째∼4행째의 C 셀의 워드선에 각각 제공된다.
도 18은, 도 15에 도시된 어드레스 치환 판정기(6000)의 동작을 설명하기 위한 타이밍차트이다.
도시하지 않았지만, 테스트 개시전에 모든 플립플롭의 클리어 동작을 행할 필요가 있다. 또한, 모든 C 셀에 대해 "L" 레벨의 값을 기입하는 동작을 행해 둘 필요도 있다.
테스트를 개시하고, 불량 메모리 셀 DBM1의 검출시에, 시각 t1에 신호 P/F가 "H" 레벨이 되면, 로우 치환 판정부(6100. 1)의 신호 WEa가 “H" 레벨이 되고, 기억 셀 열 R1에 불량 메모리 셀 DBM1(로우 어드레스 RF1, 컬럼 어드레스 CF1)의 로우 어드레스 RF1이 기입된다. 또한, 로우 치환 판정부(6100. 1)의 신호 CEa(도 18 중에서는, 신호 R-MH-CEa로 나타냄)도 "H" 레벨이 되어, 4행×512열의 1행째의 CF1열째의 C셀에 "H" 레벨의 값이 기입된다.
또한, 컬럼 치환 판정부(6100. 2)의 신호 WEa가 “H" 레벨이 되고, 기억 셀 열 C1에 불량 메모리 셀 DBM1의 컬럼 어드레스 CF1이 기입된다. 또한, 컬럼 치환 판정부(6100. 2)의 신호 CEa(도 18 중에서는, C-MH-CEa로 나타냄)도 “H" 레벨이 되고, 4 행×8192 열의 1행째의 RF1열의 C셀에 “H" 레벨의 값이 기입된다.
불량 메모리 셀 DBM2(로우 어드레스 RF2, 컬럼 어드레스 CF2)의 검출시에도 마찬가지로, 시각 t2에 신호 P/F가 활성이 되고, 기억 셀 열 R2에 불량 메모리 셀 DBM2의 로우 어드레스 RF2가 기입되고, 4행×512열(스페어 로우측)의 2행째의 CF2 열의 C 셀에 “H" 레벨의 값이 기입된다. 또한, 기억 셀 열 C2에 불량 메모리 셀 DBM2의 컬럼 어드레스 CF2가 기입되고, 4 행×8192 열(스페어 로우측)의 2행째의 RF2 열의 C셀에 “H" 레벨의 값이 기입된다.
불량 메모리 셀 DBM3(로우 어드레스 RF3, 컬럼 어드레스 CF3)의 검출시에는, 기억 셀 열 R2에 기억된 로우 어드레스가, 불량 메모리 셀 DBM3의 로우 어드레스와 일치하기 때문에, 신호 WEa, 신호 WEb, 신호 WEc, 신호 WEd는 전부 "L" 레벨상태로, 기억 셀 열 R3으로의 기입은 행해지지 않는다.
또한, 로우 치환 판정부(6100. 1)로부터의 신호 MS가 “L" 레벨이 되기 때문에, 컬럼 치환 판정부(6100. 1)에의 신호 PFM이 “L" 레벨이 되고, 기억 셀 열 C3으로의 기입은 행해지지 않는다. 단, 로우 치환 판정부(6100. 1)의 신호 CEb(도 18 중에서는, 신호 R-MH-CEb)는 "H" 레벨이 되기 때문에, 4 행×512 열의 2행째의 CF3 열의 C 셀에 “H" 레벨의 값이 기입된다.
불량 메모리 셀 DBM4의 검출시에도 마찬가지로, 기억 셀 열 R3, C3에의 기입은 행해지지 않지만, 4행×512행(스페어 로우측)의 2행째의 CF4로의 C 셀에 “H"레벨의 값이 기입된다.
불량 메모리 셀 DBM5(로우 어드레스 RF5, 컬럼 어드레스 CF5)의 검출시에도 마찬가지로, 시각 t3에서 신호 P/F가 활성이 되고, 기억 셀 열 R3에 불량 메모리 셀 DBM5의 로우 어드레스 RF5가 기입되고, 4행×512 열(스페어 로우측)의 3행째의 CF5(=CF3) 열의 C 셀에 “H" 레벨의 값이 기입된다. 또한, 기억 셀 열 C3에 불량 메모리 셀 DBM5의 컬럼 어드레스 CF5가 기입되고, 4 행×8192 열(스페어 컬럼측)의 3행째의 RF5 열의 C 셀에 “H" 레벨의 값이 기입된다.
불량 메모리 셀 DBM6∼DBM8의 검출시에 대해서도, 불량 메모리 셀 DBM1∼DBM3 중 어느 하나와 동일 동작을 행한다.
테스트 종료 후, 피측정 반도체 기억 장치가 리페어 가능한 경우, BIST 제어부(2010)는, 어드레스 치환 판정기(6000)로부터, R1∼4, C1∼4, 플립플롭의 출력치 Q, C 셀의 값을 판독함으로써, 모든 불량 메모리 셀의 어드레스에 대해 알 수 있다. BIST 제어부(2010)는, 그 불량 메모리 셀의 어드레스로부터 피측정 반도체 기억 장치가 리페어 가능한지의 여부를 판정하고, 이에 따라 스페어 로우 디코더(42), 스페어 컬럼 디코더(52)로 치환해야되는 어드레스를 프로그램한다. 어드레스 치환 판정기(6000)는, 회로 규모가 작기 때문에, 반도체 기억 장치에 내장하기가 용이하다는 이점이 있다.
또한, 어드레스 치환 판정기(6000)를 메모리 테스터에 이용한 경우에는, 테스트 종료 후, 해석 장치(4040)는, 리페어하는 어드레스를 리페어 장치로 보낼 수있다.
실시예4의 어드레스 치환 판정기(6000)를 구비한 메모리 테스터에서는, 종래의 메모리 테스터의 페일 메모리에 비해, 회로 규모가 작다. 그 때문에, 피측정 반도체 기억 장치의 기억 용량이 커져도, 원래의 회로 규모가 작기 때문에, 용량 증가에 대응하기 위한 비용의 증가가 적다고 하는 이점이 있다.
실시예4에서는, 스페어 로우 2개, 스페어 컬럼 2개의 경우를 예로 하였다. 이에 따라, 도 15에 나타낸 구성에서는, (2+2)개의 치환해야되는 어드레스를 기억시키기 위해, 로우측에서는 4개의 기억 셀 열 R1∼R4가 필요하고, 컬럼측에서도 4개의 기억 셀 열 C1∼C4이 필요해진다. 그러나, 스페어의 수는 몇개라도, 기억 셀 열 R1∼4, C1∼4의 수와, 로우 치환 판정부(6100. 1), 컬럼 치환 판정부(6100. 2)의 단자수와, C 셀의 수를 늘리면 대응 가능하다.
또한, 반도체 기억 장치 또는 반도체 기억 장치를 구비한 장치에서는, 다른 용도로 사용되고, TG 셀 또는 C 셀과 동일 구성의 메모리 셀을 구비하고 있는 것이 있다. 예를 들면, 캐시 메모리나 캐시히트/미스를 판정하기 위한 태그 메모리등이다. 그와 같은 장치에 실시예1∼4의 회로를 내장하는 경우에는, TG 셀을 태그 메모리와 공유하거나, 또는 C셀을 캐시 메모리와 공유하는 것이 가능하다.

Claims (3)

  1. 반도체 장치에 있어서,
    각각이 기억 데이터를 보유하기 위한 복수의 메모리 셀이 행렬형으로 배치되는 메모리 셀 어레이 - 상기 메모리 셀 어레이는, 복수의 정규 메모리 셀을 포함하는 정규 메모리 셀 어레이와, 복수의 예비 메모리 셀을 포함하는 예비 메모리 셀 어레이를 포함함- ;
    어드레스 신호에 따라, 상기 메모리 셀을 선택하기 위한 메모리 셀 선택 회로;
    선택된 상기 메모리 셀사이에서 상기 기억 데이터를 교환하기 위한 데이터 전달 회로; 및
    상기 정규 메모리 셀 중의 불량 메모리 셀을 검출하고, 어떤 상기 예비 메모리 셀로 치환할지를 결정하는 테스트 회로
    를 포함하며,
    상기 테스트 회로는,
    상기 메모리 셀을 순차 선택하기 위한 상기 어드레스 신호를 생성하고, 테스트 기입 동작에 있어서 선택된 상기 메모리 셀에 기입하는 테스트 데이터와, 테스트 판독 동작에 있어서 상기 메모리 셀로부터 판독해야 할 기대치 데이터를 생성하는 신호 생성 회로,
    상기 테스트 판독 동작에 있어서, 상기 선택된 메모리 셀로부터의 기억 데이터와 상기 기대치 데이터를 비교하는 비교 회로,
    상기 비교 회로의 비교 결과에 따라, 불량 메모리 셀에 대응하는 불량 어드레스를 기억하기 위한 어드레스 기억 회로, 및
    상기 어드레스 기억 회로에 보유된 상기 불량 어드레스에 따라, 어떤 상기 예비 메모리 셀로 치환할지를 판정하는 판정 회로
    를 포함하며,
    상기 어드레스 기억 회로는,
    순차 검출되는 불량 어드레스 중 이미 기억되어 있는 불량 어드레스와 다른 불량 어드레스를 선택적으로 기억하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 예비 메모리 셀 어레이는,
    m 개(m : 자연수)의 예비 메모리 셀 행과,
    n 개(n : 자연수)의 예비 메모리 셀 열을 지니고,
    상기 판정 회로는,
    상기 m개의 예비 메모리 셀 행과 상기 n개의 예비 메모리 셀 열을, 상기 불량 메모리 셀을 포함하는 정규 메모리 셀 행 또는 정규 메모리 셀 열과 순차 치환하는 스텝 순서의 조합의 각각에 대응하여 설치되는 복수의 치환 판정부를 포함하고,
    상기 어드레스 기억 회로는,
    상기 복수의 치환 판정부 중, 상기 순차 치환하는 스텝 중의 제i 번(i : 자연수, 1≤i≤m+n)의 스텝에 있어서, 상기 제i번의 스텝에 이르기까지의 상기 예비 메모리 셀 행과 상기 예비 열 메모리 셀과의 치환 순서가 공통적인 치환 판정부의 그룹에 대응하여, 상기 제i 번의 스텝마다 설치되는 복수의 기억 셀 열을 포함하고,
    각 상기 치환 판정부는, 대응하는 상기 복수의 기억 셀 열을, 이미 기억되어 있는 상기 불량 행 어드레스 또는 상기 불량 열 어드레스와 적어도 행 어드레스 또는 열 어드레스 중 어느 한쪽이 다른 불량 메모리 셀이 검출되었을 때에, 대응하는 스텝의 순서에 따라 활성화하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 예비 메모리 셀 어레이는,
    m개(m : 자연수)의 예비 메모리 셀 행과,
    n개(n : 자연수)의 예비 메모리 셀 열을 지니고,
    상기 어드레스 기억 회로는,
    (m+n)개의 불량 행 어드레스를 기억하기 위한 (m+ n)개의 제1 기억 셀 열과,
    상기 제1 기억 셀 열에 각각 대응하여 설치되고, (m+n)개의 불량 열 어드레스를 기억하기 위한 (m+n)개의 제2 기억 셀 열을 포함하고,
    상기 판정 회로는,
    상기 제1 및 제2 기억 셀 열에 이미 기억되어 있는 상기 불량 행 어드레스 또는 상기 불량 열 어드레스와 적어도 행 어드레스 또는 열 어드레스 중 어느 한쪽이 다른 불량 메모리 셀이 검출되었을 때에, 상기 제1 및 제2 기억 셀 열의 다음 조에 상기 새롭게 검출된 불량 어드레스를 기억시키는 것을 특징으로 하는 반도체 장치.
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