JP2648840B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JP2648840B2
JP2648840B2 JP29517288A JP29517288A JP2648840B2 JP 2648840 B2 JP2648840 B2 JP 2648840B2 JP 29517288 A JP29517288 A JP 29517288A JP 29517288 A JP29517288 A JP 29517288A JP 2648840 B2 JP2648840 B2 JP 2648840B2
Authority
JP
Japan
Prior art keywords
data
write
memory device
semiconductor memory
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP29517288A
Other languages
English (en)
Other versions
JPH02142000A (ja
Inventor
章則 松尾
優 渡辺
正志 和田
武史 和田
靖宏 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP29517288A priority Critical patent/JP2648840B2/ja
Priority to KR1019890016269A priority patent/KR0166061B1/ko
Publication of JPH02142000A publication Critical patent/JPH02142000A/ja
Priority to US08/282,313 priority patent/US5434819A/en
Priority to US08/455,152 priority patent/US5544098A/en
Application granted granted Critical
Publication of JP2648840B2 publication Critical patent/JP2648840B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えばEPROM
（イレーザブル＆プログラマブル・リード・オンリー・
メモリ）に利用して有効な技術に関するものである。
〔従来の技術〕
EPROMに対する書き込み動作は、アドレス指定を行っ
て書き込みデータを入力し、制御信号により書き込みモ
ードとしてメモリセルへの書き込みを行う。この書き込
み動作が終了すると、制御信号によりベリファイ（読み
出し）モードとして上記書き込んだアドレスのメモリセ
ルの読み出しを行い書き込み装置（EPROMライター）に
おいて上記書き込みデータと読み出しデータとの比較を
行うという書き込みの確認を行う。このようなEPROMに
関しては、例えば（株）日立製作所昭和63年８月発行
『日立ICメモリデータブック』頁743〜頁839がある。
〔発明が解決しようとする課題〕
従来のEPROMは、上記のように制御信号により動作モ
ードの指定がなされる。それ故、EPROMがマイクロコン
ピュータシステムに組み込まれた状態（オンボード状
態）で、マイクロプロセッサ等から書き込みを行うとす
ると、比較的長い時間を要する書き込み時間の間、マイ
クロプロセッサ等自身が上記制御信号を生成し続ける必
要がある。したがって、この間、マイクロプロセッサ等
の動作が実質的に行われなくなってしまうため、システ
ムのスループットが極端に悪化してしまうという問題が
ある。
この発明の目的は、書き込み後のベリファイモードの
設定を自動化した半導体記憶装置を提供することにあ
る。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
電気的な書き込み情報に従ってしきい値電圧が変化させ
られる不揮発性記憶素子がマトリックス配置されてなる
メモリアレイに対する書き込み時間が内部回路で形成さ
れた時間信号に従い設定されるとともに、その書き込み
終了の後に動作モードを自動的にベリファイモードに切
り換えるようにする。
〔作 用〕
上記した手段によれば、書き込み時間をメモリ自身が
内部回路で管理し、その書き込み動作終了後に自動的に
ベリファイモードに切り換えられるから、書き込み確認
を伴う書き込み動作制御が簡単になる。
〔実施例〕
第１図には、この発明が適用されたEPROMの一実施例
のブロック図が示されている。同図の各回路ブロック
は、公知の半導体集積回路の製造技術よって、単結晶シ
リコンのような１個の半導体基板上において形成され
る。
同図のメモリアレイMARYは、公知のEPROMと同様にワ
ード線とデータ線との各交差点にコントロールゲートと
フローティングゲートとを有するスタックドゲート構造
の不揮発性記憶素子が配置されてなり、上記記憶素子の
コントロールゲートはワード線に、ドレインは、データ
線に、ソースには回路の接地電位点にそれぞれ結合され
ている。同図においては、上記のメモリアレイMARYとそ
れに関連する入出力回路は１ビット分のみが示されてい
る。それ故、EPROM全体として８ビットのように複数ビ
ットの単位で読み出しを行う場合には、同図のようなメ
モリアレイMARYと入出力回路が８組のように複数組設け
られるものである。
アドレスバッファADBは、外部端子から供給されるア
ドレス信号を受けて、内部アドレス信号を形成する。こ
の実施例では、特に制限されないが、後述するようなオ
ートベリファイモード等のために上記内部アドレス信号
は一旦アドレスラッチ回路ADLに取り込まれる。
上記内部アドレス信号のうち、Ｘ系（ロウ系）のアド
レス信号は、ロウデコーダ回路LDCに供給され、ここで
その解読が行われる。ロウデコーダ回路LDCは、上記ア
ドレス信号を解読して、メモリアレイMARYの１本のワー
ド線を選択する。上記内部アドレス信号のうち、Ｙ系
（カラム系）のアドレス信号は、カラムデコーダ回路CD
Cに供給され、ここでその解読が行われる。カラムデコ
ーダ回路CDCは、上記アドレス信号を解読してデータ線
選択信号を形成する。カラム選択ゲート回路CSGは、上
記データ線選択信号によりスイッチ制御されるスイッチ
MOSFETから構成され、選択された１本のデータ線を共通
データ線に接続させる。上記記憶素子の書き込み動作に
おいては、そのドレインとコントロールゲートに比較的
高い電圧を供給することが必要である。それ故、上記各
デコーダ回路LCDとCDCは、書き込み動作のために5V系の
比較的低いレベルのデコード出力を受けて、約12V系の
高いレベルに変換するレベル変換機能を持つ。
なお、後述するように同時にＮバイトを書き込むとい
うページプログラム機能が設けられる場合、上記カラム
選択ゲート回路CSGは、複数のデータ線を複数の共通デ
ータ線に接続させる構成を採る。そして、上記複数の共
通データ線にはデータラッチ回路が設けられ、それぞれ
にシリアルに書き込みデータを取り込んだ後に上記カラ
ム選択ゲート回路CSGを通して複数のデータ線にパラレ
ルに書き込み信号が伝えられるようにする。このような
アドレス構成では、上記カラムデコーダ回路CDCは、第
１と第２のカラムデコーダ回路に分割され、第１のカラ
ムデコーダ回路により上記カラム選択ゲート回路CSGの
選択信号を形成し、書き込み動作では第２のカラムデコ
ーダ回路により上記複数のデータラッチ回路の選択信号
を形成し、読み出し動作では複数からなる共通データ線
のうちの１つを選択する読み出しゲート回路の選択信号
を形成する。
上記共通データ線には、データラッチ回路DLが設けら
れる。このデータラッチ回路DLは、上記のようなページ
プログラムモードのためではなく、オートベリファイモ
ードのためにだけ用いられる場合、書き込みデータの記
憶用に設けられる。それ故、上記のようなページプログ
ラム機能を設けない場合には、１つのデータラッチ回路
から構成され、上記のようなページプログラムモードを
付加する場合には、複数個のデータラッチ回路から構成
される。
データ入力バッファDIBは、外部端子I/Oから供給され
る書き込みデータや、後述するオートベリファイモード
時のコマンドデータの取り込みのためにも用いられる。
それ故、データ入力バッファDIBの出力信号は、上記デ
ータラッチ回路DLの他、オートベリファイ制御回路AVCN
Tにも供給される。
上記データラッチ回路DLの出力信号である書き込みデ
ータDiと、オートベリファイモードでの読み出し信号で
あるセンスアンプSAの出力信号Doとはデータ比較回路EO
Rに供給される。このデータ比較回路EORは、排他的論理
和回路等のような一致／不一致回路から構成され、上記
書き込みデータと読み出しデータとを比較して、一致／
不一致信号を形成する。すなわち、データ比較回路EOR
は、オートベリファイモードのとき、上記データの比較
をしてその一致／不一致の判定を行うものである。
リングオシレータ回路ROは、基準時間信号を形成し
て、書き込み時間の設定や書き込み動作からベリファイ
モードへの移行等のようなシーケンシャルな動作タイミ
ング信号を形成する。
分周カウンタ回路PCTRは、上記リングオシータ回路RO
で形成された基本パルスを分周して、設定された書き込
み条件に応じた書き込み時間にされた単位の書き込みパ
ルスの生成、内部回路をベリファイモードに切り換える
ベリファイパルス等を形成する。出力カウンタ回路CCTR
は、上記書き込みパルスを計数して、実質的な書き込み
時間の設定に用いられる。
制御回路CONTは、書き込み用高電圧Vppとチップイネ
ーブル信号▲▼及び出力イネーブル信号▲▼と
を受けて、内部の動作に必要な各種の制御信号やタイミ
ング信号を形成する。
この実施例では、特に制限されないが、端子▲▼
には、高電圧検出機能が設けられ、端子▲▼からは
高電圧を含む３値の入力信号が供給される。この端子▲
▼からの高電圧は、オートベリファイモードの設定
に利用される。
第2A図ないし第2C図には、上記EPROMのオーオベリフ
ァイモードを説明するためのタイミング図が示されてい
る。
高電圧Vppを約12Vのような高電圧とし、チップイネー
ブル信号▲▼を高電圧とした状態で、出力イネーブ
ル信号▲▼をロウレベルにすることにより、制御回
路CONTはオートベリファイモードであると認識する。こ
れにより、オートベリファイコマンド取り込み信号ACD
がハイレベルにアサートされ、入出力端子I/Oからコマ
ンドが入力され、次に説明するようなコマンドラッチ回
路に取り込まれる。
第３図には、上記コマンドラッチ回路の一実施例の回
路図が示されている。
コマンドラッチ回路は、上記のような８個の入出力端
子I/Oから供給される８ビットからなるコマンドデータD
0ないしD7に対応した８個のラッチ回路FF0ないしFF7か
ら構成される。同図には、そのうち、オートベリファイ
信号AP,▲▼を生成するラッチ回路FF7の具体的回路
が代表として例示的に示され、同様な構成からなる他の
ラッチ回路FF0〜FF4等は点線によるブラックボックスで
表している。
上記ラッチ回路FF7は、上記データD7を受ける入力用
クロックドインバータ回路CN1と、情報保持（帰還）用
クロックドインバータ回路CN2及び上記クロックドイン
バータ回路CN2の入力と出力にその出力と一方とがそれ
ぞれ結合されたナンド（NAND）ゲート回路G1とから構成
され、その出力部にはインバータ回路N1とN2が縦列形態
に接続されて、上記信号AP,▲▼を出力する。上記
クロックドインバータ回路CN1とCN2とは、上記オートベ
リファイモードセット時に発生されるオートベリファイ
コマンド取り込み信号ACDと▲▲により相補的に
動作状態にされる。すなわち、信号ACDがハイレベル
（論理“1"）とき、入力用クロックドインバータ回路CN
1が動作状態とになり、帰還用クロックドインバータ回
路CN2が出力ハイインピーダンスの非動作状態になる。
そして、上記取り込み信号ACDがハイレベルからロウレ
ベル（論理“0"）なると入力用クロックドインバータ回
路CN1が出力ハイインピーダンスの非動作状態になり、
その反転信号▲▲がハイレベルになり帰還用クロ
ックドインバータ回路CN2が動作状態になってオートベ
リファイモードのとき論理“0"にされるコマンドデータ
D7の保持動作を行う。なお、ノアゲート回路G1には、電
圧Vppが書き込み用の高電圧にされるときハイレベルに
される信号VPが供給されているので、上記オートベリフ
ァイモードの設定には、上記電圧Vppが高電圧であるこ
とが条件とされる。したがって、上記高電圧Vppが5V又
は0Vにされる書き込み動作以外のときには、信号VPのロ
ウレベルにより上記ラッチ回路FF7はリセット状態にさ
れる。
残りのコマンドデータD4とD3は、単位の書き込み時間
の設定のために用いられる。すなわち、ラッチ回路FF3
とFF4により保持された上記２ビットの信号D3とD4が、
ナンドゲート回路とインバータ回路からなるデコーダ回
路に入力され、T100、T025、T050及びT200の４通りの単
位の書き込みパルス時間の設定が行われる。
残りのコマンドデータD2ないしD0は、単位の書き込み
回数の設定のために用いられる。すなわち、ラッチ回路
FF0ないしFF2により保持された上記３ビットの信号D0な
いしD2が、ノアゲート回路からなるデコーダ回路に入力
され、N01ないしN15等のような実質的に５通りの最大書
き込み回数の設定が行われる。
図示しない残り２ビットのコマンドデータD5のD6のう
ち、１ビットを用いて後述するように内部動作状態の出
力を許可する信号として用いられる。
第６図には、上記オートベリファイモードのセットに
用いられる高電圧検出回路の一実施例の回路図が示され
ている。
端子▲▼は、一方において入力バッファIBの入力
端子に結合され、この入力バッファを通して内部信号ce
が形成される。
上記端子▲▼は、他方において３値入力を可能と
するため、次のような高電圧検出回路の入力端子に結合
される。すなわち、上記端子▲▼から供給される電
圧信号は、ダイオード形態のMOSFET Q10とQ11を通して
レベルシフトされ、ＰチャンネルMOSFET Q12とＮチャン
ネルMOSFET Q13からなるCMOSインバータ回路の動作電圧
とされる。上記CMOSインバータ回路を構成するMOSFET Q
12とQ13のゲートには、特に制限されないが、定常的に
電源電圧Vccが供給される。上記ＮチャンネルMOSFET Q1
3のコンダクタンスは、比較的小さく設定される。それ
故、端子▲▼が電源電圧Vccのような比較的低いレ
ベルのとき、ＰチャンネルMOSFET Q12がオフ状態にされ
ること等に応じて出力信号HCEは回路の接地電位のよう
なロウレベルにされる。これに対して、上記端子▲
▼に電源電圧Vcc以上の所定の高電圧が供給された状態
では、MOSFET Q10,Q11及び上記MOSFET Q10とQ11を通し
た動作電圧がそのしきい値電圧以上にされることによっ
てＰチャンネルMOSFET Q12がオン状態にされ、その合成
コンダクタンスと、上記ゲートに供給される電源電圧に
よりオン状態にされるＮチャンネルMOSFET Q13のコンダ
クタンス比に従って出力信号HCEがハイレベルにされ
る。この信号HCEは、ＰチャンネルMOSFET Q14,Q15とＮ
チャンネルMOSFET Q16とQ17からなるナンドゲート回路
の一方の入力であるMOSFET Q14とQ16のゲートに供給さ
れる。上記ナンドゲート回路の他方の入力であるMOSFET
Q15とQ17のゲートには、前記のように高電圧Vppに書き
込み用の高電圧が供給されていることを示す制御信号VP
が供給される。これにより、高電圧Vppが供給された書
き込み可能な状態のとき、上記端子▲▼に対応した
高電圧検出回路の出力信号が有効にされる。
このような高電圧検出回路は、上記のような制御信号
端子の他、同図に括弧で示したように特定のアドレス端
子Aiに設けて、アドレス信号として３値入力を行い、各
種モードの設定に利用するものとしてもよい。
第2A図において、上記のようなオートベリファイモー
ドに加えて書き込み時間の短縮化のためにページプログ
ラムモードが設定されると、次のようにして書き込みデ
ータがシリアルに入力される。上記ページプログラムモ
ードの設定は、上記残り１ビットのコマンドデータを用
いるか、上記端子▲▼と▲▼の組み合わせから
設定される。
上記のようにページプログラムモードが設定されてい
ると、出力イネーブル信号▲▼のロウレベルをクロ
ックとして、アドレス端子からアドレス信号を供給する
とともに、入出力端子I/Oから書き込みデータD1ないしD
4をシリアルに供給する。すなわち、上記信号▲▼
のロウレベルに同期してページプログラムデータラッチ
制御信号PDLCが生成され、これを基に上記アドレス信号
Ajに従ってデータラッチ信号DL1ないしDL4が発生され
る。すなわち、上位ビットのアドレス信号Ai（Ｈ）は、
一定のアドレス信号とされ、例えば下位２ビットのアド
レス信号Aj（Ｌ）により指示されたアドレス１〜A4に対
応してデータラッチ信号DL1ないしDL4が生成されること
により、データラッチ回路が指定されて書き込みデータ
D1ないしD4が各データラッチ回路にシリアルに取り込ま
れる。
第５図には、上記データ入力バッファDIB及び上記ペ
ージプログラムモードにおいて用いられるデータラッチ
回路DF1ないしDF4と、書き込みアンプWBの一実施例の回
路図が示されている。
１ビットの外部端子I/Oは、一方においてデータ入力
バッフDIBを構成するノア（NOR）ゲート回路G4の一方の
入力に結合される。このノアゲート回路G4の他方の入力
には、制御信号▲▼が供給される。それ故、制御
信号▲▼がロウレベル（論理“0"）とき、上記ノ
アゲート回路G4からなるデータ入力バッファDIBの動作
が有効とされ、その出力信号がインバータ回路N4を通し
て次のデータラッチ回路DF1ないしDF4の入力端子に共通
に供給される。上記外部端子I/Oは、他方において、デ
ータ出力バッファDOBの出力端子に結合されている。
上記各データラッチ回路DF1ないしDF4は、それぞれ分
割されたメモリブロックに対応して設けられる。１つの
メモリブロックに対応したデータラッチ回路DF1は、入
力用クロックドインバータ回路CN3と、情報保持（帰
還）用クロックドインバータ回路CN4及び上記クロック
ドインバータ回路CN3の入力と出力にその出力と一方と
がそれぞれ結合されたナンドゲート回路G2とから構成さ
れ、その出力部にはノアゲート回路G3からなる出力回路
が設けられる。上記クロックドインバータ回路CN3とCN4
とは、ページプログラムモードのときに、上記アドレス
信号Ajに従って時系列的に発生されるデータラッチ信号
DL1により相補的に動作状態にされる。すなわち、デー
タラッチ信号DL1がハイレベルとき、入力用クロックド
インバータ回路CN3が動作状態とになり、帰還用クロッ
クドインバータ回路CN4が出力ハイインピーダンスの非
動作状態になる。そして、データラッチ信号DL1がハイ
レベルからロウレベルなると、入力用クロックドインバ
ータ回路CN3が出力ハイインピーダンスの非動作状態に
なり、帰還用クロックドインバータ回路CN4が動作状態
になって上記取り込んだデータの保持動作を行う。他の
メモリブロックに対応したデータラッチ回路のDF2ない
しDF4は、上記同様な回路により構成される。ただし、
その制御信号としては、データラッチ信号DL2ないしDL4
とされる。
上記ラッチ回路DF1ないしDF4を構成するナンドゲート
回路G2等の他方の入力には、データラッチリセット信号
▲▼が供給される。すなわち、この信号▲
▼がロウレベルにされると、ナンドゲート回路G2等
の出力が保持情報に無関係にハイレベルになり、各ラッ
チ回路DF1ないしDF4が全てリセットされる。
各ラッチ回路DF1ないしDF4の出力部に設けられるノア
ゲート回路G3等の他の入力には、ノーマルプログラムモ
ードのときに形成されるデータライト制御信号▲▼
１ないし▲▼４が供給される。上記ノアゲート回路
G3等の更に他の入力には、ライトイネーブル信号▲
▼が供給される。したがって、各ラッチ回路DF1ないしD
F4の出力部に設けられるノアゲート回路G3等は、ライト
イネーブル信号▲▼がロウレベルにされる書き込み
モードとき実質的に動作状態にされる。
このとき、ページプログラムモードであるなら、上記
信号▲▼１ないし▲▼４が全てロウレベルにさ
れるからラッチ回路DF1ないしDF4に保持されたデータ
が、書き込みアンプWBを通して対応するデータ線に伝え
られ、４ビット（EPROM全体としては４バイト）の単位
での一括書き込み（ページプログラム）が行われる。ま
た、ノーマルプログラムモードであるなら、上記信号DL
1ないしDL4が全てハイレベルにされるから各ラッチ部を
書き込みデータがスルーし、アドレス指定情報に従って
ロウレベルにされる１つのデータライト制御信号▲
▼ｉに対応したノアゲート回路のみがゲートを開くの
で、書き込みアンプWAを通して対応するデータ線に伝え
られ、１ビット（EPROM全体では１バイト）の単位での
ノーマル書き込みが行われる。
特に制限されないが、書き込みアンプWBは、次の回路
により構成される。上記ノアゲート回路G3等から出力さ
れるデータラッチ回路の出力信号は、入力インバータ回
路N3に供給される。このインバータ回路N3等の出力信号
は、そのゲートに定常的に電源電圧Vccが供給されるデ
ィプレッション型MOSFET Q1等を通して高レベルの書き
込み信号を伝えるスイッチ制御信号YW1ないしYW4を形成
する出力アンプの入力に伝えられる。出力アンプは、電
源電圧Vccのような比較的低いレベルの信号振幅を高電
圧Vppのような高レベルの信号振幅に変換するレベル変
換機能を持つ。これらのスイッチ制御信号YW1等は、そ
れに対応する共通データ線に伝える書き込みMOSFETのス
イッチ制御信号とされる。
例えば、データラッチ回路DF1からの出力信号がハイ
レベルなら、入力インバータ回路N3の出力信号がロウレ
ベルになり、出力アンプを通して高電圧Vppのようなハ
イレベルの出力信号を形成する。これこより、それに対
応したデータ線には高レベルの書き込み信号が供給され
ることになる。これに対して、上記ラッチ回路DF1から
の出力信号がロウレベルなら、入力インバータ回路N3の
出力信号がハイレベルになり、ディプレッション型MOSF
ET Q1等をオフ状態とする。これにより、出力アンプの
入力信号が高電圧Vppまで上昇して回路の接地電位のよ
うなロウレベルの出力信号を形成する。
第2A図において、端子▲▼をロウレベルにする
と、オートプログラムモードにとなり、第１回目の書き
込み動作が行われる。
すなわち、信号▲▼のロウレベルに応じて、リン
グオシーレータROの動作が有効になって、クロックパル
スCLKを発生する。分周カウンタ回路PCTRは、上記クロ
ックパルスCLKを受けて、例えば４ビットからなる計数
出力TP1ないしTP4を形成して、制御回路CONTに伝える。
制御回路CONTは、上記コマンドラッチ回路により設定さ
れた書き込み時間信号と上記計数出力より設定された書
き込み時間信号と上記計数出力TP1ないしTP4からオート
ベリファイライト信号▲▼を発生させる。この実
施例では、クロックパルスCLKの８周期分の時間が書き
込み時間として設定されている例が示されている。内部
のライトイネーブル信号▲▼も上記信号▲▼
に対応してロウレベルにされる。
これにより、上記取り込まれたデータD1ないしD4が同
時に書き込まれるというトプログラムN1が実行される。
上記書き込み時間の経過により、高電位にされたデー
タ線の電位が、書き込みデータ線電位引き抜きパルスφ
DDにより高速に引き抜かれて読み出し動作に備える。そ
して、上記電位引き抜きの後にオートベリファイリード
信号▲▼がロウレベルにアサートされる。
このオートベリファイリード信号▲▼は、計数
回路に入力されて、上記ページプログラムモードの下位
２ビットのアドレス信号Ajに対応した２ビットからなる
オートベリファイアドレス信号AVA0とAVA1が形成され
る。上記オートベリファイリード信号▲▼と上記
クロックパルスCLKからオートベリファイ比較データ取
り込みクロックAVERが形成される。そして、上記アドレ
ス信号AVA0とAVA1が図示しないデコーダ回路によりデコ
ードされて、上記クロックAVERに同期したデータラッチ
選択信号DRF1ないしDRF4が時系列的に発生される。これ
により、データラッチ回路に保持されているデータD1な
いしD4の選択が行われる。
上記オートベリファイリード信号▲▼に同期し
て、センスアンプの活性化パルス▲▼が形成さ
れ、上記アドレスラッチ回路ADLに保持されているアド
レス信号Aiにより指定されるいる４ビットからなる読み
出し信号のうち、上記アドレス信号AVA0とAVA1のデコー
ド出力により１ビットが指定されて、上記データラッチ
回路からの出力D1ないしD4とともに、データ比較回路EO
Rに入力される。データ比較回路EORは、それが一致した
なら、言い換えるならば、書き込みが確認されたならオ
ートベリファイパス信号▲▼をロウレベルにす
る。第2A図では、不一致の例が示されている。第2A図に
おいて、適当なタイミングで信号▲▼をロウレベル
にすると、その間内部状態SCが端子I/Oから出力され
る。この内部状態SCは、上記設定されたコマンドや動作
シーケンスの内容等が出力される。これにより、後述す
るようなマイクロプロセッサMPUは、適当なタイミング
でEPROMの動作状態を読み出して監視することができ
る。
上記のようにオートベリファイパス信号▲▼
がハイレベルなら、第2B図のように、第２回目N2書き込
み動作が行われる。
第2B図において、上記オートベリファイの後に、再び
オートベリファイライトイネーブル信号▲▼（▲
▼）がロウレベルにされて、前記第2A図と同様にコ
マンドデータD3とD4により設定された時間だけ書き込み
動作が行われ、その書き込み動作の終了ととともに高電
位にされたデータ線の電位が、書き込みデータ線電位引
き抜きパルスφDDにより高速に引き抜かれて読み出し動
作に備える。そして、上記電位引き抜きの後に再びオー
トベリファイリード信号▲▼がロウレベルにアサ
ートされ、前記同様なオートベリファイモードが実行さ
れる。
このオートベリファイモードにより、上記パス信号▲
▼がロウレベルにアサートされると、メモリセ
ルへの書き込みが確認されたので、引き続き第2C図に示
すようにオーバープログラムモードに移行する。
この実施例のオーバープログラム（追い込み書き込
み）は、上記書き込みに要したのと同じ時間だけ書き込
むようにする。そのため、上記のように２回で書き込み
が確認された場合には、２回分のオーバープログラム
（追い込み書き込み）N1とN2が実行される。このオーバ
ープログラム動作の終了により、オートプログラムエン
ド信号APEが出力されて、単位のオートベリファイモー
ドが終了する。上記のようなオートベリファイモードの
終了のタイミングで出力イネーブル信号▲▼をロウ
レベルにして内部状態の読み出しを行うと、上記終了タ
イミングで出力されるステータス情報がSCからSC′のよ
うに変化するものとなる。
なお、前記コマンドデータD0ないしD2により設定した
最大書き込み回数を限度して上記オートベリファイパス
信号▲▼が出力されるまで、上記同様な単位の
書き込み動作とベリファイ動作とが繰り返して行われ
る。そして、書き込みの確認がなされると、その回数分
だけの単位の書き込みに対応した追い込み書き込みが行
われるものとなる。カウンタ回路CCTRにより計数された
書き込み回数が上記設定された書き込み回数を超える
と、制御回路CONTは書き込み不能とし判断してその旨が
含まれるメモリエンド信号MEをデータ出力バッファDOB
を通して出力させる。この信号MEは、上記のように正常
に書き込みが行われて終了した場合もその旨を含むよう
に出力されるものである。
なお、上記内部状態SCを出力させる場合も、上記制御
回路CONTからデータ出力バッファDOBを通して出力され
ることになる。それ故、データ出力バッファDOBの入力
部には、マルチプレクサ回路が設けれら、その動作モー
ドに応じてセンスアンプSAからの読み出し信号、上記内
部状態の出力、オートベリファイ終了信号等を選択的に
出力する。
第４図には、上記実施例のようなEPROMが実装される
マイクロコンピュータシステムの一実施例の概略ブロッ
ク図が示されている。
マイクロプロセッサMPUを中心しとて、バスBUSを介し
てRAM（ランダム・アクセス・メモリ）、ROM（リード・
オンリー・メモリ）及びEPROMが接続される。上記バスB
USには、マイクロプロセッサMPUにより生成されたアド
レス信号を伝えるアドレスバスと、各装置間でデータの
授受のために用いられるデータバス及び各種制御信号を
伝えるコントロールバスからなる。この実施例のEPROM
は、前記のようなオートベリファイ機能を備えており、
未書き込みの記憶エリアを持つものである。
例えばマイクロコンピュータシステムがボード構成か
らなる場合、マイクロプロセッサMPU、RAM、ROM及びEPR
OMのそれぞれがプリント基板等の実装基板に搭載され
る。それ故、EPROMが実装される実装基板には、書き込
み用の高電圧Vppを発生させる電源回路が搭載されるも
のである。この電源回路としては、チャージポンプ回路
等を利用して、5Vのような比較的低い電源電圧から約12
Vのような高い電圧を発生させる回路を用いるものとし
てもよい。また、上記EPROMの実装基板には、特に制限
されないが、書き込み制御回路が設けられる。この書き
込み制御回路は、マイクロプロセッサMPUからの書き込
み動作が指示されると、前記のようなオートベリファイ
設定のための制御信号▲▼と▲▼を発生させ
る。このとき、マイクロプロセッサMPUがEPROMの連続し
たアドレスへの書き込みを行うときには、書き込み短縮
化のためにページプログラムモードが指示される。それ
故、上記書き込み制御回路は、それに応じたページプロ
グラムモードの設定も行う。
そして、マイクロプロセッサMPUから供給されるアド
レス信号のうち、上位アドレス信号Aiは前記のようにラ
ッチ回路に保持するとともに、下位のアドレス信号に応
じて４バイトのデータがシリアル入力される。このよう
なデータの入力は、マイクロプロセッサMPUからみれ
ば、RAMに対する書き込みと同様な動作に行われる。上
記のようなデータの入力の後に書き込み制御回路が上記
チップイネーブル信号▲▼をロウレベルに維持する
ので、EPROMでは前記のようなオートベリファイモード
が実行される。
それ故、マイクロプロセッサMPUは、その間RAMやROM
をアクセスして他のデータ処理のための動作を行うこと
ができる。例えば、前記のようなEPROM内部においてオ
ートプログラムエンド信号APEが形成され、単位のオー
トベリファイモードが終了すると、マイクロプロセッサ
MPUに割り込み等をかけてEPROMのアクセスを促して書き
込み終了又は書き込み不能を知らせる。これにより、シ
ステムのスループットの大幅な向上が可能になる。ま
た、EPROMの実装基板にRAM等からなるバッファメモリを
設け、それにマイクロプロセッサMPUから一連のデータ
を書き込んでおいて、それをEPROMに連続して書き込む
ようにしてもよい。
上記のようにEPROMがオートベリファイモードにある
とき、マイクロプロセッサMPUは、出力イネーブル信号
▲▼をロウレベルにすることによりEPROMの内部動
作状態を何時でも読み出して知ることができるものであ
る。
この実施例のようなオートベリファイ機能が付加され
たEPROMでは、上記のようにマイクロプロセッサMPUから
の書き込みが簡単に行える。それ故、専らシステムに実
装される前にEPROMライターにより書き込みが行われる
従来のEPROMに比べて、その用途の拡大を図るとこがで
きるものとなる。例えば、EPROMの特徴であるデータの
不揮発性を生かして、マイクロプロセッサMPUが処理し
た不揮発化したいデータの保持が簡単になる。
第７図には、この発明の他の一実施例のタイミング図
が示されている。この実施例においては、オートベリフ
ァイモードの設定がチップイネーブル信号▲▼と出
力イネーブル信号▲▼のタイミングで行われる。す
なち、第１図に示されている制御回路CONTは、第７図に
示されているように、出力イネーブル信号▲▼がロ
ウレベルにされている期間に、チップイネーブル信号▲
▼がハイレベルからロウレベルに変化され、その後
再びハイレベルに変化されることによって、オートベリ
ファイモードであると認識する。この認識をすると、制
御回路CONTは、例えば第３図に示されているラッチ回路
FF7に対してオートベリファイモードを示すデータをセ
ットして、オートベリファイモードに入るようにする。
また、この実施例においては、オートベリファイモード
に設定されたことが外部から判別できるようにするため
に、データ入出力端子I/Oにデータ▲▼を出力
するようにされている。このデータ▲▼は、チ
ップイネーブル信号▲▼がハイレベルに保持され、
出力イネーブル信号▲▼がハイレベルからロウレベ
ルにされることによって、出力バッファDOBから出力さ
れるメモリセルのデータ、すなわち、ベリファイモード
によって読み出されるデータDoutに関連したデータであ
る。すなわち、このベリファイモードによって読み出さ
れたデータDoutが、オートベリファイモードに設定され
ると、出力バッファDOBによって位相反転され、出力バ
ッファDOBから再びデータ▲▼として出力され
る。
本実施例によれば、オートベリファイモードを指定す
るコマンドをEPROMの外部から与える必要が無くなり、
誤ってモード設定をしてしまうことを防ぐことが可能と
なる。
上述の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）電気的な書き込み情報に従ってしきい値電圧が変
化させられる不揮発性記憶素子がマトリックス配置され
てなるメモリアレイに対する書き込み時間が内部回路で
形成された時間信号に従い設定されるとともに、その書
き込み終了の後に動作モードを自動的にベリファイモー
ドに切り換えるようにすることにより、書き込み時間を
メモリ自身が内部回路で管理し、その書き込み動作終了
後に自動的にベリファイモードに切り換えられるから、
書き込み確認を伴う書き込み動作制御が簡単になるとい
う効果が得られる。
（２）上記（１）により、EPROMがシステムに組み込ま
れた状態でマイクロプロセッサ等からの書き込みが可能
になるという効果が得られる。
（３）上記ベリファイモードにおいて、内部でデータ比
較を行い一致／不一致信号を出力する構成を採ることに
よって、いわゆる高速アルゴリズムによる書き込みが可
能になり、過剰な書き込みによる素子特性の劣化等を防
止することができるという効果が得られる。
（４）上記（３）により、マイクロプロセッサ等でのベ
リファイモードでのデータ比較を省略できるから、完全
に書き込みが終了するまでマイクロプロセッサを他のデ
ータ処理に振り向けることができるからシステムのスル
ープットの向上を図ることができるという効果が得られ
る。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本願発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、EPROMとし
ては、ベリファイモードのとき読み出し信号を外部に出
力する構成であってもよい。この場合には、外部のマイ
クロプロセッサ又は書き込み装置により書き込みデータ
との一致／不一致の判定が行われるものとなる。この構
成においても、少なくとも比較的長時間からなる書き込
み時間の設定が内部で行われるからマイクロプロセッサ
等による書き込みが簡単になるものである。
オートベリファイモードの設定は、前記のようなチッ
プイネーブル信号▲▼の高電圧を利用するもの他、
出力イネーブル信号▲▼やアドレス端子の高電圧を
利用するものや、チップイネーブル信号▲▼と出力
イネーブル信号▲▼のタイミング、例えば▲▼
のロウレベルへの変化タイミングで信号▲▼のハイ
レベル又はロウレベルを判定する等のように信号のタイ
ミングを利用するもの、あるいは単純に制御端子を追加
するもの等種々の実施例形態を採ることができる。上記
のように３値入力機能や信号のタイミングを利用する場
合には、動作モードの多様化に伴う制御端子数の増加を
防止することができる。ページプログラムモードはより
多くのデータの一括書き込みを行うものとしてもよいし
逆に省略されてもよい。
メモリアレイMARYのワード線及び／又はデータ線に冗
長ワード線又はデータ線を設けて不良があったワード線
又はデータ線の救済を行うようにするものであってもよ
い。
この発明は、電気的に書き込みが行われるEPROMの
他、電気的に消去も行われる各種EEPROMに対しても同様
に適用することができるものである。これらの半導体記
憶装置は、１チップのマイクロコンピュータ等のような
半導体集積回路装置に内蔵されるものであってもよい。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、電気的な書き込み情報に従ってしきい値
電圧が変化させられる不揮発性記憶素子がマトリックス
配置されてなるメモリアレイに対する書き込み時間が内
部回路で形成された時間信号に従い設定されるととも
に、その書き込み終了の後に動作モードを自動的にベリ
ファイモードに切り換えるようにすることにより、書き
込み時間をメモリ自身が内部回路で管理し、その書き込
み動作終了後に自動的にベリファイモードに切り換えら
れるから、書き込み確認を伴う書き込み動作制御が簡単
になる。
【図面の簡単な説明】
第１図は、この発明が適用されたEPROMの一実施例を示
すブロック図、 第2A図は、そのオートベリファイモードの設定から第１
回目の書き込みとベリファイモードまでを説明するため
のタイミング図、 第2B図は、第２回目の書き込みとベリファイモードを説
明するためのタイミング図、 第2C図は、追加書き込み動作と終了動作を説明するため
のタイミング図、 第３図は、そのコマンドデータラッチ回路の一実施例を
示す回路図、 第４図は、この発明に係るEPROMが用いられるマイクロ
コンピュータシステムの一実施例の概略ブロック図、 第５図は、ページプログラムに用いられるデータラッチ
回路の一実施例を示す回路図、 第６図は、高電圧検出回路の一実施例を示す回路図、 第７図は、この発明の他の一実施例を示すタイミング図
である。 MARY……メモリアレイ、ADB……アドレスバッファ、ADL
……アドレスラッチ回路、LDC……ロウデコーダ回路、C
DC……カラムデコーダ回路、CSG……カラム選択ゲート
回路、SA……センスアンプ、PMC……プログラム回路、D
L……データラッチ回路、DOB……データ出力バッファ、
EOR……データ比較回路、DIB……データ入力バッファ、
AVCNT……オートベリファイ制御回路、RO……リングオ
シレータ、PCTR……分周カウンタ回路、CCTR……出力カ
ウンタ回路、CONT……制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 優 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 和田 正志 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 和田 武史 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 中村 靖宏 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (56)参考文献 特開 平１−154398（ＪＰ，Ａ) 特開 平１−137495（ＪＰ，Ａ) 特開 昭62−52798（ＪＰ，Ａ) 特開 昭61−294565（ＪＰ，Ａ)

Claims (27)

    (57)【特許請求の範囲】
  1. 【請求項１】１つの半導体チップ上に形成され、 複数の電気的に書き込み可能なリードオンリーメモリセ
    ルと複数のデータ線を持つ複数のメモリアレイと、 上記複数のメモリアレイ内の選択されるべきいくつかの
    メモリセルを示す複数のアドレス信号を受ける複数の外
    部アドレス端子と、 上記複数のアドレス信号に従って選択されたいくつかの
    メモリセルに電気的に書き込まれるべきデータを受ける
    複数の外部データ端子と、 外部制御信号が供給される少なくとも１つの制御端子
    と、 上記複数の外部データ端子からのコマンドデータを格納
    するレジスタ手段と、 上記レジスタ手段に格納されたコマンドデータと上記少
    なくとも１つの制御端子に供給された上記外部制御信号
    に応答して、上記選択されたいくつかのメモリセルに対
    して書き込み動作とベリファイ動作を実行するための複
    数の制御信号を供給する制御手段と、 上記複数のデータ線に結合され、書き込みデータをラッ
    チし、上記複数の制御信号に従って上記複数のメモリア
    レイの少なくとも１つに含まれる上記複数のデータ線に
    上記書き込みデータを供給するデータラッチ手段と、 上記選択されたいくつかのメモリセルに対して上記書き
    込み動作を実行した後、上記選択されたいくつかのメモ
    リセルからデータを読み出すデータ出力手段と、 上記データラッチ手段と上記データ出力手段に結合さ
    れ、上記ベリファイ動作において上記選択されたいくつ
    かのメモリセル内のデータと上記データラッチ手段から
    の上記書き込みデータを比較し、比較結果を示す結果信
    号を供給する比較手段を持ち、 上記データ出力手段は、上記外部制御信号の変化に応答
    して、上記複数の外部データ端子の少なくとも１つの端
    子に上記結果信号に応答した状態信号を出力することを
    特徴とする半導体記憶装置。
  2. 【請求項２】特許請求の範囲第１項において、 上記書き込み動作における書き込み時間は、上記複数の
    外部データ端子から供給されるコマンドデータによって
    セットされるものであることを特徴とする半導体記憶装
    置。
  3. 【請求項３】特許請求の範囲第１項において、 上記状態信号は、かかる半導体記憶装置の上記書き込み
    動作が完了したことを示すものであることを特徴とする
    半導体記憶装置。
  4. 【請求項４】特許請求の範囲第１項において、 上記書き込み動作の書き込み回数は、上記複数の外部デ
    ータ端子から供給されたコマンドデータによってセット
    されるものであることを特徴とする半導体記憶装置。
  5. 【請求項５】特許請求の範囲第４項において、 上記状態信号は、コマンドデータによってセットされた
    実行すべき上記書き込み動作の回数が完了していないな
    ら、上記書き込み動作は未完了であることを示すもので
    あることを特徴とする半導体記憶装置。
  6. 【請求項６】特許請求の範囲第１項において、 上記状態信号は、かかる半導体記憶装置の上記書き込み
    動作が実行中であることを示すものであることを特徴と
    する半導体記憶装置。
  7. 【請求項７】特許請求の範囲第２項、第３、第４、第５
    又は第６項において、さらに、 上記複数の外部アドレス端子からの上記複数のアドレス
    信号をラッチするアドレスラッチ手段を持つことを特徴
    とする半導体記憶装置。
  8. 【請求項８】特許請求の範囲第５項において、 上記制御手段は、書き込み動作の実行回数を制限するた
    めの情報を持つものであることを特徴とする半導体記憶
    装置。
  9. 【請求項９】特許請求の範囲第７項において、 上記制御手段は、上記比較手段からの上記結果信号を受
    け、さらに、上記結果信号が上記読み出しデータと上記
    書き込みデータとが一致しないことを示すならば、上記
    選択されたいくつかのメモリセルに上記書き込み動作と
    上記ベリファイ動作を実行するための上記制御信号を供
    給することを特徴とする半導体記憶装置。
  10. 【請求項１０】１つの半導体チップ上に形成され、 複数の電気的に書き込み可能なリードオンリーメモリセ
    ルと複数のデータ線を持つ複数のメモリアレイと、 上記複数のメモリアレイ内の選択されるべきいくつかの
    メモリセルを示す複数のアドレス信号を受ける複数の外
    部アドレス端子と、 上記複数のアドレス信号に従って選択されたいくつかの
    メモリセルに電気的に書き込まれるべきデータを受ける
    複数の外部データ端子と、 外部制御信号が供給される少なくとも１つの制御端子
    と、 上記複数の外部データ端子からのコマンドデータを格納
    するレジスタと、 上記レジスタ手段に格納されたコマンドデータと上記少
    なくとも１つの制御端子に供給された上記外部制御信号
    に応答して、上記選択されたいくつかのメモリセルに対
    して書き込み動作とベリファイ動作を実行するための複
    数の制御信号を供給する制御部と、 上記複数のデータ線に結合され、書き込みデータをラッ
    チし、上記複数の制御信号に従って上記複数のメモリア
    レイの少なくとも１つに含まれる上記複数のデータ線に
    上記書き込みデータを供給するデータラッチと、 上記選択されたいくつかのメモリセルに対して上記書き
    込み動作を実行した後、上記選択されたいくつかのメモ
    リセルからデータを読み出すデータ出力部と、 上記データラッチと上記データ出力部に結合され、上記
    ベリファイ動作において上記選択されたいくつかのメモ
    リセル内のデータと上記データラッチからの上記書き込
    みデータを比較し、比較結果を示す結果信号を供給する
    比較部を持ち、 上記レジスタに格納されたコマンドデータに従って、上
    記書き込み及びベリファイ動作の一方を実行している間
    に、上記データ出力部は、上記外部制御信号の変化に応
    答して、上記複数の外部データ端子の少なくとも１つの
    端子に上記結果信号に応答した状態信号を出力すること
    を特徴とする半導体記憶装置。
  11. 【請求項１１】特許請求の範囲第10項において、 上記書き込み動作における書き込み時間は、上記複数の
    外部データ端子から供給されるコマンドデータによって
    セットされるものであることを特徴とする半導体記憶装
    置。
  12. 【請求項１２】特許請求の範囲第10項において、 上記状態信号は、かかる半導体記憶装置の上記書き込み
    動作が完了したことを示すものであることを特徴とする
    半導体記憶装置。
  13. 【請求項１３】特許請求の範囲第10項において、 上記書き込み動作の書き込み回数は、上記複数の外部デ
    ータ端子から供給されたコマンドデータによってセット
    されるものであることを特徴とする半導体記憶装置。
  14. 【請求項１４】特許請求の範囲第13項において、 上記状態信号は、コマンドデータによってセットされた
    実行すべき上記書き込み動作の回数が完了していないな
    ら、上記書き込み動作は未完了であることを示すもので
    あることを特徴とする半導体記憶装置。
  15. 【請求項１５】特許請求の範囲第10項において、 上記状態信号は、かかる半導体記憶装置の上記書き込み
    動作が実行中であることを示すものであることを特徴と
    する半導体記憶装置。
  16. 【請求項１６】特許請求の範囲第11項、第12、第13、第
    14又は第15項において、 さらに、 上記複数の外部アドレス端子からの上記複数のアドレス
    信号をラッチするアドレスラッチ手段を持つことを特徴
    とする半導体記憶装置。
  17. 【請求項１７】特許請求の範囲第14項において、 上記制御部は、書き込み動作の実行回数を制限するため
    の情報を持つものであることを特徴とする半導体記憶装
    置。
  18. 【請求項１８】特許請求の範囲第16項において、 上記制御部は、上記比較部からの上記結果信号を受け、
    さらに、上記結果信号が上記読み出しデータと上記書き
    込みデータとが一致しないことを示すならば、上記選択
    されたいくつかのメモリセルに上記書き込み動作と上記
    ベリファイ動作を実行するための上記制御信号を供給す
    ることを特徴とする半導体記憶装置。
  19. 【請求項１９】１つの半導体チップ上に形成され、 複数の電気的に書き込み可能なリードオンリーメモリセ
    ルと複数のデータ線を持つ複数のメモリアレイと、 上記複数のメモリアレイ内の選択されるべきいくつかの
    メモリセルを示す複数のアドレス信号を受ける複数の外
    部アドレス端子と、 上記複数のアドレス信号に従って選択されたいくつかの
    メモリセルに電気的に書き込まれるべきデータを受ける
    複数の外部データ端子と、 複数のアドレス信号によって選択された複数のメモリセ
    ル内に格納されたデータの出力を許可するための出力イ
    ネーブル信号が供給される制御端子と、 上記複数の外部データ端子からのコマンドデータを格納
    するレジスタと、 上記レジスタに格納されたコマンドデータと上記出力イ
    ネーブル信号に応答して、上記選択されたいくつかのメ
    モリセルに対して書き込み動作とベリファイ動作を実行
    するための複数の制御信号を供給する制御部と、 上記複数のデータ線に結合され、書き込みデータをラッ
    チし、上記複数の制御信号に従って上記複数のメモリア
    レイの少なくとも１つに含まれる上記複数のデータ線に
    上記書き込みデータを供給するデータラッチと、 上記選択されたいくつかのメモリセルに対して上記書き
    込み動作を実行した後、上記選択されたいくつかのメモ
    リセルからデータを読み出すデータ出力部と、 上記データラッチ手段と上記データ出力手段に結合さ
    れ、上記べリファイ動作において上記選択されたいくつ
    かのメモリセル内のデータと上記データラッチ吸段から
    の上記書き込みデータを比較し、比較結果を示す結果信
    号を供給する比較部を持ち、 上記レジスタに格納されたコマンドに従って、上記書き
    込み及びベリファイ動作の一方を実行している間に、デ
    ータ出力部は、上記出力イネーブル信号の変化に応答し
    て、上記複数の外部データ端子の少なくとも１つの端子
    に上記結果信号に応答した状態信号を出力することを特
    徴とする半導体記憶装置。
  20. 【請求項２０】特許請求の範囲第19項において、 上記書き込み動作における書き込み時間は、上記複数の
    外部データ端子から供給されるコマンドデータによって
    セットされるものであることを特徴とする半導体記憶装
    置。
  21. 【請求項２１】特許請求の範囲第19項において、 上記状態信号は、かかる半導体記憶装置の上記書き込み
    動作が完了したことを示すものであることを特徴とする
    半導体記憶装置。
  22. 【請求項２２】特許請求の範囲第19項において、 上記書き込み動作の書き込み回数は、上記複数の外部デ
    ータ端子から供給されたコマンドデータによってセット
    されるものであることを特徴とする半導体記憶装置。
  23. 【請求項２３】特許請求の範囲第22項において、 上記状態信号は、コマンドデータによってセットされた
    実行すべき上記書き込み動作の回数が完了していないな
    ら、上記書き込み動作は未完了であることを示すもので
    あることを特徴とする半導体記憶装置。
  24. 【請求項２４】特許請求の範囲第19項において、 上記状態信号は、かかる半導体記憶装置の上記書き込み
    動作が実行中であることを示すものであることを特徴と
    する半導体記憶装置。
  25. 【請求項２５】特許請求の範囲第20項、第21、第22、第
    23又は第24項において、 さらに、 上記複数の外部アドレス端子からの上記複数のアドレス
    信号をラッチするアドレスラッチ手段を持つことを特徴
    とする半導体記憶装置。
  26. 【請求項２６】特許請求の範囲第23項において、 上記制御手段は、書き込み動作の実行回数を制限するた
    めの情報を持つものであることを特徴とする半導体記憶
    装置。
  27. 【請求項２７】特許請求の範囲第25項において、 上記制御手段は、上記比較手段からの上記結果信号を受
    け、さらに、上記結果信号が上記読み出しデータと上記
    書き込みデータとが一致しないことを示すならば、上記
    選択されたいくつかのメモリセルに上記書き込み動作と
    上記ベリファイ動作を実行するための上記制御信号を供
    給することを特徴とする半導体記憶装置。
JP29517288A 1988-11-22 1988-11-22 半導体記憶装置 Expired - Lifetime JP2648840B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP29517288A JP2648840B2 (ja) 1988-11-22 1988-11-22 半導体記憶装置
KR1019890016269A KR0166061B1 (ko) 1988-11-22 1989-11-10 반도체 기억장치
US08/282,313 US5434819A (en) 1988-11-22 1994-07-29 Semiconductor memory device having an automatically activated verify function capability
US08/455,152 US5544098A (en) 1988-11-22 1995-05-31 Semiconductor memory device having an automatically activated verify function capability

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP29517288A JP2648840B2 (ja) 1988-11-22 1988-11-22 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH02142000A JPH02142000A (ja) 1990-05-31
JP2648840B2 true JP2648840B2 (ja) 1997-09-03

Family

ID=17817164

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29517288A Expired - Lifetime JP2648840B2 (ja) 1988-11-22 1988-11-22 半導体記憶装置

Country Status (3)

Country Link
US (2) US5434819A (ja)
JP (1) JP2648840B2 (ja)
KR (1) KR0166061B1 (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2648840B2 (ja) * 1988-11-22 1997-09-03 株式会社日立製作所 半導体記憶装置
US5844842A (en) * 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
US5195100A (en) * 1990-03-02 1993-03-16 Micro Technology, Inc. Non-volatile memory storage of write operation identifier in data sotrage device
JP2647321B2 (ja) * 1991-12-19 1997-08-27 株式会社東芝 不揮発性半導体記憶装置及びこれを用いた記憶システム
US6781895B1 (en) 1991-12-19 2004-08-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US5361227A (en) 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US6287484B1 (en) 1992-11-12 2001-09-11 Robert Hausslein Iontophoretic material
US5452251A (en) * 1992-12-03 1995-09-19 Fujitsu Limited Semiconductor memory device for selecting and deselecting blocks of word lines
JPH07210445A (ja) * 1994-01-20 1995-08-11 Mitsubishi Electric Corp 半導体記憶装置およびコンピュータ
JP2790061B2 (ja) * 1994-10-28 1998-08-27 日本電気株式会社 不揮発性半導体記憶装置
JPH0955098A (ja) * 1995-08-15 1997-02-25 Mitsubishi Electric Corp 半導体記憶装置
KR100209364B1 (ko) * 1995-10-27 1999-07-15 김영환 메모리장치
US5640361A (en) * 1996-05-01 1997-06-17 Hewlett-Packard Company Memory architecture
JP3846748B2 (ja) * 1996-07-17 2006-11-15 株式会社ルネサステクノロジ 半導体記憶装置
US5835704A (en) * 1996-11-06 1998-11-10 Intel Corporation Method of testing system memory
US5949261A (en) 1996-12-17 1999-09-07 Cypress Semiconductor Corp. Method and circuit for reducing power and/or current consumption
US5936973A (en) * 1996-12-23 1999-08-10 Cypress Semiconductor Corp. Test mode latching scheme
US5954818A (en) * 1997-02-03 1999-09-21 Intel Corporation Method of programming, erasing, and reading block lock-bits and a master lock-bit in a flash memory device
US6035401A (en) 1997-02-03 2000-03-07 Intel Corporation Block locking apparatus for flash memory
TW380255B (en) * 1997-02-26 2000-01-21 Toshiba Corp Semiconductor memory
JP2001006387A (ja) * 1999-06-18 2001-01-12 Mitsubishi Electric Corp テスト回路を備える半導体装置および半導体装置の試験装置
US6732306B2 (en) * 2000-12-26 2004-05-04 Intel Corporation Special programming mode with hashing
US6834323B2 (en) 2000-12-26 2004-12-21 Intel Corporation Method and apparatus including special programming mode circuitry which disables internal program verification operations by a memory
US7007131B2 (en) * 2000-12-27 2006-02-28 Intel Corporation Method and apparatus including special programming mode circuitry which disables internal program verification operations by a memory
DE10327284B4 (de) * 2003-06-17 2005-11-03 Infineon Technologies Ag Prüflesevorrichtung für Speicher
US8997255B2 (en) * 2006-07-31 2015-03-31 Inside Secure Verifying data integrity in a data storage device
US8352752B2 (en) * 2006-09-01 2013-01-08 Inside Secure Detecting radiation-based attacks
US20080061843A1 (en) * 2006-09-11 2008-03-13 Asier Goikoetxea Yanci Detecting voltage glitches
JP5137550B2 (ja) * 2007-12-12 2013-02-06 キヤノン株式会社 情報処理装置及びその制御方法
JP2011141790A (ja) * 2010-01-08 2011-07-21 Seiko Epson Corp 誤り検出器、誤り検出器を有する半導体装置、誤り検出器を有する半導体装置を用いた情報処理装置及び誤り検出方法
JP6709042B2 (ja) * 2014-12-10 2020-06-10 株式会社半導体エネルギー研究所 半導体装置
US11676651B2 (en) 2019-10-31 2023-06-13 SK Hynix Inc. Arithmetic devices conducting auto-load operation
US11915125B2 (en) 2019-10-31 2024-02-27 SK Hynix Inc. Arithmetic devices for neural network
US11386947B2 (en) * 2019-10-31 2022-07-12 SK Hynix Inc. Arithmetic devices conducting auto-load operation for writing the activation functions
JP2022128812A (ja) * 2021-02-24 2022-09-05 キオクシア株式会社 半導体記憶装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2828855C2 (de) * 1978-06-30 1982-11-18 Siemens AG, 1000 Berlin und 8000 München Wortweise elektrisch umprogrammierbarer, nichtflüchtiger Speicher sowie Verfahren zum Löschen bzw. Einschreiben eines bzw. in einen solchen Speicher(s)
JPS58169395A (ja) * 1982-03-31 1983-10-05 Fujitsu Ltd 書き替え可能なｒｏｍ管理方式
US4460982A (en) * 1982-05-20 1984-07-17 Intel Corporation Intelligent electrically programmable and electrically erasable ROM
JPS6151695A (ja) * 1984-08-22 1986-03-14 Hitachi Ltd 半導体集積回路装置
JPS6180597A (ja) * 1984-09-26 1986-04-24 Hitachi Ltd 半導体記憶装置
JPS628397A (ja) * 1985-07-03 1987-01-16 Hitachi Ltd 半導体装置
JPH0713879B2 (ja) * 1985-06-21 1995-02-15 三菱電機株式会社 半導体記憶装置
JPS6252798A (ja) * 1985-08-30 1987-03-07 Mitsubishi Electric Corp 半導体記憶装置
JPS62164299A (ja) * 1986-01-13 1987-07-20 Mitsubishi Electric Corp マイクロコンピユ−タ装置
JPS62188100A (ja) * 1986-02-13 1987-08-17 Mitsubishi Electric Corp 紫外線消去型プログラマブルｒｏｍの書込方法
JPS62205599A (ja) * 1986-03-05 1987-09-10 Nec Corp 書込可能読出専用記憶回路
JPS62236199A (ja) * 1986-04-07 1987-10-16 Matsushita Electric Ind Co Ltd 電気的消去型半導体不揮発性メモリ
JP2510521B2 (ja) * 1986-06-18 1996-06-26 株式会社日立製作所 Ｅｅｐｒｏｍ装置
US5053990A (en) * 1988-02-17 1991-10-01 Intel Corporation Program/erase selection for flash memory
JP2648840B2 (ja) * 1988-11-22 1997-09-03 株式会社日立製作所 半導体記憶装置

Also Published As

Publication number Publication date
US5434819A (en) 1995-07-18
US5544098A (en) 1996-08-06
JPH02142000A (ja) 1990-05-31
KR900008527A (ko) 1990-06-04
KR0166061B1 (ko) 1999-02-01

Similar Documents

Publication Publication Date Title
JP2648840B2 (ja) 半導体記憶装置
US6240040B1 (en) Multiple bank simultaneous operation for a flash memory
TW381267B (en) Non-volatile semiconductor memory elements having single-bit and multi-bit memory cells
US6525960B2 (en) Nonvolatile semiconductor memory device including correction of erratic memory cell data
US4153933A (en) Single chip MOS computer with expandable memory
JP2698834B2 (ja) 不揮発性記憶装置
USRE44350E1 (en) Nonvolatile semiconductor memory including multi-threshold voltage memory cells including voltage ranges indicating either an erase state or a two or more program state
US4943962A (en) Nonvolatile semiconductor memory having page mode programming function
US5214605A (en) Automatic erasing optimization circuit for an electrically erasable and programmable semiconductor memory and method thereof
US7154800B2 (en) No-precharge FAMOS cell and latch circuit in a memory device
JPH09180477A (ja) 不揮発性半導体メモリ装置とその読出及びプログラム方法
US6614683B1 (en) Ascending staircase read technique for a multilevel cell NAND flash memory device
JP2002109891A (ja) 不揮発性メモリと不揮発性メモリの書き込み方法
US5400287A (en) Method for erasing and verifying nonvolatile semiconductor memory device
US20060126385A1 (en) Flash memory device with burst read mode of operation
US5847999A (en) Integrated circuit memory devices having variable block size erase capability
US20040208059A1 (en) Flash memory device capable of preventing program disturbance according to partial programming
US6483748B2 (en) Nonvolatile memory with background operation function
US7023730B2 (en) Nonvolatile semiconductor memory device and writing method thereto
US5991198A (en) Local row decoder and associated control logic for fowler-nordheim tunneling based flash memory
US6937515B2 (en) Semiconductor memory device
US5347486A (en) Nonvolatile memory device having self-refresh function
US6064623A (en) Row decoder having global and local decoders in flash memory devices
US5805510A (en) Data erase mechanism for nonvolatile memory of boot block type
US6111792A (en) Non-volatile semiconductor memory device for selective cell flash erasing/programming

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080516

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080516

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090516

Year of fee payment: 12

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090516

Year of fee payment: 12