JP2001006387A

JP2001006387A - テスト回路を備える半導体装置および半導体装置の試験装置

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Publication number: JP2001006387A
Application number: JP11172940A
Authority: JP
Inventors: Tomoya Kawagoe; 知也河越
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-06-18
Filing date: 1999-06-18
Publication date: 2001-01-12
Also published as: US6243307B1; EP1061448A1; KR100367798B1; TW508582B; KR20010007094A; DE60001291T2; EP1061448B1; CN1278647A; DE60001291D1; CN1168097C

Abstract

(57)【要約】【課題】不良メモリセルを冗長メモリセルで置換する
ことが可能なビルトインテスト回路を備えた半導体記憶
装置を提供する。【解決手段】内部アドレス信号に応じて、メモリセル
アレイにデータの書込みを行なった後、読出動作におい
て、各メモリセルからの読出データと期待値データの比
較を行なう。スペアロウが２本、スペアコラムが２本設
けられている場合、メモリセル行とメモリセル列を順番
に置換する６通り順序のぞれぞれについて、置換判定部
３１００．１〜３１００．６が設けられる。各置換判定
部３１００．１〜３１００．６に対応して設けられる４
組の記憶セル列には、すでに記憶している不良メモリセ
ルの行または列アドレスの少なくとも１方と異なるアド
レスの不良メモリセルが発見された時にのみ、不良アド
レスが書きこまれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置、特
に半導体記憶装置の試験を行なうためのテスト回路を搭
載する半導体装置、ならびにそのテスト回路を搭載して
半導体装置を試験するための試験装置の構成に関する。

【０００２】

【従来の技術】大部分の半導体記憶装置は、予備のメモ
リセルを備えており、メモリセルの一部に不良のメモリ
セルがある場合、その不良部分を予備のメモリセルと置
換し、不良チップの救済を行なうことが可能となってい
る。

【０００３】図１９は、このような半導体記憶装置のメ
モリアレイ部８０１０に対して設けられる冗長回路の構
成を示す概略ブロック図である。

【０００４】メモリアレイ部８０１０中の１つのメモリ
セルが、外部から入力されたロウアドレス信号ＲＡ０−
１３、コラムアドレス信号ＣＡ０−８により選択され
る。この選択された１つのメモリセルに対し、書込動作
においては、データ入出力端子ＤＱ（図示せず）に与え
られたデータの書込が行なわれる、また、読出動作にお
いては、このデータ入出力端子ＤＱに対して、メモリア
レイ部８０１０からの読出データが出力される。

【０００５】ロウデコーダ８０２０は、入力されたロウ
アドレスに応じて、読出あるいは書込動作を行なう１行
（ロウ）分のメモリセルの選択を行なう。また、コラム
デコーダ８０３０は、入力されたコラムアドレスにより
１列（コラム）の選択を行い、ロウアドレスにより選択
された１ロウ分のメモリセルのうちから、さらに１つの
メモリセルを選択する。

【０００６】図１９に示した構成においては、予備のメ
モリセルとして、２つのスペアロウＳＲ１およびＳＲ２
と、２つのスペアコラムＳＣ１およびＳＣ２がそれぞれ
設けられている。スペアロウＳＲ１は、１行分のメモリ
セルＳＲＭ１とスペアロウデコーダＳＲＤ１からなる。
また、スペアロウＳＲ２は１行分のメモリセルＳＲＭ２
と、スペアロウデコーダＳＲＤ２からなる。

【０００７】また、スペアコラムＳＣ１は、１列分のメ
モリセルＳＣＭ１とスペアコラムデコーダＳＣＤ１から
なる。スペアコラムＳＣ２は、１列分のメモリセルＳＣ
Ｍ２とスペアコラムデコーダＳＣＤ２からなる。

【０００８】スペアロウデコーダＳＲＤ１およびＳＲＤ
２は、それぞれその内部に予め不良メモリセルのあるロ
ウアドレスを記録しており、入力されたロウアドレス
と、この不良メモリセルのあるロウアドレスとを比較
し、一致している場合は、対応するスペアのメモリセル
ＳＲＭ１またはＳＲＭ２を選択する。スペアロウメモリ
セルＳＲＭ１またはＳＲＭ２が選択される場合は、スペ
アロウデコーダＳＲＤ１およびＳＲＤ２は、ロウデコー
ダ８０２０を制御して、正規のメモリアレイのメモリセ
ルが選択されないようにする。

【０００９】また、スペアコラムデコーダＳＣＤ１およ
びＳＣＤ２は、その内部に予め不良メモリセルのあるコ
ラムアドレスを記録している。スペアコラムデコーダＳ
ＣＤ１およびＳＣＤ２は、入力されたコラムアドレス
と、この記録された不良コラムアドレスとを比較し、一
致している場合は、それぞれ対応するスペアコラムメモ
リセルＳＣＭ１またはＳＣＭ２を選択する。スペアコラ
ムメモリセルＳＣＭ１またはＳＣＭ２が選択される場合
は、スペアコラムデコーダＳＣＤ１およびＳＣＤ２は、
コラムデコーダ８０３０を制御して、正規のメモリアレ
イのメモリセルが選択されないようにする。

【００１０】メモリアレイに不良メモリセルが存在する
場合、そのメモリセルをスペアロウＳＲ１およびＳＲ
２、またはスペアコラムＳＣ１およびＳＣ２のいずれか
で置換し、不良メモリセルの救済を行なう。たとえば、
図１９に示すように、メモリアレイ中に不良メモリセル
ＤＢＭ１からＤＢＭ８が存在する場合を考える。

【００１１】このとき、不良メモリセルＤＢＭ２〜ＤＢ
Ｍ４は、同一の行アドレスＲＦ２に対応し、不良メモリ
セルＤＢＭ３、ＤＢＭ５〜ＤＢＭ７は、同一の列アドレ
スＣＦ３に対応しているものとする。

【００１２】したがって、図１９に示すように、正規メ
モリアレイのロウアドレスＲＦ１およびＲＦ２に対応す
る行を、それぞれスペアロウＳＲ１およびＳＲ２で、コ
ラムアドレスＣＦ３およびＣＦ８に対応する列を、それ
ぞれスペアコラムＳＣ１およびＳＣ２で置換することに
より、メモリアレイ８０１０を救済することができる。

【００１３】図２０は、メモリテスタ９０００の構成を
示す概略ブロック図である。メモリテスタ９０００は、
半導体記憶装置８０００の不良メモリセルを検出し、か
つ、スペアロウまたはスペアコラムのどちらで置換すれ
ば半導体装置８０００を救済できるかを判断するため
に、冗長解析機能を有している。

【００１４】メモリテスタ９０００は、信号発生器９０
１０と比較器９０２０と、フェイルメモリ９０３０と、
解析装置９０４０とを備える。

【００１５】信号発生器９０１０は、テスト動作の書込
み動作において、ロウアドレス信号ＲＡ０−１３、コラ
ムアドレス信号ＣＡ０−８、テスト用書込データＴＤを
発生し、被測定半導体記憶装置８０００に与える。

【００１６】なお図示しないが、信号発生器９０１０
は、その他に制御信号、たとえばライトイネーブル信号
ＷＥ、チップセレクト信号／ＣＳ、ロウアドレスストロ
ーブ信号／ＲＡＳ、コラムアドレスストローブ信号／Ｃ
ＡＳなども発生し、被測定半導体記憶装置８０００に与
える。

【００１７】また、信号発生器９０１０は、テスト動作
における読出し動作において、書込データＴＤに対応し
た期待値データＥＤも発生する。比較器９０２０は、被
測定半導体記憶装置８０００からの出力データと期待値
データＥＤとを比較し、被測定半導体記憶装置８０００
が正しいデータを出力しているかどうかを判定し、その
判定結果をパス／フェイル信号Ｐ／Ｆとして出力する。

【００１８】フェイルメモリ９０３０は、被測定半導体
記憶装置８０００のメモリセルと同数の記憶素子を持つ
メモリである。

【００１９】フェイルメモリ９０３０は、信号発生器９
０１０から出力されるロウアドレス信号ＲＡ０−１３、
コラムアドレス信号ＣＡ０−８で指定された記憶素子
に、比較器９０２０から出力される判定結果信号Ｐ／Ｆ
のレベルを記憶する。

【００２０】解析装置９０４０は、フェイルメモリ９０
３０のデータを読出し、不良メモリをスペアロウ、スペ
アコラムのいずれで置換し救済すればよいかを解析す
る。

【００２１】解析装置９０４０は、救済するべきアドレ
スを、リペア装置、たとえばレーザトリマ装置に出力す
る。レーザトリマ装置は、半導体記憶装置８０００中に
設けられたヒューズ素子をトリミングすることで、不良
アドレスの値をプログラミングする。なお、たとえば、
レーザトリマの詳細は、特開平４−３３０７１０号公報
に開示されている。

【００２２】

【発明が解決しようとする課題】従来のメモリテスタ９
０００では、被測定半導体記憶装置８０００のメモリ容
量の増加に併せて、フェイルメモリ９０３０の容量を増
加させることが必要である。フェイルメモリ９０３０に
は、高価であって、かつ高速動作が可能なメモリが必要
とされるため、フェイルメモリ９０３０の容量を増やす
にはコストがかかるという問題がある。

【００２３】また、近年、被測定半導体記憶装置８００
０、または半導体記憶装置を搭載する半導体装置内に信
号発生器９０１０を内蔵し、メモリテスタなしでテスト
を行なう、いわゆる内蔵型テスト装置（ビルトインテス
ト装置）を備えた半導体記憶装置または半導体記憶装置
を搭載する半導体装置が製造されている。しかしなが
ら、このようなビルトインテスト装置を備える半導体記
憶装置または半導体装置においては、メモリアレイ中に
不良メモリセルが存在するか否かのテストは行えても、
図２０に示したような、冗長解析機能を実現するテスト
をそれ自身で行なうことが困難である。これは、上述の
とおり、不良メモリセルのアドレスを記憶するためのフ
ェイルメモリ９０３０は、被測定半導体記憶装置または
半導体装置に内蔵される半導体記憶装置と同等の容量が
必要とされるため、事実上このようなフェイルメモリを
半導体記憶装置または半導体装置に搭載することが困難
で、冗長解析を行なうことができないためである。

【００２４】本発明は上記のような問題点を解決するた
めになされたものであって、その目的は、不良メモリセ
ルを検出し、かつ、この不良メモリセルを冗長メモリセ
ルで置換することが可能なビルトインテスト回路を備え
た半導体記憶装置または半導体記憶装置を搭載する半導
体装置を提供することである。

【００２５】この発明の他の目的は、被測定半導体記憶
装置または被測定半導体装置に内蔵される半導体記憶装
置のメモリ容量が増加した場合でも、高速に不良メモリ
セルの検出を行ない、かつ冗長解析を行なうことを簡易
な構成で可能とする試験装置を提供することである。

【００２６】

【課題を解決するための手段】請求項１記載の半導体装
置は、各々が記憶データを保持するための複数のメモリ
セルが行列状に配置されるメモリセルアレイを備え、メ
モリセルアレイは、複数の正規メモリセルを含む正規メ
モリセルアレイと、複数の予備メモリセルを含む予備メ
モリセルアレイとを含み、アドレス信号に応じて、メモ
リセルを選択するためのメモリセル選択回路と、選択さ
れたメモリセルとの間で記憶データを授受するためのデ
ータ伝達回路と、正規メモリセル中の不良メモリセルを
検出し、いずれの予備メモリセルで置換するかを決定す
るテスト回路とをさらに備え、テスト回路は、メモリセ
ルを順次選択するためのアドレス信号を生成し、テスト
書込み動作において選択されたメモリセルに書込むテス
トデータと、テスト読出動作においてメモリセルから読
み出されるべき期待値データとを生成する信号生成回路
と、テスト読出動作において、選択されたメモリセルか
らの記憶データと期待値データとを比較する比較回路
と、比較回路の比較結果に応じて、不良メモリセルに対
応する不良アドレスを記憶するためのアドレス記憶回路
と、アドレス記憶回路に保持された不良アドレスに応じ
て、いずれの予備メモリセルで置換するかを判定する判
定回路とを含み、アドレス記憶回路は、順次検出される
不良アドレスのうち、すでに記憶されている不良アドレ
スと異なる不良アドレスを選択的に記憶する。

【００２７】請求項２記載の半導体装置は請求項１記載
の半導体装置の構成に加えて、予備メモリセルアレイ
は、ｍ個（ｍ：自然数）の予備メモリセル行と、ｎ個
（ｎ：自然数）の予備メモリセル列とを有し、判定回路
は、ｍ個の予備メモリセル行とｎ個の予備メモリセル列
とを、不良メモリセルを含む正規メモリセル行または正
規メモリセル列と順次置換するステップの順序の組合せ
のぞれぞれに対応して設けられる複数の置換判定部を含
み、アドレス記憶回路は、複数の置換判定部にぞれぞれ
対応して設けられ、不良アドレスのうちｍ個の不良行ア
ドレスを記憶するためのｍ個の記憶セル列と、複数の置
換判定部にぞれぞれ対応して設けられ、不良アドレスの
うちｎ個の不良列アドレスを記憶するためのｎ個の記憶
セル列とを含み、各置換判定部は、対応するｍ個の記憶
セル列とｎ個の記憶セル列とを、すでに記憶されている
不良行アドレスまたは不良列アドレスとは少なくとも行
アドレスまたは列アドレスのいずれか一方が異なる不良
メモリセルが検出されたときに、対応するステップの順
序に従って活性化する。

【００２８】請求項３記載の半導体装置は請求項２記載
の半導体装置の構成に加えて、ｍ個の記憶セル列の各々
は、信号生成回路の生成する行アドレス信号の各ビット
データを受けて、すでに記憶しているビットデータとの
比較を行なう複数の第１の比較記憶セルと、第１の比較
記憶セルの比較結果を伝達する第１の一致検出線と、第
１の比較記憶セルへのビットデータの書込みを指示する
ための第１の書込み選択線とを有し、ｎ個の記憶セル列
の各々は、信号生成回路の生成する列アドレス信号の各
ビットデータを受けて、すでに記憶しているビットデー
タとの比較を行なう複数の第２の比較記憶セルと、第２
の比較記憶セルの比較結果を伝達する第２の一致検出線
と、第２の比較記憶セルへのビットデータの書込みを指
示するための第２の書込み選択線とを有し、置換判定部
は、第１および第２の一致検出線により伝達された比較
結果に基づいて、対応するステップの順序に従って、第
１のおよび第２の書込み選択線を選択的に活性化する。

【００２９】請求項４記載の半導体装置は請求項３記載
の半導体装置の構成に加えて、アドレス信号のビットデ
ータは、相補信号として第１および第２の比較記憶セル
にそれぞれ与えられ、記憶セル列の各々は、対応する一
致検出線のレベルをプリチャージするプリチャージ回路
を含み、各第１および第２の比較記憶セルは、第１およ
び第２の入力ノードを有し、対応するビットデータを相
補的に記憶するための双安定素子と、双安定素子の第１
の入力ノードと相補信号の一方とを、第１または第２の
書込み選択線のうちの対応する一方の活性化に応じて結
合する第１のアクセストランジスタと、双安定素子の第
２の入力ノードと相補信号の他方とを、第１または第２
の書込み選択線のうちの対応する一方の活性化に応じて
結合する第２のアクセストランジスタと、相補信号の一
方と第２の入力ノードの電位レベルとに応じて、対応す
る一致検出線を放電する第１の放電回路と、相補信号の
他方と第１の入力ノードの電位レベルとに応じて、対応
する一致検出線を放電する第２の放電回路とを含む。

【００３０】請求項５記載の半導体装置は請求項３記載
の半導体装置の構成に加えて、ｍ個の記憶セル列の各々
は、第１の書込み選択線のうちの対応する第１の書込み
選択線が活性化されたことを記憶する第１の更新情報記
憶回路をさらに有し、ｎ個の記憶セル列の各々は、第２
の書込み選択線のうちの対応する第２の書込み選択線が
活性化されたことを記憶する第２の更新情報記憶回路を
さらに有し、各置換判定部は、第１および第２の更新情
報記憶回路からの情報と、第１および第２の一致検出線
により伝達された比較結果に基づいて、すでに記憶され
ている不良アドレスと新たに検出された不良アドレスと
が一致しているかを検出する一致判定回路と、一致判定
回路の判定結果と、第１および第２の更新情報記憶回路
からの情報とに基づいて、対応するステップの順序に従
って、第１のおよび第２の書込み選択線を選択的に活性
化する書込み選択回路と、ｍ個の予備メモリセル行およ
びｎ個の予備メモリセル列に対して置換されるべき不良
アドレスを検出した後に、さらに新たな不良アドレスが
検出されるか否かに応じて、救済可能性を判定する救済
判定回路とを含む。

【００３１】請求項６記載の半導体装置は請求項１記載
の半導体装置の構成に加えて、予備メモリセルアレイ
は、ｍ個（ｍ：自然数）の予備メモリセル行と、ｎ個
（ｎ：自然数）の予備メモリセル列とを有し、判定回路
は、ｍ個の予備メモリセル行とｎ個の予備メモリセル列
とを、不良メモリセルを含む正規メモリセル行または正
規メモリセル列と順次置換するステップの順序の組合せ
のぞれぞれに対応して設けられる複数の置換判定部を含
み、アドレス記憶回路は、複数の置換判定部のうち、順
次置換するステップ中の第ｉ番（ｉ：自然数、１≦ｉ≦
ｍ＋ｎ）のステップにおいて、第ｉ番のステップに至る
までの予備メモリセル行と予備列メモリセルとの置換順
序が共通な置換判定部のグループに対応して、第ｉ番の
ステップごとに設けられる複数の記憶セル列とを含み、
各置換判定部は、対応する複数の記憶セル列を、すでに
記憶されている不良行アドレスまたは不良列アドレスと
は少なくとも行アドレスまたは列アドレスのいずれか一
方が異なる不良メモリセルが検出されたときに、対応す
るステップの順序に従って活性化する。

【００３２】請求項７記載の半導体装置は請求項６記載
の半導体装置の構成に加えて、複数の記憶セル列のうち
予備メモリセル行との置換に対応する記憶セル列の各々
は、信号生成回路の生成する行アドレス信号の各ビット
データを受けて、すでに記憶しているビットデータとの
比較を行なう複数の第１の比較記憶セルと、第１の比較
記憶セルの比較結果を伝達する第１の一致検出線と、第
１の比較記憶セルへのビットデータの書込みを指示する
ための第１の書込み選択線とを有し、複数の記憶セル列
のうち予備メモリセル列との置換に対応する記憶セル列
の各々は、信号生成回路の生成する列アドレス信号の各
ビットデータを受けて、すでに記憶しているビットデー
タとの比較を行なう複数の第２の比較記憶セルと、第２
の比較記憶セルの比較結果を伝達する第２の一致検出線
と、第２の比較記憶セルへのビットデータの書込みを指
示するための第２の書込み選択線とを有し、置換判定部
は、第１および第２の一致検出線により伝達された比較
結果に基づいて、対応するステップの順序に従って、第
１のおよび第２の書込み選択線を選択的に活性化する。

【００３３】請求項８記載の半導体装置は請求項７記載
の半導体装置の構成に加えて、アドレス信号のビットデ
ータは、相補信号として第１および第２の比較記憶セル
にそれぞれ与えられ、記憶セル列の各々は、対応する一
致検出線のレベルをプリチャージするプリチャージ回路
を含み、各第１および第２の比較記憶セルは、第１およ
び第２の入力ノードを有し、対応するビットデータを相
補的に記憶するための双安定素子と、双安定素子の第１
の入力ノードと相補信号の一方とを、第１または第２の
書込み選択線のうちの対応する一方の活性化に応じて結
合する第１のアクセストランジスタと、双安定素子の第
２の入力ノードと相補信号の他方とを、第１または第２
の書込み選択線のうちの対応する一方の活性化に応じて
結合する第２のアクセストランジスタと、相補信号の一
方と第２の入力ノードの電位レベルとに応じて、対応す
る一致検出線を放電する第１の放電回路と、相補信号の
他方と第１の入力ノードの電位レベルとに応じて、対応
する一致検出線を放電する第２の放電回路とを含む。

【００３４】請求項９記載の半導体装置は請求項７記載
の半導体装置の構成に加えて、複数の記憶セル列のうち
予備メモリセル行との置換に対応する記憶セル列の各々
は、第１の書込み選択線のうちの対応する第１の書込み
選択線が活性化されたことを記憶する第１の更新情報記
憶回路をさらに有し、複数の記憶セル列のうち予備メモ
リセル列との置換に対応する記憶セル列の各々は、第２
の書込み選択線のうちの対応する第２の書込み選択線が
活性化されたことを記憶する第２の更新情報記憶回路を
さらに有し、各置換判定部は、第１および第２の更新情
報記憶回路からの情報と、第１および第２の一致検出線
により伝達された比較結果に基づいて、すでに記憶され
ている不良アドレスと新たに検出された不良アドレスと
が一致しているかを検出する一致判定回路と、一致判定
回路の判定結果と、第１および第２の更新情報記憶回路
からの情報とに基づいて、対応するステップの順序に従
って、第１のおよび第２の書込み選択線を選択的に活性
化する書込み選択回路と、ｍ個の予備メモリセル行およ
びｎ個の予備メモリセル列に対して置換されるべき不良
アドレスを検出した後に、さらに新たな不良アドレスが
検出されるか否かに応じて、救済可能性を判定する救済
判定回路とを含む。

【００３５】請求項１０記載の半導体装置は請求項１記
載の半導体装置の構成に加えて、予備メモリセルアレイ
は、ｍ個（ｍ：自然数）の予備メモリセル行と、ｎ個
（ｎ：自然数）の予備メモリセル列とを有し、アドレス
記憶回路は、（ｍ＋ｎ）個の不良行アドレスを記憶する
ための（ｍ＋ｎ）個の第１の記憶セル列と、第１の記憶
セル列にそれぞれ対応して設けられ、（ｍ＋ｎ）個の不
良列アドレスを記憶するための（ｍ＋ｎ）個の第２の記
憶セル列とを含み、判定回路は、第１および第２の記憶
セル列にすでに記憶されている不良行アドレスまたは不
良列アドレスとは少なくとも行アドレスまたは列アドレ
スのいずれか一方が異なる不良メモリセルが検出された
ときに、第１および第２の記憶セル列の次の組に新たに
検出された不良アドレスを記憶させる。

【００３６】請求項１１記載の半導体装置は請求項１０
記載の半導体装置の構成に加えて、アドレス記憶回路
は、（ｍ＋ｎ）個の第１の記憶セル列にそれぞれ対応し
て設けられる（ｍ＋ｎ）個の第３の記憶セル列と、（ｍ
＋ｎ）個の第２の記憶セル列にそれぞれ対応して設けら
れる（ｍ＋ｎ）個の第４の記憶セル列とをさらに含み、
判定回路は、各第１の記憶セル列に保持される不良行ア
ドレスと同一の行アドレスを有する不良アドレスの不良
列アドレスに対応するデータを第３の記憶セルのうちの
対応する第３の記憶セル列に記憶させ、各第２の記憶セ
ル列に保持される不良列アドレスと同一の列アドレスを
有する不良アドレスの不良行アドレスに対応するデータ
を第４の記憶セルのうちの対応する第３の記憶セル列に
記憶させる。

【００３７】請求項１２記載の半導体装置は請求項１０
記載の半導体装置の構成に加えて、判定回路は、第１の
記憶セル列に対応して設けられる行置換判定部と、第２
の記憶セル列に対応して設けられる列置換判定部とを含
み、第１の記憶セル列の各々は、信号生成回路の生成す
る行アドレス信号の各ビットデータを受けて、すでに記
憶しているビットデータとの比較を行なう複数の第１の
比較記憶セルと、第１の比較記憶セルの比較結果を伝達
する第１の一致検出線と、第１の比較記憶セルへのビッ
トデータの書込みを指示するための第１の書込み選択線
とを有し、第２の記憶セル列の各々は、信号生成回路の
生成する列アドレス信号の各ビットデータを受けて、す
でに記憶しているビットデータとの比較を行なう複数の
第２の比較記憶セルと、第２の比較記憶セルの比較結果
を伝達する第２の一致検出線と、第２の比較記憶セルへ
のビットデータの書込みを指示するための第２の書込み
選択線とを有し、行置換判定部は、第１の一致検出線に
より伝達された比較結果および列置換判定部の一致検出
結果とに基づいて、第１の書込み選択線を順次活性化
し、列置換判定部は、第２の一致検出線により伝達され
た比較結果および行置換判定部の一致検出結果とに基づ
いて、第２の書込み選択線を順次活性化する。

【００３８】請求項１３記載の半導体装置の試験装置
は、正規メモリセルアレイとｍ個（ｍ：自然数）の予備
メモリセル行とｎ個（ｎ：自然数）の予備メモリセル列
とを有するメモリセルアレイを備えた半導体装置の試験
装置であって、半導体記憶装置のメモリセルを順次選択
するためのアドレス信号を生成し、テスト書込み動作に
おいて選択されたメモリセルに書込むテストデータと、
テスト読出動作においてメモリセルから読み出されるべ
き期待値データとを生成する信号生成装置と、テスト読
出動作において、選択されたメモリセルからの記憶デー
タと期待値データとを比較する比較器と、比較器の比較
結果に応じて、不良メモリセルに対応する不良アドレス
を記憶するためのアドレス記憶回路と、アドレス記憶回
路に保持された不良アドレスに応じて、いずれの予備メ
モリセルで置換するかを判定する判定回路とを含み、ア
ドレス記憶回路は、順次検出される不良アドレスのう
ち、すでに記憶されている不良アドレスと異なる不良ア
ドレスを選択的に記憶する、半導体装置の試験装置。

【００３９】請求項１４記載の半導体装置の試験装置
は、請求項１３記載の半導体装置の試験装置の構成に加
えて、判定回路は、ｍ個の予備メモリセル行とｎ個の予
備メモリセル列とを、不良メモリセルを含む正規メモリ
セル行または正規メモリセル列と順次置換するステップ
の順序の組合せのぞれぞれに対応して設けられる複数の
置換判定部を含み、アドレス記憶回路は、複数の置換判
定部にぞれぞれ対応して設けられ、不良アドレスのうち
ｍ個の不良行アドレスを記憶するためのｍ個の記憶セル
列と、複数の置換判定部にぞれぞれ対応して設けられ、
不良アドレスのうちｎ個の不良列アドレスを記憶するた
めのｎ個の記憶セル列とを含み、各置換判定部は、対応
するｍ個の記憶セル列とｎ個の記憶セル列とを、すでに
記憶されている不良行アドレスまたは不良列アドレスと
は少なくとも行アドレスまたは列アドレスのいずれか一
方が異なる不良メモリセルが検出されたときに、対応す
るステップの順序に従って活性化する。

【００４０】請求項１５記載の半導体装置の試験装置
は、請求項１３記載の半導体装置の試験装置の構成に加
えて、判定回路は、ｍ個の予備メモリセル行とｎ個の予
備メモリセル列とを、不良メモリセルを含む正規メモリ
セル行または正規メモリセル列と順次置換するステップ
の順序の組合せのぞれぞれに対応して設けられる複数の
置換判定部を含み、アドレス記憶回路は、複数の置換判
定部のうち、順次置換するステップ中の第ｉ番（ｉ：自
然数、１≦ｉ≦ｍ＋ｎ）のステップにおいて、第ｉ番の
ステップに至るまでの予備メモリセル行と予備列メモリ
セルとの置換順序が共通な置換判定部のグループに対応
して、第ｉ番のステップごとに設けられる複数の記憶セ
ル列とを含み、各置換判定部は、対応する複数の記憶セ
ル列を、すでに記憶されている不良行アドレスまたは不
良列アドレスとは少なくとも行アドレスまたは列アドレ
スのいずれか一方が異なる不良メモリセルが検出された
ときに、対応するステップの順序に従って活性化する。

【００４１】請求項１６記載の半導体装置の試験装置
は、請求項１３記載の半導体装置の試験装置の構成に加
えて、アドレス記憶回路は、（ｍ＋ｎ）個の不良行アド
レスを記憶するための（ｍ＋ｎ）個の第１の記憶セル列
と、第１の記憶セル列にそれぞれ対応して設けられ、
（ｍ＋ｎ）個の不良列アドレスを記憶するための（ｍ＋
ｎ）個の第２の記憶セル列とを含み、判定回路は、第１
および第２の記憶セル列にすでに記憶されている不良行
アドレスまたは不良列アドレスとは少なくとも行アドレ
スまたは列アドレスのいずれか一方が異なる不良メモリ
セルが検出されたときに、第１および第２の記憶セル列
の次の組に新たに検出された不良アドレスを記憶させ
る。

【００４２】請求項１７記載の半導体装置の試験装置
は、請求項１６記載の半導体装置の試験装置の構成に加
えて、アドレス記憶回路は、（ｍ＋ｎ）個の第１の記憶
セル列にそれぞれ対応して設けられる（ｍ＋ｎ）個の第
３の記憶セル列と、（ｍ＋ｎ）個の第２の記憶セル列に
それぞれ対応して設けられる（ｍ＋ｎ）個の第４の記憶
セル列とをさらに含み、判定回路は、各第１の記憶セル
列に保持される不良行アドレスと同一の行アドレスを有
する不良アドレスの不良列アドレスに対応するデータを
第３の記憶セルのうちの対応する第３の記憶セル列に記
憶させ、各第２の記憶セル列に保持される不良列アドレ
スと同一の列アドレスを有する不良アドレスの不良行ア
ドレスに対応するデータを第４の記憶セルのうちの対応
する第３の記憶セル列に記憶させる。

【００４３】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１のダイナミック型半導体記憶装置（以
下、ＤＲＡＭと呼ぶ）１０００の全体構成を示す概略ブ
ロック図である。

【００４４】なお、以下の説明で明らかとなるように、
本発明に係るビルトインテスト回路は、図１に示したよ
うなＤＲＡＭ１０００に搭載される場合に限定されるこ
となく、より一般に、半導体装置に搭載される半導体記
憶装置のテストに適用することが可能である。

【００４５】図１を参照して、ＤＲＡＭ１０００は、行
アドレスストローブ信号／ＲＡＳ、列アドレスストロー
ブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップ
イネーブル信号／ＣＥ、クロックイネーブル信号ＣＫＥ
等の制御信号を受ける制御信号入力端子群１１と、アド
レス信号Ａ０〜Ａｉ（ｉ：自然数）を受けるアドレス入
力端子群１３と、データの入出力を行なうためのデータ
入出力端子群１５と、外部電源電位Ｖｃｃを受けるＶｃ
ｃ端子１８と、接地電位Ｖｓｓを受けるＶｓｓ端子１９
とを備える。

【００４６】ここで、制御信号入力端子群１１に与えら
れる信号ＣＫＥは、チップへの制御信号の入力を可能と
することを指示するための信号である。

【００４７】ＤＲＡＭ１０００は、さらに、制御信号に
応じてでＤＲＡＭ１０００全体の動作を制御する内部制
御信号を発生するコントロール回路２６と、内部制御信
号を伝達する内部制御信号バス７２と、アドレス入力端
子群１３から外部アドレス信号を受けて、内部アドレス
信号を発生するアドレスバッファ３０と、行列状に配置
された複数のメモリセルＭＣを有するメモリセルアレイ
１００とを備える。

【００４８】内部アドレス信号とは、たとえば、外部行
アドレス信号ＲＡ０−１３から生成される互いに相補な
内部行アドレス信号ＲＡ０−１３および／ＲＡ０−１３
と、外部列アドレス信号ＣＡ０−８から生成される互い
に相補な内部列アドレス信号ＣＡ０−８および／ＣＡ０
−８とを意味する。

【００４９】メモリセルＭＣは、データを保持するため
のキャパシタと、各行に対応するワード線ＷＬに接続さ
れたゲートを有するアクセストランジスタＧＭとによっ
て構成される。

【００５０】メモリセルアレイ１００においては、メモ
リセルの各行に対してワード線ＷＬが設けられ、メモリ
セルの各列に対してビット線ＢＬ，／ＢＬが設けられ
る。

【００５１】また、図１に示したメモリセルアレイ１０
０は、図１９に示したメモリセルアレイ部８０１０と同
様に、正規のメモリセルアレイ１００Ｒと、スペアロウ
ＳＲとスペアコラムＳＣとを含む。

【００５２】メモリセルアレイ１００においても、スペ
アロウＳＲとしては、２本のスペアロウＳＲ１およびＳ
Ｒ２が設けられ、スペアコラムＳＣとしては、２本のス
ペアコラムＳＣ１およびＳＣ２が設けられているものと
する。

【００５３】ＤＲＡＭ１０００は、さらに、ＤＲＡＭ１
０００の不良メモリセルを検出し、スペアロウＳＲまた
はスペアコラムＳＣで置換するためのテスト動作を行な
うビルトインセルフテスト回路（以下、ＢＩＳＴ回路と
呼ぶ）２０００を備える。

【００５４】ＢＩＳＴ回路回路２０００は、コントロー
ル回路２６により制御されて、通常動作時においては、
アドレスバッファ３０からの内部行アドレス信号および
内部列アドレス信号を、そのまま行デコーダ、スペアロ
ウデコーダ４２、列デコーダ５０およびスペアコラムデ
コーダ５２にそれぞれ出力する。さらに、ＢＩＳＴ回路
２０００は、通常動作においては、データ入出力端子群
１５から与えられ、入出力バッファ８５によりバッファ
処理され、書込ドライバ回路８０から出力される書込デ
ータを受けて、そのまま列選択ゲート２００に出力す
る。

【００５５】これに対して、ＢＩＳＴ回路２０００は、
テスト動作においては、アドレスバッファ３０からの内
部アドレス信号ではなく、ＢＩＳＴ回路２０００内部で
生成した内部アドレス信号を、行デコーダ４０、スペア
ロウデコーダ４２、列デコーダ５０およびスペアコラム
デコーダ５２にそれぞれ与える。さらに、書込ドライバ
８０から与えられるデータではなく、ＢＩＳＴ回路２０
００内部で生成されたテスト用書込データＴＤを列選択
ゲート２００に与えることで、テストデータをメモリセ
ルアレイ１００に書込む。

【００５６】このようなテスト動作における書込動作が
終了した後、ＢＩＳＴ回路２０００は、再び内部アドレ
ス信号を生成して、順次書込まれたデータの読出を行な
う。ＢＩＳＴ回路２０００は、この読出されたデータと
期待値データＥＤとの比較結果に応じて、正規メモリセ
ルアレイ１００Ｒ中の不良メモリセル位置を順次検出し
ていき、このような複数の不良メモリセルに対応する複
数の不良行アドレスおよび不良列アドレスを、スペアロ
ウＳＲおよびスペアコラムＳＣのどのような組合せで置
換するかを決定する。

【００５７】このようなテスト動作中の読出動作が終了
すると、ＢＩＳＴ回路２０００の決定に従って、スペア
ロウデコーダ４２およびスペアコラムデコーダ５２は、
それぞれ置換するべき不良行アドレスおよび不良列アド
レスをそれぞれ不揮発的に記憶する。このために、スペ
アロウデコーダ４２およびスペアコラムデコーダ５２
は、ＢＩＳＴ回路２０００から指示される置換アドレス
を電気的に書込み読出し可能な不揮発性記憶素子を備え
る構成としてもよい。または、ＢＩＳＴ回路２０００
は、テスト動作終了後に、このような置換を行うべきア
ドレスを外部に出力する構成としてもよい。この場合
は、この外部に出力された置換アドレスにしたがって、
外部テスタがリペア装置に指示を出し、従来と同様に、
リペア装置がスペアロウデコーダ４２、スペアコラムデ
コーダ５２のヒューズ素子をトリミングする構成として
もよい。

【００５８】ＢＩＳＴ回路２０００によるこのような冗
長解析が終わった後は、通常の読出動作および書込動作
が行なわれることになる。

【００５９】通常の読出動作および書込動作において
は、アドレスバッファ３０からの内部行アドレス信号を
デコードした行デコーダ４０からの出力に応じて、ワー
ド線ドライバ４５は、対応するワード線ＷＬを選択的に
活性化する。このとき、スペアロウデコーダ４２は、不
揮発的に記憶している不良行アドレスと、アドレスバッ
ファからの内部行アドレスとが一致した場合、スペアロ
ウＳＲのワード線ＷＬを活性化し、行デコーダ４０に対
しては、行選択動作を行なわない指示を与える。

【００６０】一方、アドレスバッファ３０からの内部列
アドレス信号をデコードした列デコーダ５０の出力に応
じて、列デコーダ５０はコラム選択信号を活性化する。
一方、スペアコラムデコーダ５２は、アドレスバッファ
３０からの内部列アドレス信号が、不揮発的に記憶して
いる不良列アドレスと一致する場合には、スペアコラム
ＳＣに対応するコラム選択信号を活性化し、列デコーダ
５０に対しては、選択動作を行なわないように指示す
る。

【００６１】コラム選択信号は、コラム選択線５４によ
って列選択ゲート２００に与えられる。列選択ゲート２
００は、列選択信号に応じてビット線対ＢＬ，／ＢＬの
データを増幅するセンスアンプ６０と、Ｉ／Ｏ線７６と
を選択的に接続する。

【００６２】Ｉ／Ｏ線７６は読出アンプ／書込ドライバ
８０および入出力バッファ８５を介して、データ入出力
端子１５との間で記憶データの伝達を行なう。これによ
り、通常動作においては、データ入出力端子１５とメモ
リセルＭＣとの間で記憶データの授受が行なわれる。

【００６３】コントロール回路２６は、たとえば、上述
のとおり、ＢＩＳＴ回路２０００のテスト動作の開始・
終了の制御を行なったり、あるいは外部制御信号の組合
せにより読出動作が指定されている場合は、センスアン
プ６０を活性化するための信号ＳＯＮ，ＺＳＯＰ等のＤ
ＲＡＭ１０００の内部動作を制御するための内部制御信
号を生成する。

【００６４】ＤＲＡＭ１０００は、さらに、外部電源電
位Ｖｃｃおよび接地電位Ｖｓｓを受けて、ビット線対の
“Ｈ”レベル電位に対応し、センスアンプ６０に供給さ
れる内部電源電位Ｖｄｄｓを発生する内部電位発生回路
７０を備える。

【００６５】図２は、図１に示したＢＩＳＴ回路２００
０の構成を説明するための概略ブロック図である。

【００６６】ＢＩＳＴ回路２０００は、コントロール回
路２６からの制御に応じて、ビルトインテスト動作を制
御するためのＢＩＳＴ制御部２０１０とＢＩＳＴ制御部
２０１０に制御されて、ビルトインテスト動作中に内部
行アドレス信号ＲＡ０−１３，／ＲＡ０−１３および内
部列アドレス信号ＣＡ０−８，／ＣＡ０−８、テスト書
込データＴＤおよび期待値データＥＤをそれぞれ生成す
るテスト信号発生器２０２０と、ＢＩＳＴ制御部２０１
０により制御され、アドレスバッファ３０からの内部行
アドレス信号ＲＡ０−１３，／ＲＡ０−１３と、テスト
信号発生器からの内部行アドレス信号とを受けて、動作
モードに応じていずれか一方を選択的に行デコーダ４０
およびスペアロウデコーダ４２に与えるマルチプレクサ
２０３０と、ＢＩＳＴ制御部２０１０により制御され
て、アドレスバッファ３０からの内部列アドレス信号Ｃ
Ａ０−８，／ＣＡ０−８と、テスト信号発生器２０２０
からの内部列アドレス信号とを受けて、動作モードに応
じていずれか一方を列デコーダ５０およびスペアコラム
デコーダ５２に出力するマルチプレクサ２０４０と、Ｂ
ＩＳＴ制御部２０１０により制御され、書込ドライバ８
０からの書込データＷＤと、テスト信号発生器２０２０
からのテスト書込データＴＤとを受けて、動作モードに
応じていずれか一方を列選択ゲート２００に与えるマル
チプレクサ２０５０と、ビルトインテストモードにおけ
る読出動作において、列選択回路２００からの読出デー
タＲＤと、テスト信号発生器２０２０からの期待値デー
タＥＤとを比較し、比較結果の一致／不一致に応じてパ
ス／フェイル信号Ｐ／Ｆを出力する比較器２０６０と、
ビルトインテストモード中にテスト信号発生器から出力
される内部行アドレス信号および内部列アドレス信号と
を受けて、比較器２０６０からのパス／フェイル信号Ｐ
／Ｆが活性化（データＥＤとデータＲＤとが一致しなか
った場合）するのに応じて、正規メモリセルアレイ１０
０Ｒ中の不良アドレスを記憶し、かつ、スペアロウＳＲ
およびスペアコラムＳＣにより置換されるべき不良アド
レスを決定するアドレス置換判定器３０００とを含む。

【００６７】ＢＩＳＴ制御部２０１０は、アドレス置換
判定器３０００の判定結果に応じて、スペアロウデコー
ダ４２およびスペアコラムデコーダ５２が電気的に書換
え可能な不揮発性記憶素子を備える場合は、これら不揮
発性記憶素子に置換されるべき不良アドレスをプログラ
ムする。または、ＢＩＳＴ制御部２０１０は、アドレス
置換判定器３０００の判定結果に応じて、置換されるべ
き不良アドレスを読出しアンプ８０、入出力バッファを
介して、入出力端子群１５から外部へ出力する。

【００６８】図３は、図２に示したアドレス置換判定器
３０００の構成を説明するための概略ブロック図であ
る。

【００６９】まず、アドレス置換判定器３０００の構成
について説明する前に、図１におけるメモリセルアレイ
１００中の不良アドレスを、スペアロウＳＲおよびスペ
アコラムＳＣで置換する処理手続について簡単にまとめ
ておく。

【００７０】以下では、図１９に示したメモリセルアレ
イ部８０１０における不良メモリセルと同一の不良メモ
リセル分布が、メモリセルアレイ１００においても発生
しているものとする。

【００７１】したがって、以下、図１９を再び参照し
て、不良メモリセルＤＢＭ１〜ＤＢＭ８の８個の不良メ
モリセルが存在する場合、順次行アドレスを変化させな
がら、かつ列アドレスを変化させつつ、これら不良メモ
リセルＤＢＭ１〜ＤＢＭ８を検出していくとき、不良メ
モリセルＤＢＭ１〜ＤＢＭ８の順で、不良メモリセルの
存在が検出されていくことになる。

【００７２】このとき、２本のスペアロウＳＲ１および
ＳＲ２と、２本のスペアコラムＳＣ１とＳＣ２で、これ
ら不良メモリセルに対応する不良アドレスの置換処理を
行なう場合に、スペアロウとスペアコラムをいかなる順
番で、不良メモリセルに対応する正規メモリセル行また
は正規メモリセル列と置換していくかに依存して、すべ
ての不良メモリセルが救済される場合とそうでない場合
とが存在する。

【００７３】たとえば、不良メモリセルＤＢＭ１（行ア
ドレスＲＦ１，列アドレスＣＦ１）を、スペアロウメモ
リセルＳＲＭ１で置換し、不良メモリセルＤＢＭ２〜Ｄ
ＢＭ４（行アドレスはＲＦ２で共通、列アドレスは、そ
れぞれＣＦ２、ＣＦ３、ＣＦ４）を２番目のスペアロウ
メモリセルＳＲＭ２で置換し、不良メモリセルＤＢＭ５
〜ＤＢＭ７（列アドレスはＣＦ５で共通、行アドレス
は、それぞれＲＦ３，ＲＦ４，ＲＦ５）を１番目のスペ
アコラムメモリセルＳＣＭ１で置換し、不良メモリセル
ＤＢＭ８（行アドレスＲＦ８，列アドレスＣＦ８）を、
２番目のスペアコラムメモリセルＳＣＭ２で置換した場
合は、すべての不良メモリセルＤＢＭ１〜ＤＢＭ８を、
２本のスペアロウＳＲ１，ＳＲ２および２本のスペアコ
ラムＳＣ１，ＳＣ２で置換することが可能である。

【００７４】しかしながら、たとえば、不良メモリセル
ＤＢＭ１を、まず第１のスペアコラムメモリセルＳＣＭ
１で置換し、不良メモリセルＤＢＭ２を第２のスペアコ
ラムメモリセルＳＣＭ２で置換した後に、続いて検出さ
れる３番目の不良メモリセルＤＢＭ３を１番目のスペア
ロウメモリセルＳＲＭ１で置換し、５番目に現われる不
良メモリセルＤＢＭ５を、２番目のスペアロウメモリセ
ルＳＲＭ２で置換するという処理を順次行なった場合
は、すべての不良メモリセルを２本のスペアロウおよび
２本のスペアコラムで置換することで救済することはで
きない。

【００７５】以上のように、不良メモリセルを順次検出
しつつ、スペアロウまたはスペアコラムで置換する処理
においては、不良メモリセルの正規メモリアレイ中での
分布のみならず、いかなる順序でスペアロウおよびスペ
アコラムの置換処理を行なっていくかに依存して、救済
可能な場合と救済可能でない場合があることになる。

【００７６】ここで、スペアロウが２本あり、スペアコ
ラムも２本ある場合、順次検出される不良メモリセル
を、いかなる順序でスペアロウおよびスペアコラムと置
換していくかには、各置換を行なう４つのステップ中に
おいて何番目のステップでスペアロウあるいはスペアコ
ラムとの置換を行なうかにより、以下の６通りの組合せ
がある。

【００７７】以下では、スペアロウとの置換を行なう場
合をＲで表わし、スペアコラムとの置換を行なう場合を
Ｃで表わすものとする。

【００７８】ケース１：Ｒ→Ｒ→Ｃ→Ｃケース２：Ｒ→Ｃ→Ｒ→Ｃケース３：Ｒ→Ｃ→Ｃ→Ｒケース４：Ｃ→Ｒ→Ｒ→Ｃケース５：Ｃ→Ｒ→Ｃ→Ｒケース６：Ｃ→Ｃ→Ｒ→Ｒすなわち、４つのステップのうち、何番目のステップ
で、スペアロウとの置換を行なうかが決定されれば、こ
のような組合せが決定されることになり、このような組
合せの総数は全部で４個（スペアロウ２個＋スペアコラ
ム２個）のものから２個を取出す場合の組合せの数
₍₂₊₂₎Ｃ₂＝４！／（２！・２！）＝６通りだけあること
になる。ここで、自然数ｋに対し、ｋ！は、自然数ｋの
階乗を表す。

【００７９】より一般的には、スペアロウがｍ本、スペ
アコラムがｎ本ある場合、このような組合せの数は
_(m+n)Ｃ_n＝_(m+n)Ｃ_m＝（ｍ＋ｎ）！／（ｍ！×ｎ！）通
りだけ存在することになる。

【００８０】スペアロウ２本およびスペアコラム２本に
より、最終的にすべての不良メモリセルの置換および救
済が可能である場合は、上記６通りの順序のうちに必
ず、完全に救済を行うことが可能なスペアロウおよびス
ペアコラムとの置換処理の順序が存在することになる。

【００８１】図３に示されたアドレス置換判定器３００
０においては、上述のような６通りの場合をそれぞれ並
列に判定していくことが可能なように、６通りの系統に
ついて並列的に処理をする構成となっている。

【００８２】図３を参照して、アドレス置換判定器３０
００は、上記ケース１からケース６のそれぞれに対応し
て、不良アドレスの置換処理を行なった場合に、不良ア
ドレスの置換により、救済可能であるかをそれぞれ判定
するための第１から第６の置換判定部３１００．１〜３
１００．６を備える。

【００８３】アドレス置換判定器３０００は、さらに、
第１の置換判定部３１００．１から第６の置換判定部３
１００．６に対応して、各々が２本のスペアロウと置換
するべきロウアドレスを記憶するロウアドレス記憶部Ｒ
Ｍ１〜ＲＭ６と、２本のコラムアドレスと置換されるべ
き列アドレスを記憶するためのコラムアドレス記憶部Ｃ
Ｍ１〜ＣＭ６を備える。

【００８４】たとえば、上記ケース１の場合、すなわ
ち、スペアロウによる置換処理を２回続けて行なった
後、スペアコラムによる置換を２回続けて行なう処理に
対応して設けられる第１の置換判定部３１００．１に対
応して、ロウアドレス記憶部ＲＭ１およびコラムアドレ
ス記憶部ＣＭ１がそれぞれ設けられている。

【００８５】ロウアドレス記憶部ＲＭ１は、第１のスペ
アロウＳＲ１により置換されるべきロウアドレスを記憶
するための記憶セル列ＭＣＲ１１と、第２のスペアロウ
ＳＲ２で置換されるべき行アドレスを記憶するための記
憶セル列ＭＣＲ１２とを含む。

【００８６】一方、コラムアドレス記憶部ＣＭ１は、第
１のスペアコラムＳＣ１により置換されるべき列アドレ
スを記憶するための記憶セル列ＭＣＣ１１と、第２のス
ペアコラムＳＣ２で置換されるべき列アドレスを記憶す
るための記憶セル列ＭＣＣ１２とを含む。

【００８７】第１の置換判定部３１００．１は、上述の
とおりケース１の場合に対応しているので、対応してい
るロウアドレス記憶部ＲＭ１およびコラムアドレス記憶
部ＣＭ１中の記憶セル列を、記憶セル列ＭＣＲ１１、記
憶セル列ＭＣＲ１２、記憶セル列ＭＣＣ１１、記憶セル
列ＭＣＣ１２の順序で、パス／フェール信号Ｐ／Ｆが活
性化するごとに、その時点での内部アドレス信号を記憶
セル列に書込むか否かの判定をしていく。

【００８８】メモリセル列ＭＣＲ１１、ＭＣＲ１２、Ｍ
ＣＣ１１、ＭＣＣ１２に対応して、プリチャージ回路Ｃ
ＰＲ１１、ＣＰＲ１２、ＣＰＣ１１、ＣＰＣ１２がそれ
ぞれ設けられている。プリチャージ回路ＣＰＲ１１〜Ｃ
ＰＣ１２は、それぞれ、対応する記憶セル列ＭＣＲ１１
〜ＭＣＣ１２に対して設けられている一致判定線ＭＨＬ
を、信号φに応じて“Ｈ”レベルにプリチャージする。

【００８９】メモリセル列ＭＣＲ１１およびＭＣＲ１２
は、それぞれ内部行アドレス信号ＲＡ０，／ＲＡ０の組
〜信号ＲＡ１３，／ＲＡ１３の組の１４個の組に対応し
て設けられ、これら信号のレベルを記憶するためのＴＧ
セルを含んでいる。

【００９０】同様にして、記憶セル列ＭＣＣ１１および
ＭＣＣ１２は、それぞれ、内部列アドレス信号ＣＡ０，
／ＣＡ０の組〜信号ＣＡ８，／ＣＡ８の組に対応してそ
れぞれ設けられ、これら信号レベルを記憶するためのＴ
Ｇセルを含んでいる。

【００９１】ロウアドレス記憶部ＲＭ１およびコラムア
ドレス記憶部ＣＭ１中のＴＧセルは、対応する第１の置
換判定部３１００．１からの指示に応じて、書込活性化
線ＴＷＬのレベルが活性レベル（“Ｈ”レベル）となる
ことに応じて、それぞれ対応する内部行アドレス信号ま
たは内部列アドレス信号のレベルを記憶する。

【００９２】一方、予め“Ｈ”レベルにプリチャージさ
れている一致判定線ＭＨＬのレベルは、記憶セル列が既
に記憶しているアドレス信号のレベルと、その時点でア
ドレス置換判定器３０００に与えられている内部アドレ
ス信号ＲＡ０，／ＲＡ０〜ＲＡ１３，／ＲＡ１３または
内部列アドレス信号ＣＡ０，／ＣＡ０〜ＣＡ８，／ＣＡ
８のレベルとが一致している場合には“Ｈ”レベルを維
持する。一方、一致していない場合には、一致判定線Ｍ
ＨＬのレベルは、“Ｌ”レベルとなる。

【００９３】さらに、記憶セル列ＭＣＲ１１，ＭＣＲ１
２，ＭＣＣ１１およびＭＣＣ１２に対応して、フリップ
フロップ回路ＳＦＲ１１、ＳＦＲ１２、ＳＦＣ１１、Ｓ
ＦＣ１２がそれぞれ設けられている。フリップフロップ
回路ＳＦＲ１１〜ＳＦＣ１２のレベルは、テスト動作が
開始される前に、リセット信号ＲＳＴによりリセットさ
れており、対応する記憶セル列の書込選択線ＴＷＬが活
性状態（“Ｈ”）となることに応じて、セットされる。

【００９４】第２の置換判定部３１００．２は、ケース
２に対応しており、スペアロウによる置換処理と、スペ
アコラムによる置換を交互に行なう処理に対応して、ロ
ウアドレス記憶部ＲＭ２およびコラムアドレス記憶部Ｃ
Ｍ２がそれぞれ設けられている。第２の置換判定部３１
００．２は、対応しているロウアドレス記憶部ＲＭ２お
よびコラムアドレス記憶部ＣＭ２中の記憶セル列を、記
憶セル列ＭＣＲ２１、記憶セル列ＭＣＣ２１、記憶セル
列ＭＣＲ２２、記憶セル列ＭＣＣ２２の順序で、パス／
フェイル信号Ｐ／Ｆが活性化するごとに、その時点での
内部アドレス信号を記憶セル列に書込むか否かの判定を
していく。その他の構成は、第１の置換判定部３１０
０．１の構成と同様である。

【００９５】第３から第６の置換判定部３１００．３〜
３１００．６についても、それぞれが、ケース３からケ
ース６に応じて、対応する記憶セル列と記憶セル列への
書込みを行う順序とが異なるのみで、その他の構成は置
換判定部３１００．１の構成と同様であるのでその説明
は繰り返さない。

【００９６】以上のような構成において、置換判定部３
１００．１の動作の大略を述べると以下のとおりであ
る。

【００９７】すなわち、たとえば、パス／フェイル信号
Ｐ／Ｆが活性状態となった時点で、第１の置換判定部３
１００．１は、記憶セル列ＭＣＲ１１の書込選択線ＴＷ
Ｌを活性状態とする。これに応じて、記憶セル列ＭＣＲ
１１に対応するフリップフロップ回路ＳＦＲ１１のレベ
ルがセットされ、この記憶セル列ＭＣＲ１１へのアドレ
ス信号の書込が既に行なわれたことがデータとして保持
される。

【００９８】続いて、再びパス／フェイル信号Ｐ／Ｆが
活性状態となった際に、記憶セル列ＭＣＲ１１中に保持
されている内部行アドレス信号と、この時点での内部行
アドレス信号のレベルとの比較を、それぞれのＴＧセル
が行ない、その比較結果に応じて、記憶セル列ＭＣＲ１
１の一致検出線ＭＨＬのレベルが駆動される。これに応
じて、第１の置換判定部３１００．１は、既に記憶セル
列ＭＣＲ１１に保持されている内部行アドレスと、新た
に検出された不良メモリセルに対応する内部行アドレス
とが一致している場合には、記憶セル列ＭＣＲ１２の活
性化を行なわない。

【００９９】これに対して、記憶セル列ＭＣＲ１１に既
に記憶されている内部行アドレスと、新たに発見された
不良メモリセルに対応する内部行アドレスとが一致して
いない場合には、第１の置換判定部３１００．１は、２
番目に活性化されるべき記憶セル列ＭＣＲ１２の書込選
択線ＴＷＬを活性状態とする。

【０１００】すると、２番目の記憶セル列ＭＣＲ１２
に、新たに発見された不良メモリセルに対応する内部行
アドレスが書込まれるとともに、記憶セル列ＭＣＲ１２
に対応するフリップフロップ回路ＳＦＲ１２のレベルが
セット状態とされる。

【０１０１】以下同様にして、順次不良メモリセルが検
出されるたびに、既に記憶セル列中に保持されている内
部行アドレスあるいは内部列アドレスと、新たに検出さ
れた不良メモリセルに対応する内部行アドレスまたは内
部列アドレスが一致しない場合には、第１の置換判定部
３１００．１の対応するケース１の順番に従って、記憶
セル列が活性化されていく。

【０１０２】一方で、既に記憶セル列中に記憶されてい
る内部行アドレスまたは内部列アドレスと、新たに検出
された不良メモリセルに対応する内部行アドレスまたは
内部列アドレスとが一致する場合には、第１の置換判定
部３１００．１は、次の順番に対応する記憶セル列の活
性化は行なわない。

【０１０３】最終的に、ビルトインテスト中において正
規メモリセルを検査していったときに、順次検出される
すべての不良メモリセルの内部行アドレスおよび内部列
アドレスが、ロウアドレス記憶部ＭＲ１およびコラムア
ドレス記憶部ＣＭ１中に既に記憶されている内部行アド
レスまたは内部列アドレスと一致しているならば、第１
の置換判定部３１００．１に対応した順序で不良メモリ
セルをスペアロウまたはスペアコラムで置換すること
で、すべての不良メモリセルを置換救済することが可能
と判定される。その判定結果は、リペアフェイル信号Ｒ
Ｆとして、アドレス置換判定器３０００からＢＩＳＴ制
御部２０１０に与えられる。

【０１０４】上述のとおり、第１の置換判定部３１０
０．１およびそれに対応するロウアドレス記憶部ＲＭ１
ならびにコラムアドレス記憶部ＣＭ１に対応するのと同
様の構成が、第２の置換判定部３１００．２〜第６の置
換判定部３１００．６に対応しても設けられている。し
かも、第２の置換判定部３１００．２から第６の置換判
定部３１００．６のそれぞれが、ケース２からケース６
にそれぞれ対応していることに応じて、各置換判定部
は、対応する順序に従ってロウアドレス記憶部の記憶セ
ル列およびコラムアドレス記憶部の記憶セル列を活性化
していく。

【０１０５】したがって、図１に示したように、２個の
スペアロウおよび２個のスペアコラムにより、正規メモ
リセルアレイ１００Ｒ中の不良メモリセルの救済が可能
であるならば、第１の置換判定部３１００．１から第６
の置換判定部３１００．６のいずれか少なくとも１つか
らのリペアフェイル信号ＲＦは、最後の不良メモリセル
が検出された時点でも、不活性状態（“Ｌ”レベル）を
維持していることになる。

【０１０６】これに応じて、ＢＩＳＴ制御部２０１０
は、リペアフェイル信号ＲＦが不活性状態である置換判
定部に対応するロウアドレス記憶部およびコラムアドレ
ス記憶部に保持されている内部行アドレス信号および内
部列アドレス信号を読み出す。この読み出した内部行ア
ドレス信号および内部列アドレス信号に応じて、スペア
ロウデコーダ４２およびスペアコラムデコーダ５２に対
して、置換されるべき行アドレスおよび列アドレスをプ
ログラムすることが可能となる。

【０１０７】以上のとおり、ロウアドレス記憶部ＲＭ１
からＲＭ６に対して、記憶セル列は２×６＝１２個存在
し、コラムアドレス記憶部ＣＭ１〜ＲＭ６に対して、記
憶セル列が２×６＝１２個存在し、合計で２４個の記憶
セル列が存在していることになる。

【０１０８】図４は、図３に示したＴＧセルの構成を示
す回路図である。ＴＧセルは、内部列アドレス信号ＣＡ
ｎまたは内部行アドレス信号ＲＡｎ（ｎ：自然数、ＲＡ
ｎの場合はｎ＝０〜１３、ＣＡｎの場合はｎ＝０〜８）
を伝達するためのアドレス信号線ＡＳＬ１と、２つのイ
ンバータＩＮＶ１およびＩＮＶ２により構成される記憶
素子ＢＳＥと、記憶素子ＢＳＥの記憶ノードｎ１とアド
レス信号線ＡＳＬ１とを、信号線ＴＷＬのレベルに応じ
て接続するためのＮチャネル型アクセストランジスタＴ
Ａ１と、アドレス信号ＣＡｎまたはＲＡｎと相補な内部
アドレス信号／ＣＡｎまたは／ＲＡｎを伝達するための
アドレス信号線ＡＳＬ２と、記憶素子ＢＳＥの記憶ノー
ドｎ２とアドレス信号線ＡＳＬ２との間の接続を、信号
ＴＷＬのレベルに応じて接続するためのＮチャネル型ア
クセストランジスタＴＡ２と、一致検出線ＭＨＬと接地
電位との間に直列に接続されるＮチャネルトランジスタ
Ｔ１１およびＴ１２と、一致検出線ＭＨＬと接地電位と
の間に直列に接続されるトランジスタＴ１３およびＴ１
４とを含む。

【０１０９】トランジスタＴ１１のゲートは、アドレス
信号線ＡＳＬ１と接続し、トランジスタＴ１２のゲート
は、記憶素子ＢＳＥの記憶ノードｎ２と接続している。

【０１１０】トランジスタＴ１３のゲートは、記憶素子
ＢＳＥの記憶ノードｎ１と接続し、トランジスタＴ１４
のゲートはアドレス信号線ＡＳＬ２と接続している。

【０１１１】すなわち、書込選択線ＴＷＬの活性化に応
じて、記憶素子ＢＳＥは、アドレス信号線ＡＳＬ１およ
びＡＳＬ２と接続される。一方、記憶素子ＢＳＥに保持
されているデータと、アドレス信号線ＡＳＬ１およびＡ
ＳＬ２上の内部アドレス信号とが一致しない場合には、
一致検出線ＭＨＬは、トランジスタＴ１１およびＴ１２
の経路またはトランジスタ１３およびＴ１４の経路のい
ずれかを介して、接地電位と接続され放電されることに
なる。

【０１１２】図５は、図３に示した第１の置換判定部３
１００．１の構成を説明するための概略ブロック図であ
る。

【０１１３】第２の置換判定部３１００．２〜第６の置
換判定部３１００．６の構成も、接続される記憶セル列
が異なるのみで、その基本的な構成は同様である。

【０１１４】第１の置換判定部３１００．１は、記憶セ
ル列ＭＣＲ１１の一致検出線ＭＨＬとフリップフロップ
回路ＳＦＲ１１の出力とが入力ノードと接続するＡＮＤ
回路３１０２と、記憶セル列ＭＣＲ１２の一致検出線Ｍ
ＨＬと、フリップフロップ回路ＳＦＲ１２の出力とが入
力ノードと接続するＡＮＤ回路３１０４と、記憶セル列
ＭＣＣ１１の一致検出線ＭＨＬと、フリップフロップ回
路ＳＦＣ１１の出力とが入力ノードと接続するＡＮＤ回
路３１０６と、記憶セル列ＭＣＣ１２の一致検出線ＭＨ
Ｌと、フリップフロップ回路ＳＦＣ１２の出力とが入力
ノードと接続するＡＮＤ回路３１０８と、ＡＮＤ回路３
１０２〜３１０８の出力を受けて、信号ＭＳを出力する
４入力ＮＯＲ回路３１１０とを含む。

【０１１５】以下では、第１の置換判定部３１００．１
のＡＮＤ回路３１０２〜３１０８の入力ノードのうち、
一致検出線ＭＨＬと接続する入力ノードをそれぞれノー
ドＭＨａ、ＭＨｂ、ＭＨｃ、ＭＨｄで表わし、フリップ
フロップ回路ＳＦＲ１１〜ＳＦＣ１２の出力と接続する
入力ノードをノードＭＶａ、ＭＶｂ、ＭＶｃ、ＭＶｄで
表わすことにする。

【０１１６】第１の置換判定部３１００．１はさらに、
ノードＭＶａのレベルの反転信号、ノードＭＶｂのレベ
ルの反転信号、ノードＭＶｃのレベルの反転信号、ノー
ドＭＶｄのレベルの反転信号と、信号ＭＳと、パス／フ
ェイル信号Ｐ／Ｆとを受けて、これらの信号の論理積
を、記憶セル列ＭＣＲ１１の書込選択線ＴＷＬに与える
書込選択信号ＷＥａとして出力する論理ゲート３２００
と、ノードＭＶａのレベルの信号、ノードＭＶｂのレベ
ルの反転信号、ノードＭＶｃのレベルの反転信号、ノー
ドＭＶｄのレベルの反転信号と、信号ＭＳと、パス／フ
ェイル信号Ｐ／Ｆとを受けて、これらの信号の論理積
を、記憶セル列ＭＣＲ１２の書込選択線ＴＷＬに与える
書込選択信号ＷＥｂとして出力する論理ゲート３２０２
と、ノードＭＶａのレベルの信号、ノードＭＶｂのレベ
ルの信号、ノードＭＶｃのレベルの反転信号、ノードＭ
Ｖｄのレベルの反転信号と、信号ＭＳと、パス／フェイ
ル信号Ｐ／Ｆとを受けて、これらの信号の論理積を、記
憶セル列ＭＣＣ１１の書込選択線ＴＷＬに与える書込選
択信号ＷＥｃとして出力する論理ゲート３２０４と、ノ
ードＭＶａのレベルの信号、ノードＭＶｂのレベルの信
号、ノードＭＶｃのレベルの信号、ノードＭＶｄのレベ
ルの反転信号と、信号ＭＳと、パス／フェイル信号Ｐ／
Ｆとを受けて、これらの信号の論理積を、記憶セル列Ｍ
ＣＣ１２の書込選択線ＴＷＬに与える書込選択信号ＷＥ
ｄとして出力する論理ゲート３２０６とを含む。

【０１１７】第１の置換判定部３１００．１はさらに、
ノードＭＶａのレベル、ノードＭＶｂのレベル、ノード
ＭＶｃのレベル、ノードＭＶｄのレベル、信号ＭＳおよ
びパス／フェイル信号Ｐ／Ｆを受けて、これらの論理積
を出力する６入力ＡＮＤ回路３２０８と、リセット信号
ＲＳＴに応じてリセットされ、ＡＮＤ回路３２０８の出
力に応じてセットされて、ケース１に対するリペアフェ
イル信号ＣＳ１−ＲＦを出力するフリップフロップ回路
３２１０とを含む。

【０１１８】次に、図３に示したアドレス置換判定器３
０００の動作をより詳しく説明する。

【０１１９】図６および図７は、アドレス置換判定器３
０００の動作を説明するためのタイミングチャートであ
る。

【０１２０】以下の説明においても、図１９に示した不
良メモリセルＤＢＭ１〜ＤＢＭ８の順序で不良メモリセ
ルが検出された場合について説明する。

【０１２１】図６には図示しないが、テスト開始前に、
すべてのフリップフロップのクリア動作を行なうために
リセット信号ＲＳＴが活性化される。また、図示しない
が、各一致判定動作を行なう前に、信号φに応じて、一
致判定線ＭＨＬは“Ｈ”レベルにプリチャージされてい
るものとする。

【０１２２】以下、第１の置換判定部３１００．１の動
作と、それに接続された記憶セル列ＭＣＲ１１、ＭＣＲ
１２、ＭＣＣ１１、ＭＣＣ１２の動作について説明す
る。

【０１２３】第１の置換判定部３１００．１は、上述の
とおり、検出された不良メモリセルを、スペアロウ→ス
ペアロウ→スペアコラム→スペアコラムの順に従って置
換していく処理に対応している。

【０１２４】図６を参照して、第１の置換判定部３１０
０．１のＭＳノードのレベル（図６中の信号ＣＳ１−Ｍ
Ｓに対応）は、時刻ｔ１において、ノードＭＶａ、ＭＶ
ｂ、ＭＶｃ、ＭＶｄのすべてが“Ｌ”レベルなので、言
い換えると記憶セル列ＭＣＲ１１、ＭＣＲ１２、ＭＣＣ
１１、ＭＣＣ１２のすべての値が未だ書込動作が行なわ
れていないので、“Ｈ”レベルとなっている。

【０１２５】不良メモリセルＤＢＭ１が検出され、信号
Ｐ／Ｆが活性化（“Ｈ”レベル）となった時点の時刻ｔ
２で、記憶セル列ＭＣＲ１１に対する書込選択信号ＷＥ
ａが“Ｈ”レベルになり、記憶セル列ＭＣＲ１１に不良
メモリセルＤＢＭ１のロウアドレスＲＦ１が書込まれ
る。

【０１２６】次に、不良メモリセルＤＢＭ２の検出時に
は、記憶セル列ＭＣＲ１１に対応するフリップフロップ
回路ＳＦＲ１１からの信号に応じてノードＭＶａのレベ
ルは“Ｈ”レベルとなっているが、記憶セル列ＭＣＲ１
１に記録されている値と不良メモリセルＤＢＭ２のロウ
アドレスが一致しないため、ノードＭＨａのレベルは
“Ｈ”レベルとはならない。このため、第１の置換判定
部３１００．１のＭＳノードは“Ｈ”レベルとなり、信
号Ｐ／Ｆが時刻ｔ３で“Ｈ”レベルとなるのに応じて、
記憶セル列ＭＣＲ１２に対応した書込選択信号ＷＥｂが
“Ｈ”レベルとなって、記憶セル列ＭＣＲ１２に不良メ
モリセルＤＢＭ２のロウアドレスＲＦ２が書込まれる。

【０１２７】次に、不良メモリセルＤＢＭ３の検出時に
は、記憶セル列ＭＣＲ１２に既に記録されたロウアドレ
スが不良メモリセルＤＢＭ３のロウアドレスと一致する
ため、第１の置換判定部３１００．１のＭＳノードは
“Ｌ”レベルとなる。そのため、記憶セル列ＭＣＣ１１
に対応する書込選択信号ＷＥｃは“Ｌ”レベルのままで
あるため、記憶セル列ＭＣＣ１１への書込は行なわれな
い。

【０１２８】不良メモリセルＤＢＭ４の検出時について
も同様に、ＭＳノードが“Ｌ”レベルとなるため、記憶
セル列ＭＣＣ１１への内部アドレスの書込は行なわれな
い。

【０１２９】次に、図７を参照して、不良メモリセルＤ
ＢＭ５の検出時の時刻ｔ４には、既に対応する記憶セル
列に記憶されているいずれの内部行アドレスおよび内部
列アドレスとも不良メモリセルＤＢＭ５の内部アドレス
が一致しないため、記憶セル列ＭＣＣ１１へ不良メモリ
セルＤＢＭ５の内部コラムアドレスが書込まれる。

【０１３０】不良メモリセルＤＢＭ６およびＤＢＭ７の
検出時には、既に記憶セル列ＭＣＣ１１に記録されたコ
ラムアドレスと、不良メモリセルＤＢＭ６およびＤＢＭ
７のコラムアドレスが一致するため、記憶セル列ＭＣＣ
１２への書込選択信号ＷＥｄは活性化されず、記憶セル
列ＭＣＣ１２への内部アドレスの書込は行なわれない。

【０１３１】不良メモリセルＤＢＭ８の検出時の時刻ｔ
５においては、不良メモリセルＤＢＭ８のコラムアドレ
スが、既にメモリセル列ＭＣＲ１１、ＭＣＲ１２、ＭＣ
Ｃ１１に記憶されている内部アドレスとは一致しないた
め、不良メモリセルＤＢＭ８のコラムアドレスＣＦ８が
記憶セル列ＭＣＣ１２へ書込まれる。

【０１３２】メモリアレイ中のすべての不良が検出され
た時点（テスト終了時）においても、以上の動作では、
第１の置換判定部３１００．１のフリップフロップ回路
３２１０の出力レベルはセットされない。

【０１３３】第２の置換判定部３１００．２〜第６の置
換判定部３１００．６についても、それらが接続される
記憶セル列やロウまたはコラム判定を行う順序が第１の
置換判定部３１００．１とは異なるが、その動作は第１
の置換判定部３１００．１の動作と同様である。

【０１３４】ただし、各記憶セル列に書込まれるアドレ
スと、８番目の不良メモリセルＤＢＭ８が検出された際
にフリップフロップ回路３２１０の出力がセットされて
いるか否かとについては、各置換判定部によって異なっ
ている。

【０１３５】テストが終了した後、ＢＩＳＴ制御部２０
１０は、第１の置換判定部３１００．１から第６の置換
判定部３１００．６のフリップフロップ回路３２１０の
値に対応するリペアフェイル信号ＲＦを読取る。第１の
置換判定部３１００．１から第６の置換判定部３１０
０．６のうち、リペアフェイル信号ＲＦが“Ｌ”レベル
である置換判定部に接続されている記憶セル列であっ
て、かつ、有効な値を保持している記憶セル列、言い換
えると、ノードＭＶａ、ＭＶｂ、ＭＶｃ、ＭＶｄのう
ち、そのレベルが“Ｈ”レベルである記憶セル列に記憶
されている値が、置換するべきアドレスを示す。以上説
明した例では、第１の置換判定部３１００．１に対応す
る記憶セル列に記憶されたアドレスまたは第５の置換判
定部３１００．５に接続された記憶セル列に記録された
値に基づいて、スペアロウおよびスペアコラムで置換処
理をすればよい。

【０１３６】以上説明したようなＢＩＳＴ回路２０００
の構成では、被測定半導体記憶装置の記憶容量が大きく
なっても、回路規模を小さく抑えることができるため、
半導体記憶装置への内蔵が容易であるという利点があ
る。

【０１３７】なお、以上の説明では、スペアロウが２
本、スペアコラムが２本の場合を例として説明したが、
スペアロウおよびスペアコラムの数はこれらの値に限定
されることなく、たとえば、スペアロウおよびスペアコ
ラムの本数が増えた場合には、それに応じて、増加する
組み合わせの数だけ置換判定部を設け、かつそれに対応
するロウアドレス記憶部およびコラムアドレス記憶部を
設ければよい。

【０１３８】さらに、実施の形態１では半導体記憶装置
内部にＢＩＳＴ回路２０００が設けられる構成とした
が、この発明はこのような場合に限定されることなく、
半導体記憶装置が、たとえばロジック回路とともにワン
チップ上に集積化されている場合に、この半導体記憶装
置のテストをするためにＢＩＳＴ回路２０００が設けら
れる構成となっていてもよい。

【０１３９】［実施の形態２］実施の形態１では、半導
体記憶装置１０００中にＢＩＳＴ回路２０００が内蔵さ
れ、このＢＩＳＴ回路２０００により、不良メモリセル
の検出および冗長解析が行なわれる構成であった。

【０１４０】実施の形態２では、ＢＩＳＴ回路の置換ア
ドレス判定回路３０００が、半導体記憶装置８０００内
部ではなく、外部のテスタ中に設けられ、このテスタか
らの制御に応じて、半導体記憶装置８０００がテストお
よび冗長解析される場合の構成を示す。

【０１４１】図８は実施の形態２のテスタ４０００の構
成を示す概略ブロック図である。すなわち、図８に示し
た実施の形態２のテスタ４０００では、図２０に示した
テスタ９０００において、フェイルメモリ９０３０の代
わりに、実施の形態１のアドレス置換判定器３０００が
設けられ、これに応じて、解析処理が容易となることに
応じて、解析装置９０４０が解析装置４０４０に置換え
られている。

【０１４２】その他の点は、図２０に示した従来のテス
タ９０００の構成と同様なので、同一部分には同一符号
を付してその説明は繰返さない。また、半導体記憶装置
８０００の構成も、ＢＩＳＴ回路２０００が設けられて
いないことを除いて、実施の形態１のＤＲＡＭ１０００
の構成と同様であるので、同一部分には同一符号を付し
てその説明は繰返さない。

【０１４３】テスト動作において、テスタ４０００が、
半導体記憶装置８０００にアドレス信号ＲＡ０−１３、
ＣＡ０−８を与え、信号発生器９０１０が、アドレス置
換判定器３０００に、内部アドレス信号ＲＡ０−１３、
／ＲＡ０−１３、ＣＡ０−８、／ＣＡ０−８を与える。

【０１４４】書込み動作では、信号発生器９０１０がテ
ストデータＴＤを半導体記憶装置８０００に与える。読
出し動作では、比較器９０２０が、信号発生器９０１０
からの期待値データＥＤと半導体記憶装置８０００から
の読出しデータＲＤを比較し、比較結果に応じてパス／
フェイル信号Ｐ／Ｆをアドレス置換判定器３０００に出
力する。

【０１４５】以上のような構成とすると、実施の形態２
のメモリテスタ４０００では、従来のメモリテスタ９０
００におけるフェイルメモリ９０３０に比べ、回路規模
の小さなアドレス置換判定器３０００により、不良メモ
リセルの検出および冗長解析を行なうことが可能とな
る。そのため、被測定半導体記憶装置の記憶容量が大き
くなっても、容量増加に対応するためのコストの増加が
少ないという利点がある。

【０１４６】［実施の形態３］実施の形態１の図３に示
したアドレス置換判定器３０００の構成では、第１の置
換判定部３１００．１から第６の置換判定部３１００．
６のそれぞれに対応して、４組ずつの記憶セル列が設け
られる構成となっていた。

【０１４７】しかしながら、図６および図７で説明した
アドレス置換判定器３０００の動作においても明らかな
ように、記憶セル列ＭＣＲ１１、ＭＣＲ１２、〜ＭＣＲ
６１、ＭＣＲ６２ならびにメモリセル列ＭＣＣ１１、Ｍ
ＣＣ１２〜ＭＣＣ６１、ＭＣＣ６２のうちの記憶セル列
には、他の記憶セル列とその記憶するデータが全く同様
に変化するいくつかのグループが存在する。

【０１４８】実施の形態３では、このような性質を利用
して、記憶セル列の個数を削減し、より回路規模を削減
して、実施の形態１のアドレス置換判定器３０００と同
様の動作をすることが可能なアドレス置換判定器５００
０を提供する。

【０１４９】上述したような動作を理解するために、ケ
ース１〜ケース６の各々について、置換処理を行なう各
ステップにおいて、記憶セル列の記憶情報がどのように
変化するかを以下に詳しく考察する。

【０１５０】図９は、ケース１〜ケース６の各々におい
て、各記憶セル列の状態の変化を説明するための系統図
である。

【０１５１】図９において、第ｉ番目（ｉ：自然数であ
って、１〜６のいずれかの値）のケースにおいて、第ｊ
番目（ｊ：自然数であって、１〜４のいずれかの値）の
置換処理のステップで行なわれる処理をＸ_ijで表わす。
図９においては、スペアロウとの置換が行なわれる場合
はＸをＲとし、スペアコラムとの置換が行なわれる場合
はＸをＣで置換えている。

【０１５２】たとえばケース１では、ステップ１ではス
ペアロウとの置換が行なわれるため、ケース１のステッ
プ１で行なわれる処理はＲ₁₁となる。他のケースおよび
他の処理ステップにおいても同様である。

【０１５３】実施の形態１で説明したとおり、順次不良
メモリセルを検出しつつ記憶セル列に順次内部アドレス
信号の書込みを行う場合、まだ内部アドレスの書込まれ
ていない記憶セル列中にアドレスの書込みが行なわれる
ためには、以下の特徴的な条件が満たされる必要があ
る。

【０１５４】すなわち、ある１つの置換判定部に対応す
る記憶セル列に注目すると、既に記憶されている不良メ
モリセルのロウアドレスまたはコラムアドレスのいずれ
か一つと同一のロウアドレスまたはコラムアドレスを有
する不良メモリセルが新たに検出された場合は、記憶セ
ル列中への内部アドレスの書込は行なわれない。逆に、
記憶セル列中に既に記憶されているロウアドレスまたは
コラムアドレスのいずれかとは異なるアドレスに対応す
る不良メモリセルが検出された場合にのみ、次のステッ
プへ処理が進み、記憶セル列への内部アドレス信号の書
込が行なわれる。

【０１５５】このことは、あるステップでの処理に注目
してみると、そのステップで書込が行なわれたアドレス
信号は、以後のステップでは書換えられることがないこ
とを意味する。つまり、第ｊ番目のステップについてみ
ると、第ｊ番目以前において、いかなるアドレスの不良
メモリセルが検出されたかに応じて、当該第ｊ番目のス
テップまでの処理が決定され、それ以後の処理によって
は、第ｊ番目までのステップで行なわれた処理（不良メ
モリセルのアドレスの記憶処理）は影響を受けないこと
を意味する。

【０１５６】言い換えれば、第ｊ番目のステップ以前の
ステップにおいて、スペアロウとの置換およびスペアコ
ラムとの置換が同一の順序で行なわれているケース間で
は、各ケースの第ｊ番目のステップ以前に対応する記憶
セル列では、記憶データは同一の経過を辿って変化する
ため、それらの記憶セル列には全く同じ不良アドレスが
記憶されることになる。

【０１５７】図９に示した例においては、ケース１〜ケ
ース３はいずれもステップ１ではスペアロウとの置換を
行なう。したがって、ケース１〜ケース３のステップ１
に対応するＲ₁₁〜Ｒ₃₁の処理に対応する記憶セル列の記
憶内容は、それ以降の処理の経過と関係なく全く同じア
ドレス値を記憶することになる。

【０１５８】ケース４〜ケース６についてもステップ１
で行なわれる処理Ｃ₄₁〜Ｃ₆₁に対応する記憶セル列の記
憶内容は、それ以後に行なわれる処理の経過とは関わり
なく、全く同一のアドレス値を記憶することになる。

【０１５９】同様にして、ステップ２においても、ケー
ス２およびケース３に対応する処理Ｃ₂₂およびＣ₃₂の処
理に対応する記憶セル列に保持される不良アドレス値は
それ以後の処理とは関わりなく全く同一の経過を辿るこ
とになる。

【０１６０】同様のことがケース４およびケース５のス
テップ２の処理Ｒ₄₂およびＲ₅₂に対応する記憶セル列に
ついても当てはまる。

【０１６１】以上の点を考慮すると、ケース１〜ケース
３のステップ１における処理Ｒ₁₁〜Ｒ₃₁に対応する記憶
セル列は共通のものとすることが可能であり、ケース４
〜ケース６のステップ１に対応する処理Ｃ₄₁からＣ₆₁に
対応する記憶セル列は共通のものとすることが可能であ
る。

【０１６２】同様に、ケース２およびケース３のステッ
プ２に対応する処理Ｃ₂₂およびＣ₃₂に対応した記憶セル
列も共通の記憶セル列を用いることができる。さらに、
ケース４およびケース５のステップ２の処理に対応する
記憶セル列も同一の記憶セル列を用いればよい。

【０１６３】処理Ｒ₁₁〜処理Ｒ₃₁に対応する記憶セル列
をＲ１とし、処理Ｃ₄₁〜Ｃ₆₁に対応する記憶セル列をＣ
１とするように、図９に示したとおりの割当てを行なう
と、ロウアドレス記憶部としては、Ｒ１〜Ｒ９の９つの
記憶セル列が存在すれば十分であり、コラムアドレス記
憶部においては、Ｃ１〜Ｃ９の９つの記憶セル列が存在
すれば十分であることがわかる。

【０１６４】これらの対応関係をまとめると以下のとお
りである。記憶セル列Ｒ１：処理Ｒ₁₁、Ｒ₂₁、Ｒ₃₁ 記憶セル列Ｃ１：処理Ｃ₄₁、Ｃ₅₁、Ｃ₆₁ 記憶セル列Ｒ２：処理Ｒ₁₂ 記憶セル列Ｃ２：処理Ｃ₂₂、Ｃ₃₂ 記憶セル列Ｒ３：処理Ｒ₄₂、Ｒ₅₂ 記憶セル列Ｃ３：処理Ｃ₆₂ 記憶セル列Ｃ４：処理Ｃ₁₃ 記憶セル列Ｒ４：処理Ｒ₂₃ 記憶セル列Ｃ５：処理Ｃ₃₃ 記憶セル列Ｒ５：処理Ｒ₄₃ 記憶セル列Ｃ６：処理Ｃ₅₃ 記憶セル列Ｒ６：処理Ｒ₆₃ 記憶セル列Ｃ７：処理Ｃ₁₄ 記憶セル列Ｃ８：処理Ｃ₂₄ 記憶セル列Ｒ７：処理Ｒ₃₄ 記憶セル列Ｃ９：処理Ｃ₄₄ 記憶セル列Ｒ８：処理Ｒ₅₄ 記憶セル列Ｒ９：処理Ｒ₆₄ 実施の形態３ではこのような性質を利用して、実施の形
態１における記憶セル列の個数を削減することが可能と
なる。

【０１６５】図１０および図１１は、実施の形態３のア
ドレス置換判定器５０００の構成を示す図であり、図３
に示した実施の形態１のアドレス置換判定器３０００の
構成と対比される図である。

【０１６６】図１０は、アドレス置換判定器５０００の
左半平面の構成を示し、図１１は、アドレス置換判定器
５０００の右半平面の構成を示す。図中、便宜上、左半
平面と右半平面の対応する配線には、同一の符号Ｌ１〜
Ｌ７を付しており、これらの配線が図１０と図１１との
境界でつながっていることを示している。

【０１６７】上述のとおり、ロウアドレス記憶部には、
記憶セル列Ｒ１〜Ｒ９が設けられ、コラムアドレス記憶
部には記憶セル列Ｃ１〜Ｃ９が設けられている。

【０１６８】ケース１からケース３のステップ１の処理
では、記憶セル列Ｒ１を共用して用いることが可能とな
るように、第１の置換判定部３１００．１、第２の置換
判定部３１００．２、第３の置換判定部３１００．３か
らの出力信号ＷＥａは、ＯＲ回路５０１０に与えられ、
ＯＲ回路５０１０の出力が記憶セル列Ｒ１の書込選択線
ＴＷＬに与えられる構成となっている。

【０１６９】同様にして、ケース４およびケース５の処
理Ｒ₄₂および処理Ｒ₅₂に対応して記憶セル列Ｒ３が共有
されるように、第４の置換判定部３１００．４および第
５の置換判定部３１００．５からの信号ＷＥｂは、ＯＲ
回路５０２０に与えられ、ＯＲ回路５０２０の出力が記
憶セル列Ｒ３の書込選択線ＴＷＬに与えられる。

【０１７０】また、ケース４からケース６のステップ１
の処理では、記憶セル列Ｃ１を共用して用いることが可
能となるように、第４の置換判定部３１００．４、第５
の置換判定部３１００．５、第６の置換判定部３１０
０．６からの出力信号ＷＥａは、ＯＲ回路５０３０に与
えられ、ＯＲ回路５０３０の出力が記憶セル列Ｃ１の書
込選択線ＴＷＬに与えられる構成となっている。

【０１７１】同様にして、ケース２およびケース３の処
理Ｃ₂₂および処理Ｃ₃₂に対応して記憶セル列Ｃ２が共有
されるように、第２の置換判定部３１００．２および第
３の置換判定部３１００．３からの信号ＷＥｂは、ＯＲ
回路５０４０に与えられ、ＯＲ回路５０４０の出力が記
憶セル列Ｃ２の書込選択線ＴＷＬに与えられる。

【０１７２】その他の点は、実施の形態１のアドレス置
換判定器３０００の構成と同様であるので、同一部分に
は同一符号を付してその説明は繰り返さない。

【０１７３】以上のような構成とすることで、実施の形
態１のアドレス置換判定器３０００と同様の動作を、よ
り小さな回路規模で実現することが可能である。

【０１７４】図１２および図１３は、図１０および図１
１に示したアドレス置換判定器５０００の動作を説明す
るためのタイミングチャートである。

【０１７５】以下の説明においても、図１９に示した不
良メモリセルＤＢＭ１〜ＤＢＭ８の順序で不良メモリセ
ルが検出された場合について説明する。

【０１７６】図１２には図示しないが、テスト開始前
に、すべてのフリップフロップのクリア動作を行なうた
めにリセット信号ＲＳＴが活性化される。また、図示し
ないが、各一致判定動作を行なう前に、信号φに応じ
て、一致判定線ＭＨＬは“Ｈ”レベルにプリチャージさ
れているものとする。

【０１７７】以下、第１の置換判定部３１００．１の動
作と、それに接続された記憶セル列Ｒ１、Ｒ２、Ｃ４、
Ｃ７の動作について説明する。

【０１７８】第１の置換判定部３１００．１は、上述の
とおり、検出された不良メモリセルを、スペアロウ→ス
ペアロウ→スペアコラム→スペアコラムの順に従って置
換していく処理に対応している。

【０１７９】図１２を参照して、第１の置換判定部３１
００．１のＭＳノードのレベル（図１２中の信号ＣＳ１
−ＭＳに対応）は、時刻ｔ１において、ノードＭＶａ、
ＭＶｂ、ＭＶｃ、ＭＶｄのすべてが“Ｌ”レベルなの
で、言い換えると記憶セル列Ｒ１、Ｒ２、Ｃ４、Ｃ７の
すべての値が未だ書込動作が行なわれていないので、
“Ｈ”レベルとなっている。

【０１８０】不良メモリセルＤＢＭ１が検出され、信号
Ｐ／Ｆが活性化（“Ｈ”レベル）となった時点の時刻ｔ
２で、記憶セル列Ｒ１に対する書込選択信号ＷＥａが
“Ｈ”レベルになり、記憶セル列Ｒ１に不良メモリセル
ＤＢＭ１のロウアドレスＲＦ１が書込まれる。

【０１８１】次に、不良メモリセルＤＢＭ２の検出時に
は、記憶セル列Ｒ１に対応するフリップフロップ回路Ｓ
ＦＲ１からの信号に応じてノードＭＶａのレベルは
“Ｈ”レベルとなっているが、記憶セル列Ｒ１に記録さ
れている値と不良メモリセルＤＢＭ２のロウアドレスが
一致しないため、ノードＭＨａのレベルは“Ｈ”レベル
とはならない。このため、第１の置換判定部３１００．
１のＭＳノードは“Ｈ”レベルとなり、信号Ｐ／Ｆが時
刻ｔ３で“Ｈ”レベルとなるのに応じて、記憶セル列Ｒ
２に対応した書込選択信号ＷＥｂが“Ｈ”レベルとなっ
て、記憶セル列Ｒ２に不良メモリセルＤＢＭ２のロウア
ドレスＲＦ２が書込まれる。

【０１８２】次に、不良メモリセルＤＢＭ３の検出時に
は、記憶セル列Ｒ２に既に記録されたロウアドレスが不
良メモリセルＤＢＭ３のロウアドレスと一致するため、
第１の置換判定部３１００．１のＭＳノードは“Ｌ”レ
ベルとなる。そのため、記憶セル列Ｃ４に対応する書込
選択信号ＷＥｃは“Ｌ”レベルのままであるため、記憶
セル列Ｃ４への書込は行なわれない。

【０１８３】不良メモリセルＤＢＭ４の検出時について
も同様に、ＭＳノードが“Ｌ”レベルとなるため、記憶
セル列Ｃ４への内部アドレスの書込は行なわれない。

【０１８４】次に、図１３を参照して、不良メモリセル
ＤＢＭ５の検出時の時刻ｔ４には、既に対応する記憶セ
ル列に記憶されているいずれの内部行アドレスおよび内
部列アドレスとも不良メモリセルＤＢＭ５の内部アドレ
スが一致しないため、記憶セル列Ｃ４へ不良メモリセル
ＤＢＭ５の内部コラムアドレスが書込まれる。

【０１８５】不良メモリセルＤＢＭ６およびＤＢＭ７の
検出時には、既に記憶セル列Ｃ４に記録されたコラムア
ドレスと、不良メモリセルＤＢＭ６およびＤＢＭ７のコ
ラムアドレスが一致するため、記憶セル列Ｃ７への書込
選択信号ＷＥｄは活性化されず、記憶セル列Ｃ７への内
部アドレスの書込は行なわれない。

【０１８６】不良メモリセルＤＢＭ８の検出時の時刻ｔ
５においては、不良メモリセルＤＢＭ８のコラムアドレ
スが、既に記憶セル列Ｒ１、Ｒ２、Ｃ４に記憶されてい
る内部アドレスとは一致しないため、不良メモリセルＤ
ＢＭ８のコラムアドレスＣＦ８が記憶セル列Ｃ７へ書込
まれる。

【０１８７】メモリアレイ中のすべての不良が検出され
た時点（テスト終了時）においても、以上の動作では、
第１の置換判定部３１００．１のフリップフロップ回路
３２１０の出力信号ＣＳ１−ＲＦのレベルはセットされ
ない。

【０１８８】第２の置換判定部３１００．２〜第６の置
換判定部３１００．６についても、それらが接続される
記憶セル列やロウまたはコラム判定を行う順序が第１の
置換判定部３１００．１とは異なるが、その動作は第１
の置換判定部３１００．１の動作と同様である。

【０１８９】ただし、各記憶セル列に書込まれるアドレ
スと、８番目の不良メモリセルＤＢＭ８が検出された際
にフリップフロップ回路３２１０の出力がセットされて
いるか否かとについては、各置換判定部によって異なっ
ている。

【０１９０】テストが終了した後、ＢＩＳＴ制御部２０
１０は、第１の置換判定部３１００．１から第６の置換
判定部３１００．６のフリップフロップ回路３２１０の
値に対応するリペアフェイル信号ＲＦを読取る。第１の
置換判定部３１００．１から第６の置換判定部３１０
０．６のうち、リペアフェイル信号ＲＦが“Ｌ”レベル
である置換判定部に接続されている記憶セル列であっ
て、かつ、有効な値を保持している記憶セル列、言い換
えると、ノードＭＶａ、ＭＶｂ、ＭＶｃ、ＭＶｄのう
ち、そのレベルが“Ｈ”レベルである記憶セル列に記憶
されている値が、置換するべきアドレスを示す。以上説
明した例では、第１の置換判定部３１００．１に対応す
る記憶セル列に記憶されたアドレスまたは第５の置換判
定部３１００．５に接続された記憶セル列に記録された
値に基づいて、スペアロウおよびスペアコラムで置換処
理をすればよい。

【０１９１】以上説明したようなＢＩＳＴ回路の構成で
は、被測定半導体記憶装置の記憶容量が大きくなって
も、回路規模を小さく抑えることができるため、半導体
記憶装置への内蔵が容易であるという利点がある。

【０１９２】さらに、実施の形態３では半導体記憶装置
内部にＢＩＳＴ回路が設けられる構成としたが、この発
明はこのような場合に限定されることなく、半導体記憶
装置が、たとえばロジック回路とともにワンチップ上に
集積化されている場合に、この半導体記憶装置のテスト
をするためにＢＩＳＴ回路が設けられる構成となってい
てもよい。

【０１９３】また、なお、以上の説明では、スペアロウ
が２本、スペアコラムが２本の場合を例として説明した
が、スペアロウおよびスペアコラムの数はこれらの値に
限定されることなく、たとえば、スペアロウおよびスペ
アコラムの本数が増えた場合には、それに応じて、増加
する組み合わせの数だけ置換判定部を設け、かつそれに
対応するロウアドレス記憶部およびコラムアドレス記憶
部を設ければよい。

【０１９４】一例として、スペアロウが３本で、スペア
コラムが３本である場合の図９に対応する系統図を図１
４に示す。

【０１９５】スペアロウが３本、スペアコラムが３本で
あるため、置換ステップは全部で６ステップあり、置換
処理を行なう順序は₍₃₊₃₎Ｃ₃＝２０通りだけの組合せが
存在する。

【０１９６】したがって、実施の形態１と同様の構成と
すれば、置換判定部は２０個、それに対応する記憶セル
列は６×２０＝１２０個必要となる。

【０１９７】しかしながら実施の形態３と同様の処理を
行なうこととすれば、図１４に示すように、ロウアドレ
ス記憶部の記憶セル列はＲ１〜Ｒ３４の３４個、コラム
アドレス記憶部の記憶セル列は、Ｃ１〜Ｃ３４の３４個
の合計６４個に減少させることが可能である。

【０１９８】より一般的に、スペアロウがｍ本、スペア
コラムがｎ本存在する場合でも同様に記憶セル列の数を
減少させることが可能となる。

【０１９９】なお、アドレス置換判定器５０００を実施
の形態２のアドレス置換判定回路３０００の代わりにテ
スタに用いることも可能である。

【０２００】［実施の形態４］図１５は実施の形態４の
アドレス置換判定器６０００の構成を示す概略ブロック
図である。

【０２０１】アドレス置換判定器６０００も、実施の形
態１のアドレス判定器３０００を置換えて動作すること
が可能である。以下では、このような構成について説明
する。

【０２０２】なお、図１５に示すアドレス置換判定器６
０００を実施の形態２のアドレス置換判定回路３０００
の代わりにテスタに用いることも可能である。

【０２０３】図１５のアドレス置換判定器６０００にお
いても、スペアロウが２本で、スペアコラムが２本の場
合の半導体記憶装置の解析を行なう場合に相当する。

【０２０４】記憶セル列Ｒ１〜Ｒ４および記憶セル列Ｃ
１〜Ｃ４の各々は、それぞれ実施の形態３の記憶セル列
Ｒ１〜Ｒ９、記憶セル列Ｃ１〜Ｃ９と同様の構成を有す
る。

【０２０５】図１５中のフリップフロップ回路ＳＦＲ１
〜ＳＦＲ４、ＳＦＣ１〜ＳＦＣ４の各々も、実施の形態
３のフリップフロップ回路ＳＦＲ１〜ＳＦＲ９またはＳ
ＦＣ１〜ＳＦＣ９と同様のものである。

【０２０６】図１６は、図１５中の各Ｃセルの構成を示
す概略ブロック図である。図１５中のＣセルは、図１６
に示すとおり、通常のＳＲＡＭと同様の構成を有するメ
モリセルである。すなわち、ワード線ＣＷＬが“Ｈ”レ
ベルのときに、アクセストランジスタＴＡ１およびＴＡ
２が導通状態となって、ビット線ＣＢＬの値と、その相
補のビット線／ＣＢＬの値を記憶素子ＢＳＥに記憶す
る。記憶素子ＢＳＥは、互いの入力ノードと出力ノード
が相互に接続する２つのインバータＩＮＶ１およびＩＮ
Ｖ２を含む。

【０２０７】再び図１５を参照して、Ｃセルアレイは、
４行×５１２列の第１のＣセルアレイがスペアロウ側
に、４行×８１９２列の第２のＣセルアレイがスペアコ
ラム側にそれぞれ設けられている。

【０２０８】第１のコラムデコーダ６０１０は、図２に
示したテスト信号発生器２０２０で生成されたコラムア
ドレス信号ＣＡ０−８により選択される、４行×５１２
列（スペアロウ側）の第１のＣセルアレイの５１２組の
ビット線対ＣＢＬ，／ＣＢＬ中の１組を、比較器２０６
０からの出力信号Ｐ／Ｆとその反転出力とにそれぞれ接
続する。

【０２０９】第２のコラムデコーダ６０２０は、テスト
信号発生器２０２０で生成された内部行アドレス信号Ｒ
Ａ０−１３により選択される、４行×８１９２列（スペ
アコラム側）のＣセルの８１９２組のビット線対ＣＢ
Ｌ，／ＣＢＬのうちの１組を、比較器２０６０の出力Ｐ
／Ｆおよびその反転信号とに接続する。

【０２１０】アドレス置換判定器６０００は、さらに、
記憶セル列Ｒ１〜Ｒ４および第１のＣセルアレイに対応
して設けられるロウ置換判定部６１００．１と、、記憶
セル列Ｃ１〜Ｃ４および第２のＣセルアレイに対応して
設けられるコラム置換判定部６１００．２と、ロウ置換
判定部６１００．１からのロウリペアフェイル信号ＲＦ
Ｒとコラム置換判定回路６１００．２からのコラムリペ
アフェイル信号ＲＦＣとを受けて、リペアフェイル信号
ＲＦを生成するＯＲ回路６０３０とを備える。

【０２１１】図１７は、図１５に示したロウ置換判定部
６１００．１の構成を説明するための概略ブロック図で
ある。コラム置換判定部６１００．２の構成も基本的に
同様である。

【０２１２】ロウ置換判定部６１００．１は、パス／フ
ェイル信号Ｐ／Ｆとコラム置換判定部６１００．２から
のミス信号ＭＳとを受けるＡＮＤ回路６１０１と、記憶
セル列Ｒ１の一致検出線ＭＨＬとフリップフロップ回路
ＳＦＲ１の出力とが入力ノードと接続するＡＮＤ回路６
１０２と、記憶セル列Ｒ２の一致検出線ＭＨＬと、フリ
ップフロップ回路ＳＦＲ２の出力とが入力ノードと接続
するＡＮＤ回路６１０４と、記憶セル列Ｒ３の一致検出
線ＭＨＬと、フリップフロップ回路ＳＦＲ３の出力とが
入力ノードと接続するＡＮＤ回路６１０６と、記憶セル
列Ｒ４の一致検出線ＭＨＬと、フリップフロップ回路Ｓ
ＦＲ４の出力とが入力ノードと接続するＡＮＤ回路６１
０８と、ＡＮＤ回路６１０２〜６１０８の出力を受け
て、信号ＭＳを出力する４入力ＮＯＲ回路６１１０とを
含む。

【０２１３】以下でも、ロウ置換判定部６１００．１の
ＡＮＤ回路６１０２〜６１０８の入力ノードのうち、一
致検出線ＭＨＬと接続する入力ノードをそれぞれノード
ＭＨａ、ＭＨｂ、ＭＨｃ、ＭＨｄで表わし、フリップフ
ロップ回路ＳＦＲ１〜ＳＦＲ４の出力と接続する入力ノ
ードをノードＭＶａ、ＭＶｂ、ＭＶｃ、ＭＶｄで表わす
ことにする。

【０２１４】ロウ置換判定部６１００．１はさらに、ノ
ードＭＶａのレベルの反転信号、ノードＭＶｂのレベル
の反転信号、ノードＭＶｃのレベルの反転信号、ノード
ＭＶｄのレベルの反転信号と、信号ＭＳと、ＡＮＤ回路
６１０１の出力信号とを受けて、これらの信号の論理積
を、記憶セル列Ｒ１の書込選択線ＴＷＬに与える書込選
択信号ＷＥａとして出力する論理ゲート６２００と、ノ
ードＭＶａのレベルの信号、ノードＭＶｂのレベルの反
転信号、ノードＭＶｃのレベルの反転信号、ノードＭＶ
ｄのレベルの反転信号と、信号ＭＳと、ＡＮＤ回路６１
０１の出力信号とを受けて、これらの信号の論理積を、
記憶セル列Ｒ２の書込選択線ＴＷＬに与える書込選択信
号ＷＥｂとして出力する論理ゲート６２０２と、ノード
ＭＶａのレベルの信号、ノードＭＶｂのレベルの信号、
ノードＭＶｃのレベルの反転信号、ノードＭＶｄのレベ
ルの反転信号と、信号ＭＳと、ＡＮＤ回路６１０１の出
力信号とを受けて、これらの信号の論理積を、記憶セル
列Ｒ３の書込選択線ＴＷＬに与える書込選択信号ＷＥｃ
として出力する論理ゲート６２０４と、ノードＭＶａの
レベルの信号、ノードＭＶｂのレベルの信号、ノードＭ
Ｖｃのレベルの信号、ノードＭＶｄのレベルの反転信号
と、信号ＭＳと、ＡＮＤ回路６１０１の出力信号とを受
けて、これらの信号の論理積を、記憶セル列Ｒ４の書込
選択線ＴＷＬに与える書込選択信号ＷＥｄとして出力す
る論理ゲート６２０６とを含む。

【０２１５】ロウ置換判定部６１００．１はさらに、ノ
ードＭＶａのレベル、ノードＭＶｂのレベル、ノードＭ
Ｖｃのレベル、ノードＭＶｄのレベル、信号ＭＳおよび
ＡＮＤ回路６１０１の出力信号を受けて、これらの論理
積を出力する６入力ＡＮＤ回路６２０８と、リセット信
号ＲＳＴに応じてリセットされ、ＡＮＤ回路６２０８の
出力に応じてセットされて、ロウリペアフェイル信号Ｒ
ＦＲ（コラム置換判定回路６１００．２ではコラムリペ
アフェイル信号ＲＦＣ）を出力するフリップフロップ回
路６２１０とを含む。

【０２１６】ロウ置換判定部６１００．１は、さらに、
ＡＮＤ回路６１０２の出力信号とＡＮＤ回路６１０１の
出力信号とを受けるＡＮＤ回路６３０２と、ＡＮＤ回路
６１０４の出力信号とＡＮＤ回路６１０１の出力信号と
を受けるＡＮＤ回路６３０４と、ＡＮＤ回路６１０６の
出力信号とＡＮＤ回路６１０１の出力信号とを受けるＡ
ＮＤ回路６３０６と、ＡＮＤ回路６１０８の出力信号と
ＡＮＤ回路６１０１の出力信号とを受けるＡＮＤ回路６
３０８とを含む。

【０２１７】ロウ置換判定部６１００．１は、さらに、
ＡＮＤ回路６３０２の出力信号と信号ＷＥａとを受け、
信号ＣＥａを出力するＯＲ回路６３１２と、ＡＮＤ回路
６３０４の出力信号と信号ＷＥｂとを受け、信号ＣＥｂ
を出力するＯＲ回路６３１４と、ＡＮＤ回路６３０６の
出力信号と信号ＷＥｃとを受け、信号ＣＥｃを出力する
ＯＲ回路６３１６と、ＡＮＤ回路６３０８の出力信号と
信号ＷＥｄとを受け、信号ＣＥｄを出力するＯＲ回路６
３１８とを含む。

【０２１８】信号ＣＥａ、ＣＥｂ、ＣＥｃ、ＣＥｄは、
それぞれ、第１のＣセルアレイのうち、１行目〜４行目
のＣセルのワード線にそれぞれ与えられる。

【０２１９】図１８は、図１５に示したアドレス置換判
定器６０００の動作を説明するためのタイミングチャー
トである。

【０２２０】図示していないが、テスト開始前にすべて
のフリップフロップのクリア動作を行なう必要がある。
また、すべてのＣセルに対して“Ｌ”レベルの値を書込
む動作を行なっておく必要もある。

【０２２１】テストを開始し、不良メモリセルＤＢＭ１
の検出時に、時刻ｔ１で信号Ｐ／Ｆが“Ｈ”レベルにな
ると、ロウ置換判定部６１００．１の信号ＷＥａが
“Ｈ”レベルになり、記憶セル列Ｒ１に不良メモリセル
ＤＢＭ１（ロウアドレスＲＦ１、コラムアドレスＣＦ
１）のロウアドレスＲＦ１が書込まれる。また、ロウ置
換判定部６１００．１の信号ＣＥａ（図１８中では、信
号Ｒ−ＭＨ−ＣＥａで示す）も“Ｈ”レベルになり、４
行×５１２列の１行目のＣＦ１列目のＣセルに“Ｈ”レ
ベルの値が書込まれる。

【０２２２】また、コラム置換判定部６１００．２の信
号ＷＥａが“Ｈ”レベルになり、記憶セル列Ｃ１に不良
メモリセルＤＢＭ１のコラムアドレスＣＦ１が書込まれ
る。また、コラム置換判定部６１００．２の信号ＣＥａ
（図１８中では、Ｃ−ＭＨ−ＣＥａで表す）も“Ｈ”レ
ベルになり、４行×８１９２列の１行目のＲＦ１列のＣ
セルに“Ｈ”レベルの値が書込まれる。

【０２２３】不良メモリセルＤＢＭ２（ロウアドレスＲ
Ｆ２、コラムアドレスＣＦ２）の検出時にも同様に、時
刻ｔ２で信号Ｐ／Ｆが活性となり、記憶セル列Ｒ２に不
良メモリセルＤＢＭ２のロウアドレスＲＦ２が書込ま
れ、４行×５１２列（スペアロウ側）の２行目のＣＦ２
列のＣセルに“Ｈ”レベルの値が書込まれる。また、記
憶セル列Ｃ２に不良メモリセルＤＢＭ２のコラムアドレ
スＣＦ２が書込まれ、４行×８１９２列（スペアロウ
側）の２行目のＲＦ２列のＣセルに“Ｈ”レベルの値が
書込まれる。

【０２２４】不良メモリセルＤＢＭ３（ロウアドレスＲ
Ｆ３、コラムアドレスＣＦ３）の検出時には、記憶セル
列Ｒ２に記憶されたロウアドレスが、不良メモリセルＤ
ＢＭ３のロウアドレスと一致するため、信号ＷＥａ、信
号ＷＥｂ、信号ＷＥｃ、信号ＷＥｄはすべて“Ｌ”レベ
ルのままで、記憶セル列Ｒ３への書込は行なわれない。

【０２２５】また、ロウ置換判定部６１００．１からの
信号ＭＳが“Ｌ”レベルになるため、コラム置換判定部
６１００．１への信号ＰＦＭが“Ｌ”レベルとなり、記
憶セル列Ｃ３への書込は行なわれない。ただし、ロウ置
換判定部６１００．１の信号ＣＥｂ（図１８中では、信
号Ｒ−ＭＨ−ＣＥｂ）は“Ｈ”レベルになるため、４行
×５１２列の２行目のＣＦ３列のＣセルに“Ｈ”レベル
の値が書込まれる。

【０２２６】不良メモリセルＤＢＭ４の検出時も同様
に、記憶セル列Ｒ３、Ｃ３への書込は行なわれないが、
４行×５１２行（スペアロウ側）の２行目のＣＦ４への
Ｃセルに“Ｈ”レベルの値が書込まれる。

【０２２７】不良メモリセルＤＢＭ５（ロウアドレスＲ
Ｆ５、コラムアドレスＣＦ５）の検出時にも同様に、時
刻ｔ３で信号Ｐ／Ｆが活性となり、記憶セル列Ｒ３に不
良メモリセルＤＢＭ５のロウアドレスＲＦ５が書込ま
れ、４行×５１２列（スペアロウ側）の３行目のＣＦ５
（＝ＣＦ３）列のＣセルに“Ｈ”レベルの値が書込まれ
る。また、記憶セル列Ｃ３に不良メモリセルＤＢＭ５の
コラムアドレスＣＦ５が書込まれ、４行×８１９２列
（スペアコラム側）の３行目のＲＦ５列のＣセルに
“Ｈ”レベルの値が書込まれる。

【０２２８】不良メモリセルＤＢＭ６〜ＤＢＭ８の検出
時についても、不良メモリセルＤＢＭ１〜ＤＢＭ３のい
ずれかと同じ動作を行なう。

【０２２９】テスト終了後、被測定半導体記憶装置がリ
ペア可能な場合、ＢＩＳＴ制御部２０１０は、アドレス
置換判定器６０００から、Ｒ１〜４、Ｃ１〜４、フリッ
プフロップの出力値Ｑ、Ｃセルの値を読取ることで、す
べての不良メモリセルのアドレスについて知ることがで
きる。ＢＩＳＴ制御部２０１０は、その不良メモリセル
のアドレスから被測定半導体記憶装置がリペア可能かど
うかを判定し、これに応じて、スペアロウデコーダ４
２、スペアコラムデコーダ５２に置換するべきアドレス
をプログラムできる。アドレス置換判定器６０００は、
回路規模が小さいため、半導体記憶装置への内蔵が容易
であるという利点がある。

【０２３０】また、アドレス置換判定器６０００をメモ
リテスタに用いた場合は、テスト終了後、解析装置４０
４０は、リペアするアドレスをリペア装置に送ることが
できる。

【０２３１】実施の形態４のアドレス置換判定器６００
０を備えたメモリテスタでは、従来のメモリテスタのフ
ェイルメモリに比べ、回路規模が小さい。そのため、被
測定半導体記憶装置の記憶容量が大きくなっても、元の
回路規模が小さいため、容量増加に対応するためのコス
トの増加が少ないという利点がある。

【０２３２】実施の形態４では、スペアロウ２本、スペ
アコラム２本の場合を例とした。これに応じて、図１５
に示した構成では、（２＋２）個の置換するべきアドレ
スを記憶させるために、ロウ側では４個の記憶セル列Ｒ
１〜Ｒ４が必要であり、コラム側でも４個の記憶セル列
Ｃ１〜Ｃ４が必要となっている。しかし、スペアの数は
何本であっても、記憶セル列Ｒ１〜４、Ｃ１〜４の数
と、ロウ置換判定部６１００．１、コラム置換判定部６
１００．２の端子数と、Ｃセルの数を増やせば対応可能
である。

【０２３３】また、半導体記憶装置または半導体記憶装
置を備えた装置では、他の用途で使用され、ＴＧセルま
たはＣセルと同じ構成のメモリセルを備えているものが
ある。たとえば、キャッシュメモリやキャッシュヒット
／ミスを判定するためのタグメモリなどである。そのよ
うな装置に実施の形態１〜４の回路を内蔵する場合は、
ＴＧセルをタグメモリと共有したり、またはＣセルをキ
ャッシュメモリと共有することが可能である。

【０２３４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０２３５】

【発明の効果】請求項１ないし５記載の半導体装置は、
比較的小さな回路規模で不良メモリセルの検出と冗長解
析とを行なうことが可能で、冗長解析機能を有するテス
ト回路を半導体装置自身に搭載することが可能である。

【０２３６】請求項６ないし９記載の半導体装置は、請
求項１ないし５記載の半導体装置の奏する効果に加え
て、さらに、回路規模の小さなテスト回路を実現するこ
とが可能である。

【０２３７】請求項１０または１２記載の半導体装置
は、請求項１ないし５記載の半導体装置の奏する効果に
加えて、さらに、回路規模の小さなテスト回路を実現す
ることが可能である。

【０２３８】請求項１１記載の半導体装置は、請求項１
０記載の半導体装置の奏する効果に加えて、さらに、置
換されるべきすべての不良アドレスに関する情報を獲得
することが可能である。

【０２３９】請求項１３ないし１７記載の半導体装置の
試験装置は、被測定半導体記憶装置または被測定半導体
装置に内蔵される半導体記憶装置のメモリ容量が増加し
た場合でも、高速に不良メモリセルの検出を行ない、か
つ冗長解析を行なうことを簡易な構成で実現可能であ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１のダイナミック型半導
体記憶装置１０００の全体構成を示す概略ブロック図で
ある。

【図２】図１に示したＢＩＳＴ回路２０００の構成を
説明するための概略ブロック図である。

【図３】図２に示したアドレス置換判定器３０００の
構成を説明するための概略ブロック図である。

【図４】図３に示したＴＧセルの構成を示す回路図で
ある。

【図５】図３に示した第１の置換判定部３１００．１
の構成を説明するための概略ブロック図である。

【図６】アドレス置換判定器３０００の動作を説明す
るための第１のタイミングチャートである。

【図７】アドレス置換判定器３０００の動作を説明す
るための第２のタイミングチャートである。

【図８】実施の形態２のテスタ４０００の構成を示す
概略ブロック図である。

【図９】各記憶セル列の状態の変化を説明するための
系統図である。

【図１０】実施の形態３のアドレス置換判定器５００
０の左半平面の構成を示す概略ブロック図である。

【図１１】実施の形態３のアドレス置換判定器５００
０の右半平面の構成を示す概略ブロック図である。

【図１２】アドレス置換判定器５０００の動作を説明
するための第１のタイミングチャートである。

【図１３】アドレス置換判定器５０００の動作を説明
するための第２のタイミングチャートである。

【図１４】スペアロウが３本で、スペアコラムが３本
である場合、各記憶セル列の状態の変化を説明するため
系統図である。

【図１５】実施の形態４のアドレス置換判定器６００
０の構成を示す概略ブロック図である。

【図１６】各Ｃセルの構成を示す概略ブロック図であ
る。

【図１７】図１５に示したロウ置換判定部６１００．
１の構成を説明するための概略ブロック図である。

【図１８】アドレス置換判定器６０００の動作を説明
するためのタイミングチャートである。

【図１９】半導体記憶装置のメモリアレイ部８０１０
に対して設けられる冗長回路の構成を示す概略ブロック
図である。

【図２０】メモリテスタ９０００の構成を示す概略ブ
ロック図である。

【符号の説明】

１１制御信号入力端子群、１３アドレス信号入力端
子群、１５データ入出力端子群、１８外部電源端
子、１９外部接地端子、２６コントロール回路、３
０アドレスバッファ、４０行デコーダ、４２スペ
アロウデコーダ、４５ワード線ドライバ、５０列デ
コーダ、５２スペアコラムデコーダ、５４コラム選
択線、６０センスアンプ、７０内部電位発生回路、
７２内部制御信号バス、７６データバス、８０読
出アンプ／書込ドライバ、８５入出力バッファ、１０
０メモリセルアレイ、２００列選択ゲート、１００
０ＤＡＲＭ、２０００ＢＩＳＴ回路、３０００アド
レス置換判定部、３１００．１〜３１００．６置換判
定部、ＲＭ１〜ＲＭ６ロウアドレス記憶部、ＣＭ１
〜ＣＭ６コラムアドレス記憶部。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 12/16 ３１０Ｇ０６Ｆ 12/16 ３３０Ａ３３０Ｇ０１Ｒ 31/28 ＶＨ０１Ｌ 27/04 Ｂ 21/822 Ｈ０１Ｌ 27/04 ＴＦターム(参考） 2G032 AA07 AB02 AB20 AC03 AD05 AE08 AE11 AK11 5B018 GA03 GA06 HA21 HA25 JA04 JA12 JA21 KA13 KA16 NA02 PA03 QA13 RA11 5F038 DF05 DT08 DT14 DT18 EZ20 5L106 CC14 CC17 DD08 DD22 DD23 DD24

Claims

【特許請求の範囲】

【請求項１】各々が記憶データを保持するための複数
のメモリセルが行列状に配置されるメモリセルアレイを
備え、前記メモリセルアレイは、複数の正規メモリセルを含む正規メモリセルアレイと、複数の予備メモリセルを含む予備メモリセルアレイとを
含み、アドレス信号に応じて、前記メモリセルを選択するため
のメモリセル選択回路と、選択された前記メモリセルとの間で前記記憶データを授
受するためのデータ伝達回路と、前記正規メモリセル中の不良メモリセルを検出し、いず
れの前記予備メモリセルで置換するかを決定するテスト
回路とをさらに備え、前記テスト回路は、前記メモリセルを順次選択するための前記アドレス信号
を生成し、テスト書込み動作において選択された前記メ
モリセルに書込むテストデータと、テスト読出動作にお
いて前記メモリセルから読み出されるべき期待値データ
とを生成する信号生成回路と、前記テスト読出動作において、前記選択されたメモリセ
ルからの記憶データと前記期待値データとを比較する比
較回路と、前記比較回路の比較結果に応じて、不良メモリセルに対
応する不良アドレスを記憶するためのアドレス記憶回路
と、前記アドレス記憶回路に保持された前記不良アドレスに
応じて、いずれの前記予備メモリセルで置換するかを判
定する判定回路とを含み、前記アドレス記憶回路は、順次検出される不良アドレス
のうち、すでに記憶されている不良アドレスと異なる不
良アドレスを選択的に記憶する、半導体装置。
【請求項２】前記予備メモリセルアレイは、ｍ個（ｍ：自然数）の予備メモリセル行と、ｎ個（ｎ：自然数）の予備メモリセル列とを有し、前記判定回路は、前記ｍ個の予備メモリセル行と前記ｎ個の予備メモリセ
ル列とを、前記不良メモリセルを含む正規メモリセル行
または正規メモリセル列と順次置換するステップの順序
の組合せのぞれぞれに対応して設けられる複数の置換判
定部を含み、前記アドレス記憶回路は、前記複数の置換判定部にぞれぞれ対応して設けられ、前
記不良アドレスのうちｍ個の不良行アドレスを記憶する
ためのｍ個の記憶セル列と、前記複数の置換判定部にぞれぞれ対応して設けられ、前
記不良アドレスのうちｎ個の不良列アドレスを記憶する
ためのｎ個の記憶セル列とを含み、各前記置換判定部は、対応する前記ｍ個の記憶セル列と
前記ｎ個の記憶セル列とを、すでに記憶されている前記
不良行アドレスまたは前記不良列アドレスとは少なくと
も行アドレスまたは列アドレスのいずれか一方が異なる
不良メモリセルが検出されたときに、対応するステップ
の順序に従って活性化する、請求項１記載の半導体装
置。
【請求項３】前記ｍ個の記憶セル列の各々は、前記信号生成回路の生成する行アドレス信号の各ビット
データを受けて、すでに記憶しているビットデータとの
比較を行なう複数の第１の比較記憶セルと、前記第１の比較記憶セルの比較結果を伝達する第１の一
致検出線と、前記第１の比較記憶セルへの前記ビットデータの書込み
を指示するための第１の書込み選択線とを有し、前記ｎ個の記憶セル列の各々は、前記信号生成回路の生成する列アドレス信号の各ビット
データを受けて、すでに記憶しているビットデータとの
比較を行なう複数の第２の比較記憶セルと、前記第２の比較記憶セルの比較結果を伝達する第２の一
致検出線と、前記第２の比較記憶セルへの前記ビットデータの書込み
を指示するための第２の書込み選択線とを有し、前記置換判定部は、前記第１および第２の一致検出線に
より伝達された比較結果に基づいて、前記対応するステ
ップの順序に従って、前記第１のおよび第２の書込み選
択線を選択的に活性化する、請求項２記載の半導体装
置。
【請求項４】前記アドレス信号のビットデータは、相
補信号として前記第１および第２の比較記憶セルにそれ
ぞれ与えられ、前記記憶セル列の各々は、対応する一致検出線のレベルをプリチャージするプリチ
ャージ回路を含み、各前記第１および第２の比較記憶セルは、第１および第２の入力ノードを有し、対応するビットデ
ータを相補的に記憶するための双安定素子と、前記双安定素子の第１の入力ノードと前記相補信号の一
方とを、前記第１または第２の書込み選択線のうちの対
応する一方の活性化に応じて結合する第１のアクセスト
ランジスタと、前記双安定素子の第２の入力ノードと前記相補信号の他
方とを、前記第１または第２の書込み選択線のうちの前
記対応する一方の活性化に応じて結合する第２のアクセ
ストランジスタと、前記相補信号の一方と前記第２の入力ノードの電位レベ
ルとに応じて、前記対応する一致検出線を放電する第１
の放電回路と、前記相補信号の他方と前記第１の入力ノードの電位レベ
ルとに応じて、前記対応する一致検出線を放電する第２
の放電回路とを含む、請求項３記載の半導体装置。
【請求項５】前記ｍ個の記憶セル列の各々は、前記第１の書込み選択線のうちの対応する第１の書込み
選択線が活性化されたことを記憶する第１の更新情報記
憶回路をさらに有し、前記ｎ個の記憶セル列の各々は、前記第２の書込み選択線のうちの対応する第２の書込み
選択線が活性化されたことを記憶する第２の更新情報記
憶回路をさらに有し、各前記置換判定部は、前記第１および第２の更新情報記憶回路からの情報と、
前記第１および第２の一致検出線により伝達された比較
結果に基づいて、すでに記憶されている不良アドレスと
新たに検出された不良アドレスとが一致しているかを検
出する一致判定回路と、前記一致判定回路の判定結果と、前記第１および第２の
更新情報記憶回路からの情報とに基づいて、前記対応す
るステップの順序に従って、前記第１のおよび第２の書
込み選択線を選択的に活性化する書込み選択回路と、前記ｍ個の予備メモリセル行および前記ｎ個の予備メモ
リセル列に対して置換されるべき不良アドレスを検出し
た後に、さらに新たな不良アドレスが検出されるか否か
に応じて、救済可能性を判定する救済判定回路とを含
む、請求項３記載の半導体装置。
【請求項６】前記予備メモリセルアレイは、ｍ個（ｍ：自然数）の予備メモリセル行と、ｎ個（ｎ：自然数）の予備メモリセル列とを有し、前記判定回路は、前記ｍ個の予備メモリセル行と前記ｎ個の予備メモリセ
ル列とを、前記不良メモリセルを含む正規メモリセル行
または正規メモリセル列と順次置換するステップの順序
の組合せのぞれぞれに対応して設けられる複数の置換判
定部を含み、前記アドレス記憶回路は、前記複数の置換判定部のうち、前記順次置換するステッ
プ中の第ｉ番（ｉ：自然数、１≦ｉ≦ｍ＋ｎ）のステッ
プにおいて、前記第ｉ番のステップに至るまでの前記予
備メモリセル行と前記予備列メモリセルとの置換順序が
共通な置換判定部のグループに対応して、前記第ｉ番の
ステップごとに設けられる複数の記憶セル列とを含み、各前記置換判定部は、対応する前記複数の記憶セル列
を、すでに記憶されている前記不良行アドレスまたは前
記不良列アドレスとは少なくとも行アドレスまたは列ア
ドレスのいずれか一方が異なる不良メモリセルが検出さ
れたときに、対応するステップの順序に従って活性化す
る、請求項１記載の半導体装置。
【請求項７】前記複数の記憶セル列のうち前記予備メ
モリセル行との置換に対応する記憶セル列の各々は、前記信号生成回路の生成する行アドレス信号の各ビット
データを受けて、すでに記憶しているビットデータとの
比較を行なう複数の第１の比較記憶セルと、前記第１の比較記憶セルの比較結果を伝達する第１の一
致検出線と、前記第１の比較記憶セルへの前記ビットデータの書込み
を指示するための第１の書込み選択線とを有し、前記複数の記憶セル列のうち前記予備メモリセル列との
置換に対応する記憶セル列の各々は、前記信号生成回路の生成する列アドレス信号の各ビット
データを受けて、すでに記憶しているビットデータとの
比較を行なう複数の第２の比較記憶セルと、前記第２の比較記憶セルの比較結果を伝達する第２の一
致検出線と、前記第２の比較記憶セルへの前記ビットデータの書込み
を指示するための第２の書込み選択線とを有し、前記置換判定部は、前記第１および第２の一致検出線に
より伝達された比較結果に基づいて、前記対応するステ
ップの順序に従って、前記第１のおよび第２の書込み選
択線を選択的に活性化する、請求項６記載の半導体装
置。
【請求項８】前記アドレス信号のビットデータは、相
補信号として前記第１および第２の比較記憶セルにそれ
ぞれ与えられ、前記記憶セル列の各々は、対応する一致検出線のレベルをプリチャージするプリチ
ャージ回路を含み、各前記第１および第２の比較記憶セルは、第１および第２の入力ノードを有し、対応するビットデ
ータを相補的に記憶するための双安定素子と、前記双安定素子の第１の入力ノードと前記相補信号の一
方とを、前記第１または第２の書込み選択線のうちの対
応する一方の活性化に応じて結合する第１のアクセスト
ランジスタと、前記双安定素子の第２の入力ノードと前記相補信号の他
方とを、前記第１または第２の書込み選択線のうちの前
記対応する一方の活性化に応じて結合する第２のアクセ
ストランジスタと、前記相補信号の一方と前記第２の入力ノードの電位レベ
ルとに応じて、前記対応する一致検出線を放電する第１
の放電回路と、前記相補信号の他方と前記第１の入力ノードの電位レベ
ルとに応じて、前記対応する一致検出線を放電する第２
の放電回路とを含む、請求項７記載の半導体装置。
【請求項９】前記複数の記憶セル列のうち前記予備メ
モリセル行との置換に対応する記憶セル列の各々は、前記第１の書込み選択線のうちの対応する第１の書込み
選択線が活性化されたことを記憶する第１の更新情報記
憶回路をさらに有し、前記複数の記憶セル列のうち前記予備メモリセル列との
置換に対応する記憶セル列の各々は、前記第２の書込み選択線のうちの対応する第２の書込み
選択線が活性化されたことを記憶する第２の更新情報記
憶回路をさらに有し、各前記置換判定部は、前記第１および第２の更新情報記憶回路からの情報と、
前記第１および第２の一致検出線により伝達された比較
結果に基づいて、すでに記憶されている不良アドレスと
新たに検出された不良アドレスとが一致しているかを検
出する一致判定回路と、前記一致判定回路の判定結果と、前記第１および第２の
更新情報記憶回路からの情報とに基づいて、前記対応す
るステップの順序に従って、前記第１のおよび第２の書
込み選択線を選択的に活性化する書込み選択回路と、前記ｍ個の予備メモリセル行および前記ｎ個の予備メモ
リセル列に対して置換されるべき不良アドレスを検出し
た後に、さらに新たな不良アドレスが検出されるか否か
に応じて、救済可能性を判定する救済判定回路とを含
む、請求項７記載の半導体装置。
【請求項１０】前記予備メモリセルアレイは、ｍ個（ｍ：自然数）の予備メモリセル行と、ｎ個（ｎ：自然数）の予備メモリセル列とを有し、前記アドレス記憶回路は、（ｍ＋ｎ）個の不良行アドレスを記憶するための（ｍ＋
ｎ）個の第１の記憶セル列と、前記第１の記憶セル列にそれぞれ対応して設けられ、
（ｍ＋ｎ）個の不良列アドレスを記憶するための（ｍ＋
ｎ）個の第２の記憶セル列とを含み、前記判定回路は、前記第１および第２の記憶セル列にすでに記憶されてい
る前記不良行アドレスまたは前記不良列アドレスとは少
なくとも行アドレスまたは列アドレスのいずれか一方が
異なる不良メモリセルが検出されたときに、前記第１お
よび第２の記憶セル列の次の組に前記新たに検出された
不良アドレスを記憶させる、請求項１記載の半導体装
置。
【請求項１１】前記アドレス記憶回路は、前記（ｍ＋ｎ）個の第１の記憶セル列にそれぞれ対応し
て設けられる（ｍ＋ｎ）個の第３の記憶セル列と、前記（ｍ＋ｎ）個の第２の記憶セル列にそれぞれ対応し
て設けられる（ｍ＋ｎ）個の第４の記憶セル列とをさら
に含み、前記判定回路は、各前記第１の記憶セル列に保持される不良行アドレスと
同一の行アドレスを有する不良アドレスの不良列アドレ
スに対応するデータを前記第３の記憶セルのうちの対応
する第３の記憶セル列に記憶させ、各前記第２の記憶セル列に保持される不良列アドレスと
同一の列アドレスを有する不良アドレスの不良行アドレ
スに対応するデータを前記第４の記憶セルのうちの対応
する第３の記憶セル列に記憶させる、請求項１０記載の
半導体装置。
【請求項１２】前記判定回路は、前記第１の記憶セル列に対応して設けられる行置換判定
部と、前記第２の記憶セル列に対応して設けられる列置換判定
部とを含み、前記第１の記憶セル列の各々は、前記信号生成回路の生成する行アドレス信号の各ビット
データを受けて、すでに記憶しているビットデータとの
比較を行なう複数の第１の比較記憶セルと、前記第１の比較記憶セルの比較結果を伝達する第１の一
致検出線と、前記第１の比較記憶セルへの前記ビットデータの書込み
を指示するための第１の書込み選択線とを有し、前記第２の記憶セル列の各々は、前記信号生成回路の生成する列アドレス信号の各ビット
データを受けて、すでに記憶しているビットデータとの
比較を行なう複数の第２の比較記憶セルと、前記第２の比較記憶セルの比較結果を伝達する第２の一
致検出線と、前記第２の比較記憶セルへの前記ビットデータの書込み
を指示するための第２の書込み選択線とを有し、前記行置換判定部は、前記第１の一致検出線により伝達
された比較結果および前記列置換判定部の一致検出結果
とに基づいて、前記第１の書込み選択線を順次活性化
し、前記列置換判定部は、前記第２の一致検出線により伝達
された比較結果および前記行置換判定部の一致検出結果
とに基づいて、前記第２の書込み選択線を順次活性化す
る、請求項１０記載の半導体装置。
【請求項１３】正規メモリセルアレイとｍ個（ｍ：自
然数）の予備メモリセル行とｎ個（ｎ：自然数）の予備
メモリセル列とを有するメモリセルアレイを備えた半導
体装置の試験装置であって、前記半導体記憶装置のメモリセルを順次選択するための
アドレス信号を生成し、テスト書込み動作において選択
された前記メモリセルに書込むテストデータと、テスト
読出動作において前記メモリセルから読み出されるべき
期待値データとを生成する信号生成装置と、前記テスト読出動作において、前記選択されたメモリセ
ルからの記憶データと前記期待値データとを比較する比
較器と、前記比較器の比較結果に応じて、不良メモリセルに対応
する不良アドレスを記憶するためのアドレス記憶回路
と、前記アドレス記憶回路に保持された前記不良アドレスに
応じて、いずれの前記予備メモリセルで置換するかを判
定する判定回路とを含み、前記アドレス記憶回路は、順次検出される不良アドレス
のうち、すでに記憶されている不良アドレスと異なる不
良アドレスを選択的に記憶する、半導体装置の試験装
置。
【請求項１４】前記判定回路は、前記ｍ個の予備メモリセル行と前記ｎ個の予備メモリセ
ル列とを、前記不良メモリセルを含む正規メモリセル行
または正規メモリセル列と順次置換するステップの順序
の組合せのぞれぞれに対応して設けられる複数の置換判
定部を含み、前記アドレス記憶回路は、前記複数の置換判定部にぞれぞれ対応して設けられ、前
記不良アドレスのうちｍ個の不良行アドレスを記憶する
ためのｍ個の記憶セル列と、前記複数の置換判定部にぞれぞれ対応して設けられ、前
記不良アドレスのうちｎ個の不良列アドレスを記憶する
ためのｎ個の記憶セル列とを含み、各前記置換判定部は、対応する前記ｍ個の記憶セル列と
前記ｎ個の記憶セル列とを、すでに記憶されている前記
不良行アドレスまたは前記不良列アドレスとは少なくと
も行アドレスまたは列アドレスのいずれか一方が異なる
不良メモリセルが検出されたときに、対応するステップ
の順序に従って活性化する、請求項１３記載の半導体装
置の試験装置。
【請求項１５】前記判定回路は、前記ｍ個の予備メモリセル行と前記ｎ個の予備メモリセ
ル列とを、前記不良メモリセルを含む正規メモリセル行
または正規メモリセル列と順次置換するステップの順序
の組合せのぞれぞれに対応して設けられる複数の置換判
定部を含み、前記アドレス記憶回路は、前記複数の置換判定部のうち、前記順次置換するステッ
プ中の第ｉ番（ｉ：自然数、１≦ｉ≦ｍ＋ｎ）のステッ
プにおいて、前記第ｉ番のステップに至るまでの前記予
備メモリセル行と前記予備列メモリセルとの置換順序が
共通な置換判定部のグループに対応して、前記第ｉ番の
ステップごとに設けられる複数の記憶セル列とを含み、各前記置換判定部は、対応する前記複数の記憶セル列
を、すでに記憶されている前記不良行アドレスまたは前
記不良列アドレスとは少なくとも行アドレスまたは列ア
ドレスのいずれか一方が異なる不良メモリセルが検出さ
れたときに、対応するステップの順序に従って活性化す
る、請求項１３記載の半導体装置の試験装置。
【請求項１６】前記アドレス記憶回路は、（ｍ＋ｎ）個の不良行アドレスを記憶するための（ｍ＋
ｎ）個の第１の記憶セル列と、前記第１の記憶セル列にそれぞれ対応して設けられ、
（ｍ＋ｎ）個の不良列アドレスを記憶するための（ｍ＋
ｎ）個の第２の記憶セル列とを含み、前記判定回路は、前記第１および第２の記憶セル列にすでに記憶されてい
る前記不良行アドレスまたは前記不良列アドレスとは少
なくとも行アドレスまたは列アドレスのいずれか一方が
異なる不良メモリセルが検出されたときに、前記第１お
よび第２の記憶セル列の次の組に前記新たに検出された
不良アドレスを記憶させる、請求項１３記載の半導体装
置の試験装置。
【請求項１７】前記アドレス記憶回路は、前記（ｍ＋ｎ）個の第１の記憶セル列にそれぞれ対応し
て設けられる（ｍ＋ｎ）個の第３の記憶セル列と、前記（ｍ＋ｎ）個の第２の記憶セル列にそれぞれ対応し
て設けられる（ｍ＋ｎ）個の第４の記憶セル列とをさら
に含み、前記判定回路は、各前記第１の記憶セル列に保持される不良行アドレスと
同一の行アドレスを有する不良アドレスの不良列アドレ
スに対応するデータを前記第３の記憶セルのうちの対応
する第３の記憶セル列に記憶させ、各前記第２の記憶セル列に保持される不良列アドレスと
同一の列アドレスを有する不良アドレスの不良行アドレ
スに対応するデータを前記第４の記憶セルのうちの対応
する第３の記憶セル列に記憶させる、請求項１６記載の
半導体装置の試験装置。