JP2006004475A - 半導体集積回路装置 - Google Patents

Abstract

【課題】データ記憶装置の実働試験を安価にかつ高速に行うことができる構成を持った半導体集積回路装置を提供することを目的とする。
【解決手段】書き込みデータを記憶するデータ記憶装置１１と、前記書き込みデータを保持する保持回路３と、通常モードの書き込み動作においては前記保持回路３に保持された前記書き込みデータを前記データ記憶装置１１に供給し、検査モードの書き込み動作においては前記保持回路３に保持された前記書き込みデータを通常モードの書き込み動作と略同等の周波数の反転制御信号に応じて反転または非反転して前記データ記憶装置１１に供給するデータ書き込み回路１０と、前記データ記憶装置１１からの読み出しデータを出力するデータ読み出し回路２０とを具備する半導体集積回路装置。
【選択図】 図３

Description

本発明は、データ記憶装置の検査回路を内蔵した半導体集積回路装置に関する。

データ記憶装置に記憶されるデータ量が大量になるに従って、データの書き込み、読み出し周波数を決定するために用いられるクロック周波数が高くなり、従って動作速度もますます速くなってきている。このような大容量、高速のデータ記憶装置の動作検査を行う場合、検査装置もデータ記憶装置の動作速度に見合う高速検査を行う機能を持たなければならない。即ち、検査時にデータ記憶装置に供給される書き込みデータあるいはデータ記憶装置から読み出した被検査データと比較するための期待値データを高速でデータ記憶装置に供給し、或いは外部から与えるために高速データ線が必要となるが、このような検査装置は高価なものとなる。

また、廉価な検査装置を用いようとする場合はクロック周波数を低くせざるを得ないので大容量のデータ記憶装置では検査に時間が掛かる上に、高速動作時にのみ現れるような不具合を見つけ出すことが不可能となる。

従来の半導体集積回路装置の試験方法として例えば下記の特許文献１に記載されているものがある。しかし、この特許文献１に記載されている試験方法では、ＲＡＭに外部から供給されたインクリメントアドレス命令に基づいて回路内部でデクリメントアドレス命令を生成する方法が記載されているのみであり、上記のような従来の問題点を解決するための手段については何も述べられてはいない。
特開平１１−２６００９５号公報

この発明の目的は、データ記憶装置の動作試験を安価にかつ高速に行うことができる構成を持った半導体集積回路装置を提供することである。

この発明の一態様の半導体集積回路装置は、
書き込みデータを記憶するデータ記憶装置と、
前記書き込みデータを保持する保持回路と、
通常モードの書き込み動作においては前記保持回路に保持された前記書き込みデータを前記データ記憶装置に供給し、検査モードの書き込み動作においては前記保持回路に保持された前記書き込みデータを通常モードの書き込み動作と略同等の周波数の反転制御信号に応じて反転または非反転して前記データ記憶装置に供給するデータ書き込み回路と、
前記データ記憶装置からの読み出しデータを出力するデータ読み出し回路と、
を具備する。

このような構成により、検査時にデータ記憶装置に書き込まれるべき検査用データ或いはデータ記憶装置から読み出したデータとの比較のための期待値データ即ち検査基準データを予め登録しておき、この登録されたデータそのまま使うか、反転して使うかを高速信号である反転制御信号で指示することにより、検査用データあるいは期待値データを簡単且つ確実に用意できるので、データ記憶装置の動作試験を安価にかつ高速に行うことができる構成を持った半導体集積回路装置を提供することができる。

以下、図面を参照してこの発明の実施の形態を詳細に説明する。

図１はこの発明の半導体集積回路装置を半導体記憶装置に対するデータ書き込み回路１０に適用した第１の実施形態の全体の構成を示すブロック図である。

図１においてデータ記憶装置１に記憶すべき書き込みデータはまずバッファ制御回路２にバッファアドレス信号とともに供給される。バッファ制御回路２において、供給されたバッファアドレス信号は複数ビットの書き込みデータのうちでデータ記憶装置１に記憶すべきデータ部を選択してデータレジスタ３に送るとともに、マスクすべきデータ部に対応するマスクアドレスをマスクレジスタ４に供給する。

データレジスタ３に保持されたデータ部はビット毎に排他的論理和回路で構成された反転器５の一方の入力端子に供給される。この反転器５の他方の入力端子には反転制御信号が供給される。この実施の形態では、この反転制御信号は通常の書き込みモード時にはＬレベルであり、従って反転器５はスルーパスとなり、データレジスタ３から出力された書き込みデータビットは反転されずに記憶装置１に供給される。

このとき、マスクレジスタ４にはマスクすべきデータ部に対応するアドレスデータが保持されているので、このマスクすべきデータ部以外の記憶すべきデータ部のみがデータ記憶装置１に書き込まれることになる。

一方、検査モード時には反転制御信号はＨレベルとなり、データレジスタ３からの書き込みデータの各ビットは反転器５により反転されてデータ記憶装置１にアドレス信号とともに供給される。このとき、通常の書き込みモード時と同様に、マスクレジスタ４にはマスクすべきデータ部に対応するアドレスデータが保持されているので、反転器５により反転された書き込みデータのうちマスクすべきデータ部以外の記憶すべきデータ部のみが検査用書き込みデータとしてアドレス信号に応じてデータ記憶装置１に書き込まれる。このように、マスクレジスタ４にラッチされたマスクアドレスデータは、通常の書き込みモード時にも検査モード時にもデータ記憶装置１に対するデータ記憶時に記憶すべきデータ部を指定するために用いられる。

この実施の形態では、Ｈレベルの１ビットの高速の反転制御信号をデータ反転時に用いたが、Ｌレベルで書き込みデータを反転するように反転制御信号を構成してもよい。また、検査モード時に反転された書き込みデータを用いたが、反転されない書き込みデータを用いるようにしてもよい。また、反転制御信号は検査時にデータレジスタ３からのデータを反転して検査データとして指示する信号として用いられるが、反転しないデータを検査データとして指示する信号として用いられるように設定してもよい。以下に述べる他の実施の形態でも同様である。

この実施の形態で用いられるデータ記憶装置１は高速、大容量の半導体記憶装置であるものとする。従って、反転制御信号も同等に高速信号でなければならない。この高速の反転制御信号は外部から供給、或いは書き込み回路１０内で形成してもよいが、ここでは例えばバッファアドレス信号を構成する複数ビットの中から通常の書き込みモード時にＬレベル、検査モード時にＨレベルとなる１ビットの信号を選んで反転制御信号として用いることができる。

このバッファアドレス信号は、大容量、高速動作のデータ記憶装置１に対する動作信号の１つとして通常の書き込みモード時に用いられるものであるから、検査モード時にも通常の書き込みモード時と同様の高速動作が保証されていることになる。即ち、このバッファアドレス信号は高速信号であり、従って、特に高速の信号線を増設しなくても書き込み動作と同等の速度で反転制御を行うことができる信号を得ることができる。

従って、検査用の高速信号源を外部あるいは内部で生成してデータ記憶装置１に対して供給するように設ける必要がない。また、色々な書き込みデータを反転して検査用データとすることができるので、検査用データの内容に制限がなく、検査の高い自由度が保証できる。

また、反転制御信号としてデータ記憶装置１に対するアドレス信号やコマンドなどの信号の一部を利用してもよいし、あるいは外部で形成した既存の高速の制御信号を用いてもよい。あるいは書き込みモードと検査モードを指定する高速の信号があればこれを利用することもできる。この場合、制御信号は１ビットの信号であるから多くの場合これに利用できるビット信号が存在し、これの形成のために大規模な信号形成回路を設ける必要もなく、高速信号線の増設も必要無く、コストを低く押さえることができる。

図１の書き込み回路に示したように、反転制御信号により反転器５を制御するのみで、通常の書き込み動作を行うことができるとともに、予めデータレジスタ３に登録されているデータを用いて検査用のデータを形成してデータ記憶装置１に供給できるので、この実施形態の半導体集積回路装置は簡単な構成であり、廉価にできる。また、通常モードでの書き込み動作と同等の速度で検査用データを生成して、高速、大容量のデータ記憶装置１に供給することができる。

図２には、この発明の半導体集積回路装置を検査モード時におけるデータ記憶装置からのデータ読み出し回路２０に適用した第２の実施形態の全体の構成を示すブロック図を示す。

図２において、通常の読み出しモード時にアドレス信号に応じてデータ記憶装置１１から読み出された読み出しデータはデータバッファ１２を介して排他的論理和回路で構成された一致判定回路１３の一方の入力端にビット毎に供給される。この一致判定回路１３の他方の入力端には排他的論理和回路で構成された反転器１４の出力が供給される。

この反転器１４の一方の入力端には、データ記憶装置１１の検査モード時にこの検査対象となっている記憶装置１１から読み出された読み出しデータに対する検査基準データとなる期待値データが予め保持されている期待値レジスタ１５の出力端が接続される。この期待値レジスタ１５には例えばデータ記憶装置１１に記憶の為に供給される書き込みデータが期待値データとして保持される。

この期待値レジスタ１５は通常の読み出しモード時には例えばコマンドにより不活性化されてその出力端には常時Ｌレベルが現れるように設定されている。また、通常の読み出しモード時には、前述の実施の形態同様、反転制御信号もＬレベルに設定されているから反転器１４の出力は常にＬレベルとなっている。従って、一致判定回路１３は通常の読み出しモード時にはスルーパス回路として動作するようになり、記憶装置１１からデータバッファ１２に読み出された読み出しデータはそのままの状態でＡＮＤゲートで構成されるバッファアドレス選択回路１６の一方の入力端子に供給される。

バッファアドレス選択回路１６の他方の入力端子にはマスクアドレスデータがマスクレジスタ１７を介して供給される。この結果、バッファアドレス選択回路１６からはマスク
されるべきデータがマスクされて、通常の読み出しモード時における必要な読み出しデータのみが出力される。

検査モード時に先立ってデータ記憶装置１１に記憶されている検査対象の記憶データに対応する検査基準データとなる期待値データが予め期待値レジスタ１５に保持される。この期待値レジスタ１５からの期待値データは反転器１４の一方の入力に供給される。期待値データとしてはたとえばデータ記憶装置１１に検査対象データが書き込まれるときにこのデータを期待値レジスタ１５に格納しておくことでよい。

ここで、例えば図１の実施形態と同様に外部から供給されるバッファアドレス信号のうちで通常の読み出しモード時にはＬレベルで、検査モード時にはＨレベルとなるビット信号を利用し、このバッファアドレスビット信号を反転制御信号として反転器１４の他方の入力端に供給する。この結果、期待値レジスタ１５から出力された期待値データは反転器１４で反転されて一致判定器１３の一方の入力端に供給される。

一致判定器１３の他方の入力として検査対象の読み出しデータがデータ記憶装置１１からデータバッファ１２を介して供給されているから、２つのビットデータが（１，１）または（０，０）で一致すれば一致判定器１３の出力は（０）で偽、不一致のときは（１）で真となる。この判定出力はバッファアドレス選択回路１６に供給され、マスクレジスタ１７に格納されているマスクアドレスデータとの論理和の演算が行われ、マスク対象のデータはマスクされ、それ以外の必要な被検査読み出しデータのみが判定結果信号として出力される。

図１に示された第１の実施形態の書き込み回路１０と同様、この第２の実施形態の場合にも、データ記憶装置１１の読み出しデータ回路２０内に一致判定器１３、反転器１４、期待値レジスタ１５、マスクレジスタ１７を設けることにより、簡単な回路構成によりデータ記憶装置１１からの読み出しデータの検査を簡単、且つ高速で行うことができる。

図３はこの発明の半導体集積回路装置を、検査モード時におけるデータ記憶装置１１へのデータ書き込み回路１０およびデータ記憶装置１１からのデータ読み出し回路２０に適用した第３の実施形態の全体の構成を示すブロック図である。

図３において、バッファ制御回路２に供給された書き込みデータはバッファアドレス信号の指定によりマスクされ、それ以外の書き込みデータのみがデータレジスタ３に送られる。マスクに用いられるマスクアドレスデータはマスクレジスタ４に送られる。

データレジスタ３のデータ出力端子は反転器５の一方の入力端に接続されるとともにデータ読み出し回路２０側の反転器１４の一方の入力端に接続される。従って、この実施形態ではデータレジスタ３はデータ読み出し回路２０側では図２の期待値レジスタとしても共用される。尚、この図３に示した実施形態ではデータ記憶装置１１に対するデータ書き込みとデータ記憶装置１１からのデータ読み出しは同時に行われない設定となっているものとする。

ここで、モードセレクト信号が反転制御信号としてデータ書き込み回路１０側の反転器５およびデータ読み出し回路２０側の反転器１４に共通に供給される。前記図１、図２の実施形態と同様にこのモードセレクト信号は例えば選択されたバッファアドレス信号の所定の１ビットに基づいて形成されるものとする。また、マスクレジスタ４もデータ書き込み回路１０およびデータ読み出し回路２０に共通に設けられる。即ち、マスクレジスタ４からのマスクアドレスデータはデータ記憶装置１１に供給されるとともに判定結果出力用のバッファアドレスセレクタ１６に供給されるように構成される。

通常の書き込みモード時にはモードセレクト信号がＬレベルとなっているから、反転器５はスルーパスとして動作し、データレジスタ３に保持された書き込みデータはマスクアドレスデータによりマスクデータ部はマスクされ必要データがデータ記憶装置１１に記憶される。

一方、検査モード時にはモードセレクト信号がＨレベルとなり、反転器５に供給されるデータレジスタ３からの書き込みデータは反転されてデータ記憶装置１１に記憶される。

通常の書き込みモードによってデータが書き込まれたデータ記憶装置１１を検査するときは先ず、データ記憶装置１１からデータバッファ１２にデータが読み出され保持される。検査モード時にはモードセレクト信号がＨレベルに設定されるから、排他的論理和回路１４は反転器として動作し、期待値レジスタとして用いられるデータレジスタ３から出力されたデータは反転されて一致判定器１３に供給される。

この一致判定器１３では、データバッファ１２からの被検査データである読み出しデータと反転器１４の反転データとが比較され、一致すれば（０）出力、不一致ならば（１）出力が夫々「偽」、および「真」の判定結果出力として得られる。この結果データはマスクアドレスデータのレジスタ４からのマスクアドレスによりバッファアドレスセレクタ１６により選択的にマスクされ、バッファアドレスセレクタ１６を介して必要データ部分のみ出力される。検査モード時には反転器１４からはデータレジスタ３からのデータの反転データが他方の入力として供給される。

また、検査モード時にデータ記憶装置１１に記憶された反転データを読み出すことによりデータ記憶装置１１の検査を行うこともできる。この場合は、データバッファ１２からの読み出しデータに対して、反転器１４の出力データは更に反転された関係となる。従って、一致判定器１３の判定出力としては上述の場合と同様に、一致すれば（０）出力、不一致ならば（１）出力が夫々「偽」、および「真」の判定結果出力としてバッファアドレスセレクタ１６を介してマスクされ、出力されることになる。

図４はこの発明の更に他の実施形態の構成を示すブロック図である。

図４に示した実施形態は基本的に図３の実施形態と同様の機能を持つように構成されている。この場合、半導体メモリマクロであるデータ記憶装置２１は２^q 個のメモリアレイ階層構造を有し、夫々のメモリアレイは２^r 個のアドレスを有し、夫々のアドレスにｐビット構成のデータを記憶する構成となっているものとする。従って、図３の実施形態と異なる点は、メモリアレイ数に対応する２^q 個の双方向バッファ２２（０）・・・２２（ｑ−１）を選択的に介してデータ記憶装置２１に対するｐビットの書き込みデータの供給およびデータ記憶装置２１からの読み出しデータの出力を行うように構成されている点である。

図４において、双方向バッファ２２（０）・・・２２（ｑ−１）の制御入力端子には夫々図３の実施形態と同様に形成されたコマンドである書き込み、読み出しのモードセレクト信号が供給される。この実施形態では、モードセレクト信号が通常の書き込みモードを表す時には双方向バッファ２２（０）・・・２２（ｑ−１）は夫々入力バッファとして機能し、出力バッファとしては機能しない。通常の読み出しモード時には双方向バッファ２２（０）・・・２２（ｑ−１）は出力バッファとして機能し、入力バッファとしては機能しない。また、モードセレクト信号が検査モードを示す時には、双方向バッファ２２（０）・・・２２（ｑ−１）は常時出力バッファとしてのみ機能し、入力バッファとしては機能しないように設定される。

先ず、全体の構成の説明を行う。双方向バッファ２２（０）・・・２２（ｑ−１）はデータビット数ｐに対応するｐ本の多重データ線を介して図４に示す半導体集積回路装置の外部回路と接続される。従って、図４のデータ記憶装置２１はセル数が２^p ×２^r 構成のメモリセルアレイがｑ層に積層された多重積層構造となっている。

例えば第１層のメモリセルアレイのデータ書き込み回路１０（０）は第１層の双方向バッファ２２（０）のバッファ出力側とデータ記憶装置２１との間に２^r 個のバッファ制御回路２（０）・・・２（ｒ−１）と、マスクレジスタ４（０）・・・４（ｒ−１）と、データレジスタ３（０）・・・３（ｒ−１）と、反転器５（０）・・・５（ｒ−１）とを有する。これらの接続は図１の実施形態と同じである。

同様に、データ記憶装置２１の第１層のメモリセルアレイのデータ読み出し回路２０（０）側にも２^r 個のデータバッファ１２（０）・・・１２（ｒ−１）と、反転器１４（０）・・・１４（ｒ−１）と、一致判定器１３（０）・・・１３（ｒ−１）と、バッファアドレスセレクタ１６（０）・・・１６（ｒ−１）とを有する。バッファアドレスセレクタ１６（０）〜１６（ｒ−１）の出力端はｐ個の選択器２３（０）から２３（ｒ−１）のうちの選択器２３（０）に接続され、さらに２^p 個のうちの第１のバスを介して双方向バッファ２２（０）に接続される。尚、内部バッファアドレス０〜２^q-1 は通常の動作時には同時には指定されない為、一度の書き込み動作においてバッファ制御回路２（０）…２（ｒ−１）に書き込まれるデータはｐビット構成である。

ここで、外部から供給されるｑビット構成のバッファアドレス信号がバッファアドレスジェネレータ２４に送られ、２^q 個のアドレス信号ＢＡ（０）〜ＢＡ（ｑ−１）が形成されて双方向バッファ２２（０）〜２２（ｑ−１）の制御に用いられる。

第２層乃至第ｑ層のメモリセルアレイに対しても同様に構成されている。

以下、図４の実施形態の動作を図５のフローチャートを参照して説明する。ここでは第１層のメモリセルアレイに接続されたデータ書き込み回路１０（０）とデータ読み出し回路２０（０）に付いて説明する。先ず、ステップＳ１において、検査に先だって２種のレジスタ登録を行う。即ち、第１層のメモリセルアレイに関する
（１）マスクレジスタ４（０）〜４（ｒ−１）へのバッファアドレス登録と、
（２）データレジスタ３（０）〜３（ｒ−１）への書き込みデータ登録である。

この状態では、バッファアドレスジェネレータ２４からのバッファアドレスの発行を停止し、入力アドレス信号によりレジスタ書き込みコマンドが用意される。

マスクレジスタ４（０）〜４（ｒ−１）へのマスクアドレス登録は２^r のアドレス指定を可能とし、後で説明する検査時の活性化率を上げることで検査時間の短縮を図ることができる。また、２^q ≦ｐの関係が成り立つ場合には単にデータ線を用いた登録手段を設けることも容易にできる。

また、データレジスタ３（０）〜３（ｒ−１）には双方向バッファ２２（０）からのデータ信号線を介してビット幅ｐの書き込みデータが登録される。ここではビット幅が等しいデータ線を用いて実現できる。従って、マスクレジスタ４（０）〜４（ｒ−１）によりマスクアドレスが指定されているデータレジスタ３（０）〜３（ｒ−１）にデータ線のデータが取り込まれる。

マスクレジスタ４（０）〜４（ｑ−１）へのマスクアドレスの登録とデータレジスタ３（０）〜３（ｒ−１）への書き込みデータの登録とを繰り返し行うことにより、データレジスタ３（０）〜３（ｒ−１）には任意のデータパターンを登録することが可能である。 また、データレジスタ３（０）〜３（ｒ−１）への書き込みデータの登録はデータ線からレジスタにデータを取り込むという面において通常動作における書き込みデータの取り込み動作と似ている。従って、この動作の指示は通常用いられている書き込みデータの取り込みの指示を流用することもできる。

次いで、ステップＳ２において検査モードであるか否かがチェックされる。通常モードであるとＮＯとなり、検査モードになるまでチェックが行われる。検査モードであればＹＥＳとなり、次のステップＳ３に移行し、検査モードにおける検査データ書き込みの動作か、あるいは検査データ読み出し動作かのチェックが行われる。

以下、検査モード時の動作を説明する。この状態では双方向バッファ２２（０）は常時出力状態に設定される。また、バッファアドレス信号を用いたアドレス信号の発生は行わず、反転制御信号として転用される。

双方向バッファ２２（０）の動作に関して前述したように、データ記憶装置２１の通常のデータ書き込みおよびデータ読み出しの４つの動作、
（１）書き込みデータ取り込み、
（２）データ書き込み、
（３）データ読み出し、
（４）読み出しデータ出力、
のうちで検査モード時には（１）と（４）の動作は行われない。図４に示された回路全体に対する種々の入力信号の中でバッファアドレス信号は必要でなく、代わりに反転器に対する反転制御信号が必要になる。よって、高速信号である反転データを得るためのモードセレクト信号即ち反転制御信号としては図１乃至図３の実施形態と同様にバッファアドレス信号の１ビットを流用するのが得策である。また、双方向バッファ２２（０）・・・２２（ｑ−１）はいずれも検査モード時には入力データのパスとしての機能を必要としない。従って、双方向バッファ２２（０）・・・２２（ｑ−１）はコマンド信号の制御によらず常に信号を出力する機能を持つように設定すればよい。このように設定すれば、データ記憶装置２１からのデータの出力時刻なども調べることができる。従って、従来は双方向バッファの動作モードの切換え時間のために不可能であった高速動作の時間余裕の検査も可能となる。

以下、図４の実施形態において検査モード時における、
（２）データ書き込み(登録)動作と、
（３）データ読み出し動作と
について説明する。

ステップＳ３において検査データの書き込み動作であると判定されると、ステップＳ４に移行して検査データの生成が行われる。即ち、データレジスタ３（０）〜３（ｒ−１）に保持された書き込みデータは、Ｈレベルのモードセレクト信号である反転制御信号との排他的論理和の演算を行って検査データとして生成された後で、ステップＳ５において、マスクレジスタ４（０）〜４（ｒ−１）に保持されているマスクデータにより有効と指定された反転データのみがデータ記憶装置２１の第１層のメモリセルアレイに書き込まれる。

従って、書き込み動作毎に反転制御信号に即応して被検査の書き込みデータの内容を反転させて変化させることができる。一般に、検査において効率良く検査を進めるためには、互いに近接した信号線における信号内容を変化させることが望ましい。このための１つの方策として各メモリセルアレイ中のデータ線アドレスをバッファアドレスよりも下位に設定する。反対に、バッファアドレスの変化により動作が変化するような信号線同士は物理的に互いに離す必要がある。このような距離の確保の設計は一般的に容易に行われる。

残りの第２層ないし第ｑ層のメモリセルアレイに関する対応するマスクレジスタへのバッファアドレス登録およびデータレジスタへの書き込みデータ登録も同様に行われる。

次に検査モード時のデータ読み出し回路２０（０）の動作の説明を行う。ステップＳ３においてＮＯと判定されると、動作はステップＳ６に移行して検査基準データ生成が行われる。即ち、図３の実施形態と同様に期待値レジスタとして兼用されるデータ書き込み回路１０（０）側のデータレジスタ３（０）・・・３（ｒ−１）に予め蓄えられたデータは反転制御信号との排他的論理和が反転器１４（０）・・・１４（ｒ−１）で演算され、検査基準データが生成される。その後、この検査基準データは、ステップＳ７にてデータ記憶装置２１の第１層のメモリセルアレイからデータバッファ１２（０）・・・１２（ｒ−１）に読み出されたデータと一致判定回路１３（０）・・・１３（ｒ−１）にて比較され、バッファアドレスセレクタ１６（０）・・・１６（ｒ−１）にてマスクアドレスによりマスクされ、最終的にステップＳ８において各データ線から比較結果が出力される。

以下、同様に第２乃至第ｑ番目のすべてのメモリセルアレイについて検査を行う。ここで、複数の内部バッファアドレスが有効になっているため、この比較結果は有効な内部バッファアドレスすべてで正しい場合のみ真の検査結果となる。

この発明を記憶装置のデータ書き込み回路に適用した第１の実施形態の構成を示すブロック図。 この発明を記憶装置のデータ読み出し回路に適用した第２の実施形態の構成を示すブロック図。 この発明をデータ書き込み回路、データ読み出し回路を具えた記憶装置に適用した第３の実施形態の構成を示すブロック図。 この発明を複数層のメモリセルアレイで構成されたデータ記憶装置に適用した第４の実施形態の構成を示すブロック図。 図４の実施形態の動作を説明するためのフローチャート。

符号の説明

１、１１、２１…データ記憶装置、２…バッファ制御回路、３…データレジスタ、４、１７…マスクレジスタ、５、１４…反転器、１０…データ書き込み回路、１２…データバッファ、１３…一致判定器、２０…データ読み出し回路。

Claims (5)

1. 書き込みデータを記憶するデータ記憶装置と、
   前記書き込みデータを保持する保持回路と、
   通常モードの書き込み動作においては前記保持回路に保持された前記書き込みデータを前記データ記憶装置に供給し、検査モードの書き込み動作においては前記保持回路に保持された前記書き込みデータを通常モードの書き込み動作と略同等の周波数の反転制御信号に応じて反転または非反転して前記データ記憶装置に供給するデータ書き込み回路と、
   前記データ記憶装置からの読み出しデータを出力するデータ読み出し回路と、
   を具備することを特徴とする半導体集積回路装置。
2. 前記データ書き込み回路は、前記通常モードでの書き込み動作信号の内の１ビットが前記検査モードでの前記反転制御信号として供給されることを特徴とする請求項１に記載の半導体集積回路装置。
3. データを記憶し読み出しデータを出力するデータ記憶装置と、
   前記データ記憶装置の検査時に用いられる検査基準データが入力されこれを保持する保持回路と、
   通常モードの読み出し動作においては前記読み出しデータを外部の回路への出力とし、検査モードの読み出し動作においては前記読み出しデータあるいは検査基準データの一方を通常モードの読み出し動作と略同等の周波数の反転制御信号に応じて反転または非反転ししかる後に双方を比較して比較結果を外部の回路への出力とするデータ読み出し回路と、
   を具備することを特徴とする半導体集積回路装置。
4. 前記保持回路は、前記データ記憶装置に書き込まれる書き込みデータを前記検査データとして保持し、
   前記データ読み出し回路は、前記通常モードでの読み出し動作信号の内の１ビットが前記検査モードでの前記反転制御信号として供給されることを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記請求項１に記載の保持回路と前記請求項３に記載の保持回路とが同一であり、
   前記請求項１に記載の書き込みデータと前記請求項３に記載の検査基準データとが同一であることを特徴とする請求項１および請求項３に記載の半導体集積回路装置。

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