KR102253011B1 - 리페어 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents
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Abstract
테스트 모드 신호에 응답하여 제1 및 제2결함 검출신호를 출력하는 테스트 데이터 처리부; 상기 제1및 제2결함 검출신호에 응답하여 메모리 뱅크그룹 중 테스트 대상 뱅크에 대응하는 어드레스를 각각 수신받되, 우선 순위를 설정하여 예정된 순위에 따라 상기 어드레스를 저장하는 리페어 어드레스 제어부;및 상기 리페어 어드레스 제어부에 저장된 상기 어드레스에 기초하여 리페어 프로그래밍을 수행하는 퓨즈부를 포함하는 리페어 회로가 제공되며, 셀프 어드레스 럽쳐(rupture)를 통한 리페어 동작시 기 설정된 우선 순위에 의해 결함 어드레스 정보를 래치하기 때문에 제1 및 제2서브 뱅크에 대해 동시에 리페어 동작을 수행할 수 있다.
Description
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 셀프 어드레스 럽쳐(rupture)를 통한 리페어 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
불량 셀(cell)에 대한 리페어(repair)는 웨이퍼(wafer) 상태에서 수행하는 리페어와 패키지(package) 상태에서 수행하는 리페어가 있다. 패키지 상태에서 수행하는 리페어에서는 외부에서 직접 리페어 어드레스를 퓨즈부에 입력하여 프로그래밍하지 않고, 내부에서 셀프 어드레스 럽쳐(rupture)를 통해 퓨즈부에 리페어 어드레스를 프로그래밍하게 된다.
도 1은 일반적인 반도체 메모리 장치의 셀프 어드레스 럽쳐를 통한 리페어 동작에 대한 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 뱅크 그룹(110)과, 테스트 데이터 처리부(120)와, 리페어 어드레스 래치부(130) 및 퓨즈부(140)을 포함한다.
뱅크 그룹(110)은 복수의 메모리 셀 어레이로 구성되며, 압축 테스트 모드에서 복수의 테스트 데이터(GIO_DATA<0:N>)를 출력한다. 압축 테스트는 테스트 시간을 감소시키기 위해 사용되는 테스트로서, 복수의 메모리 셀에 동일한 데이터의 쓰기 동작을 수행하고, 읽기 동작시 복수의 메모리 셀의 데이터를 압축하여 출력하는 과정을 통해서 진행된다.
테스트 데이터 처리부(120)는 셀프 어드레스 럽쳐신호(SELF_RUP)가 수신된 경우에 복수의 테스트 데이터(GIO_DATA<0:N>)를 조합하여 결함 검출신호(GIO_FAIL)로서 출력한다. 테스트 데이터 처리부(120)는 복수의 테스트 데이터 (GIO_DATA<0:N>)가 모두 동일한 데이터 값이 아닌 경우에 해당 뱅크를 불량으로 판정하여 결함 검출신호(GIO_FAIL)를 생성한다. 셀프 어드레스 럽쳐신호(SELF_RUP)는 모드 레지스터 셋(mode register set)에서 출력되는 신호, 또는 외부로부터 직접 수신되거나 내부로부터 출력되는 신호이다.
리페어 어드레스 래치부(130)는 결함 검출신호(GIO_FAIL)에 응답하여 결함이 발생한 뱅크에 해당하는 어드레스(ADD<0:K>)를 래치한다. 리페어 어드레스 래치부(130)는 결함 검출신호(GIO_FAIL)가 활성화되어 뱅크가 불량으로 판정되었을 경우에 리페어 어드레스 래치부(130)로 인가되는 어드레스(ADD<0:K>)를 저장한다. 이때, 리페어 어드레스 래치부(130)로 인가되는 어드레스(ADD<0:K>)는 복수의 테스트 데이터(GIO_DATA<0:N>)가 저장된 뱅크의 어드레스에 해당한다.
퓨즈부(140)은 퓨즈셋을 포함하며, 럽쳐 인에이블 신호(RUP_EN)가 활성화되어 있는 경우에 리페어 어드레스 래치부(130)로부터 출력된 리페어 어드레스(ADD_LAT<0:K>)를 퓨즈셋에 전기적으로 프로그래밍한다. 퓨즈부(140)은 과전류 또는 고전압을 수신받아 각각의 퓨즈의 전기적인 연결상태를 변화시키는 프로그래밍 작업이 진행된다.
도 2는 도 1에 도시된 리페어 어드레스 래치부(130)의 상세 회로도이다.
도 2를 참조하면, 리페어 어드레스 래치부(130)는 결함 검출신호(GIO_FAIL)에 응답하여 구동되는 패스 게이트(PG)와, 패스 게이트(PG)의 구동 여부에 따라 어드레스(ADD<0:K>)를 래치하는 래치부(210)로 구성된다.
패스 게이트(PG)는 결함 검출신호(GIO_FAIL)의 제어에 따라 수신되는 어드레스(ADD<0:K>)를 선택적으로 전달하며, 래치부(210)는 패스 게이트(PG)에서 전달되는 신호를 저장한다.
이와 같이, 셀프 어드레스 럽쳐를 통한 리페어 동작은 뱅크에서 출력되는 복수의 테스트 데이터(GIO_DATA<0:N>)를 통해서 결함 여부를 판단하고, 결함으로 판단된 뱅크에 해당하는 어드레스를 저장하며, 저장된 어드레스를 프로그래밍하게 된다. 이러한 리페어 동작은 압축 테스트를 통해서 효율적으로 결함 어드레스를 파악할 수 있어 리페어 어드레스 프로그래밍 작업을 효율적으로 수행하게 된다.
한편, 모바일(mobile) 분야에 사용되는 메모리 칩의 경우에 뱅크 구조가 단일 영역이 아닌, 제1영역(left) 및 제2영역(right)으로 분리되어 리페어 동작을 수행하게 된다. 즉, 제1영역(left) 또는 제2영역(right)에 결함이 발생하게 되면 해당 영역의 리페어 동작을 수행하게 된다. 하지만, 제1영역(left) 및 제2영역(right)에서 동시에 결함이 발생하는 경우에는 결함이 발생함을 알려주는 정보가 충돌되기 때문에 해당 영역에 정상적인 리페어 동작을 수행하지 못하는 문제가 발생한다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 뱅크 그룹의 우선 순위를 설정하여 결함 어드레스 정보를 래치함으로써, 제1 및 제2서브 뱅크에 대해 동시에 셀프 럽쳐(rupture)를 통한 리페어 동작을 수행할 수 있는 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 리페어 회로는, 테스트 모드 신호에 응답하여 제1 및 제2결함 검출신호를 출력하는 테스트 데이터 처리부; 상기 제1및 제2결함 검출신호에 응답하여 메모리 뱅크그룹 중 테스트 대상 뱅크에 대응하는 어드레스를 각각 수신받되, 우선 순위를 설정하여 예정된 순위에 따라 상기 어드레스를 저장하는 리페어 어드레스 제어부;및 상기 리페어 어드레스 제어부에 저장된 상기 어드레스에 기초하여 리페어 프로그래밍을 수행하는 퓨즈부를 포함할 수 있다.
바람직하게, 상기 리페어 어드레스 제어부는, 상기 제1결함 검출신호 및 제2결함 검출신호 중 상기 예정된 순위에 따라 상기 어드레스의 출력을 선택적으로 제어하기 위한 출력 제어부;및 상기 출력 제어부로부터 출력된 어드레스를 래치하는 래치부를 포함할 수 있다.
바람직하게, 상기 테스트 데이터 처리부는, 상기 테스트 모드신호에 응답하여 상기 메모리 뱅크그룹으로부터 제1 및 제2테스트 데이터를 전달받아 상기 제1 및 제2결함 검출신호를 각각 출력할 수 있다.
바람직하게, 상기 테스트 데이터 처리부는, 상기 메모리 뱅크그룹으로부터 출력되는 상기 제1 및 제2테스트 데이터에 결함이 있는 경우에 상기 결함이 있는 테스트 데이터에 대응하는 상기 제1 및 제2결함 검출신호를 활성화시킬 수 있다.
바람직하게, 상기 퓨즈부는, 럽쳐 인에이블 신호에 응답하여 상기 리페어 어드레스 제어부로부터 출력된 상기 어드레스를 결함 어드레스 정보로서 프로그래밍할 수 있다.
바람직하게, 상기 테스트 모드신호에 응답하여 상기 제1 및 제2결함 검출신호가 모두 활성화되는 경우 추가 테스트 동작신호를 생성하기 위한 테스트 모드 설정부를 더 포함할 수 있다.
바람직하게, 상기 추가 테스트 동작신호는 상기 테스트 모드신호에 응답하여 수행한 테스트 동작과 동일한 테스트 동작을 추가로 수행하기 위한 신호일 수 있다.
바람직하게, 상기 테스트 모드신호는 상기 메모리 뱅크그룹의 셀프 어드레스 럽쳐 동작을 수행하기 위한 신호일 수 있다.
본 발명의 다른 실시예에 따른 리페어 회로는, 테스트 모드 신호에 응답하여 복수의 결함 검출신호를 출력하는 테스트 데이터 처리부; 상기 복수의 결함 검출신호에 응답하여 복수의 메모리 뱅크그룹 중 테스트 대상 뱅크에 대응하는 어드레스를 각각 수신받되, 상기 복수의 메모리 뱅크그룹의 우선 순위에 따라 상기 어드레스를 저장하는 리페어 어드레스 제어부;및 상기 리페어 어드레스 제어부에 저장된 상기 어드레스에 기초하여 리페어 프로그래밍을 수행하는 퓨즈부를 포함할 수 있다.
바람직하게, 상기 리페어 어드레스 제어부는, 상기 복수의 결함 검출신호 중 상기 우선 순위에 따라 상기 어드레스의 출력을 선택적으로 제어하기 위한 출력 제어부;및 상기 출력 제어부로부터 출력된 어드레스를 래치하는 래치부를 포함할 수 있다.
바람직하게, 상기 테스트 데이터 처리부는, 상기 테스트 모드신호에 응답하여 상기 복수의 메모리 뱅크 그룹으로부터 각각 출력되는 복수의 테스트 데이터 중 하나 또는 그 이상의 테스트 데이터에 결함이 있는 경우에 상기 결함이 있는 테스트 데이터에 대응하는 상기 결함 검출신호를 출력할 수 있다.
바람직하게, 상기 퓨즈부는 복수의 메모리 뱅크 그룹에 대응하는 퓨즈셋을 포함할 수 있다.
바람직하게, 상기 퓨즈부는, 럽쳐 인에이블 신호에 응답하여 상기 리페어 어드레스 제어부로부터 출력된 어드레스를 상기 퓨즈셋에 결함 어드레스 정보로서 프로그래밍할 수 있다.
바람직하게, 상기 테스트 모드신호에 응답하여 상기 결함 검출신호가 모두 활성화되는 경우 추가 테스트 동작신호를 생성하기 위한 테스트 모드 설정부를 더 포함할 수 있다.
바람직하게, 상기 추가 테스트 동작신호는 상기 테스트 모드신호에 응답하여 수행한 테스트 동작과 동일한 테스트 동작을 추가로 수행하기 위한 신호일 수 있다.
바람직하게, 상기 테스트 모드신호는 상기 복수의 메모리 뱅크그룹의 셀프 어드레스 럽쳐 동작을 수행하기 위한 신호일 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 리페어 방법은, 동시에 테스트 동작을 수행하는 제1서브 뱅크 및 제2서브 뱅크를 포함하는 반도체 메모리 장치의 리페어 방법에 있어서, 상기 제1서브 뱅크 및 상기 제2서브 뱅크로부터 출력되는 복수의 제1테스트 데이터 및 제2테스트 데이터를 통해 상기 제1 및 제2서브 뱅크의 결함 여부를 각각 검출하는 제1단계; 상기 제1단계에서 상기 제1 또는 제2서브 뱅크에서 결함이 발생한 경우 상기 제1 및 제2서브 뱅크 중 해당하는 뱅크의 어드레스를 저장하며, 저장된 어드레스를 프로그래밍하는 제2단계;및 상기 제1단계에서 상기 제1 및 제2서브 뱅크에서 동시에 결함이 발생한 경우 예정된 순위에 응답하여 상기 제1 및 제2서브 뱅크의 어드레스를 선택적으로 저장하며, 저장된 어드레스를 프로그래밍하는 제3단계를 포함할 수 있다.
제안된 실시예에 따른 반도체 메모리 장치는, 셀프 럽쳐(rupture)를 통한 리페어 동작시 기 설정된 뱅크 그룹의 우선 순위에 의해 결함 어드레스 정보를 래치하기 때문에 제1 및 제2서브 뱅크에 대해 동시에 리페어 동작을 수행할 수 있다.
도 1은 일반적인 반도체 메모리 장치의 셀프 어드레스 럽쳐를 통한 리페어 동작에 대한 블록도.
도 2는 도 1에 도시된 리페어 어드레스 래치부의 상세 회로도.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도.
도 4는 도 3에 도시된 리페어 어드레스 래치부의 상세 회로도.
도 2는 도 1에 도시된 리페어 어드레스 래치부의 상세 회로도.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도.
도 4는 도 3에 도시된 리페어 어드레스 래치부의 상세 회로도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 3을 참조하면, 상기 반도체 메모리 장치는 뱅크 그룹(310)과, 테스트 데이터 처리부(320)와, 리페어 어드레스 제어부(330)와, 퓨즈부(340) 및 테스트 모드 설정부(350)를 포함할 수 있다.
상기 뱅크 그룹(310)은 제1서브 뱅크(311) 및 제2서브 뱅크(312)을 포함할 수 있다. 상기 제1 및 제2서브 뱅크(311,312)는 복수의 뱅크들로 구성될 수 있고, 복수의 뱅크 각각은 복수의 메모리 셀 어레이를 포함할 수 있다. 참고로 모바일(mobil) 제품에 사용되는 반도체 메모리 칩의 단일 뱅크 그룹의 구조는 상기 제1 및 제2서브 뱅크(311,312)를 포함할 수 있다.
상기 제1서브 뱅크(311) 및 상기 제2서브 뱅크(312)는 압축 테스트를 진행하게 되면, 상기 제1서브 뱅크(311) 및 상기 제2서브 뱅크(312)로부터 글로벌 데이터 라인(GIO) 또는 테스트 글로벌 데이터 라인(TGIO)를 통해서 제1테스트 데이터(GIO_LDATA<0:N>) 및 제2테스트 데이터(GIO_RDATA<0:N>)를 각각 출력할 수 있다.
상기 테스트 데이터 처리부(320)는 셀프 어드레스 럽쳐신호(SELF_RUP)가 수신되는 경우에 상기 제1테스트 데이터(GIO_LDATA<0:N>)를 조합하여 제1결함 검출신호(GIO_L_FAIL)로서 출력할 수 있다. 상기 테스트 데이터 처리부(320)는 상기 셀프 어드레스 럽쳐신호(SELF_RUP)가 수신되는 경우에 상기 제2테스트 데이터(GIO_RDATA<0:N>)를 조합하여 제2결함 검출신호(GIO_R_FAIL)로서 출력할 수 있다. 상기 셀프 어드레스 럽쳐신호(SELF_RUP)는 상기 뱅크 그룹(310)의 셀프 어드레스 럽쳐 동작을 수행하기 위한 테스트 모드신호로, 모드 레지스터 셋(mode register set)에서 출력되는 신호, 또는 외부로부터 직접 수신되거나 내부로부터 출력되는 신호일 수 있다.
상기 테스트 데이터 처리부(320)는 상기 제1 및 제2테스트 데이터 신호(GIO_LDATA<0:N>,GIO_RDATA<0:N>)를 논리곱 또는 부정 논리곱하여 상기 제1및 제2결함 검출신호(GIO_L_FAIL,GIO_R_FAIL)를 출력하는 로직부로 구성될 수 있다. 상기 테스트 데이터 처리부(320)는 상기 제1테스트 데이터 신호(GIO_LDATA<0:N>)가 모두 동일한 데이터 값이 아닌 경우에 상기 제1서브 뱅크(311) 중 해당 뱅크를 불량으로 판정하여 상기 제1결함 검출신호(GIO_L_FAIL)가 생성될 수 있다. 상기 테스트 데이터 처리부(320)는 상기 제2테스트 데이터 신호(GIO_RDATA<0:N>)가 모두 동일한 데이터 값이 아닌 경우에 상기 제2서브 뱅크(312) 중 해당 뱅크를 불량으로 판정하여 상기 제2결함 검출신호(GIO_R_FAIL)가 생성될 수 있다.
상기 리페어 어드레스 제어부(330)는 상기 제1 및 제2결함 검출신호(GIO_L_FAIL, GIO_R_FAIL)에 응답하여 결함이 발생한 뱅크에 해당하는 상기 제1어드레스(ADDL<0:K>) 및 상기 제2어드레스(ADDR<0:K>)를 래치할 수 있다. 상기 리페어 어드레스 제어부(330)는 기 설정된 뱅크 그룹의 우선 순위를 통해 래치된 상기 제1어드레스(ADDL<0:K>) 또는 상기 제2어드레스(ADDR<0:K>)를 리페어 어드레스(ADD_LAT<0:K>)로서 출력할 수 있다. 상기 제1어드레스(ADDL<0:K>)는 상기 복수의 제1테스트 데이터(GIO_LDATA<0:N>)를 출력한 뱅크에 대응되는 어드레스일 수 있다. 상기 제2어드레스(ADDR<0:N>)는 상기 복수의 제2테스트 데이터(GIO_RDATA<0:N>)를 출력한 뱅크에 대응되는 어드레스일 수 있다. 상기 제1 및 제2결함 검출신호(GIO_L_FAIL, GIO_R_FAIL)가 활성화되어 해당 뱅크가 결함이 발생한 것으로 판정되었을 때, 해당하는 뱅크의 어드레스가 상기 리페어 어드레스 제어부(330)에 저장될 수 있다.
예컨대, 상기 리페어 어드레스 제어부(330)에 기 설정된 뱅크 그룹의 우선 순위가 상기 제1서브 뱅크(311)로 설정되었다고 가정하면, 상기 제1 및 제2결함 검출신호(GIO_L_FAIL, GIO_R_FAIL)가 동시에 수신되더라도 상기 제1서브 뱅크(311)에 해당하는 상기 제1어드레스(ADDL<0:K>)를 래치하여 출력할 수 있다.
따라서 상기 리페어 어드레스 제어부(330)는 상기 제1서브 뱅크(311) 및 상기 제2서브 뱅크(312)이 동시에 테스트를 진행하더라도 기 설정된 뱅크 그룹의 우선 순위를 통해 래치된 어드레스를 출력할 수 있기 때문에 상기 제1서브 뱅크(311) 또는 상기 제2서브 뱅크(312)에 대한 결함 어드레스가 충돌되는 것을 방지할 수 있다.
상기 퓨즈부(340)는 상기 제1서브 뱅크(311) 및 상기 제2서브 뱅크(312)에 대응하는 퓨즈셋(미도시)을 각각 포함할 수 있다. 상기 퓨즈부(340)는 럽쳐 인에이블 신호(RUP_EN)가 수신되는 경우에 상기 리페어 어드레스 제어부(330)로부터 출력된 리페어 어드레스(ADD_LAT<0:K>)를 퓨즈셋에 전기적으로 프로그래밍할 수 있다.
상기 테스트 모드 설정부(350)는 상기 테스트 데이터 처리부(320)로부터 상기 제1및 제2결함 검출신호(GIO_L_FAIL,GIO_R_FAIL)를 수신받을 수 있다. 상기 테스트 모드 설정부(350)는 추가 테스트 모드신호(TMSEQRUPEN)를 수신받을 수 있다. 상기 추가 테스트 모드신호(TMSEQRUPEN)는 상기 반도체 메모리 장치의 리페어 동작을 수행한 이후 활성화되는 테스트 모드 신호로서,상기 반도체 메모리 장치의 노멀 동작을 수행하기 전에 활성화되는 신호일 수 있다.
상기 테스트 모드 설정부(350)는 상기 추가 테스트 모드신호(TMSEQRUPEN)에 응답하여 상기 제1및 제2결함 검출신호(GIO_L_FAIL,GIO_R_FAIL) 중 어느 하나만 활성화된 경우 추가 테스트 동작신호(RE_TEST)를 비활성화시킬 수 있다. 상기 테스트 모드 설정부(350)는 상기 추가 테스트 모드신호(TMSEQRUPEN)에 응답하여 상기 제1 및 제2결함 검출신호(GIO_L_FAIL,GIO_R_FAIL)가 모두 활성화된 경우 상기 추가 테스트 동작신호(RE_TEST)를 활성화시킬 수 있다.
상기 뱅크 그룹(310)은 상기 추가 테스트 동작신호(RE_TEST)에 응답하여 상기 제1서브 뱅크(311) 및 상기 제2서브 뱅크(312)의 테스트를 다시 수행할 수 있다.
다음으로 상기 반도체 메모리 장치의 동작에 대해 설명하고자 한다.
예컨대, 상기 제1서브 뱅크(311)에 포함된 뱅크에 결함이 발생한 경우를 설명하기로 한다.
상기 제1서브 뱅크(311) 및 상기 제2서브 뱅크(312)에 동시에 테스트를 진행하게 되면, 상기 제1 및 상기 제2서브 뱅크(311,312)로부터 상기 복수의 제1 및 제2 테스트 데이터(GIO_LDATA<0:N>, GIO_RDATA<0:N>)를 상기 테스트 데이터 처리부(320)로 출력할 수 있다. 상기 셀프 어드레스 럽쳐신호(SELF_RUP)가 활성화됨에 따라 상기 테스트 데이터 처리부(320)는 상기 복수의 제1 및 제2테스트 데이터(GIO_LDATA<0:N>,GIO_RDATA<0:N>)를 각각 조합하며, 상기 제1서브 뱅크(311)에 포함된 뱅크에 결함이 발생함에 따라 활성화된 상기 제1결함 검출신호(GIO_L_FAIL)를 출력할 수 있다. 상기 테스트 데이터 처리부(320)는 상기 제2서브 뱅크(312)에 포함된 뱅크에 결함이 발생되지 않아 비활성화된 상기 제2결함 검출신호(GIO_R_FAIL)를 출력할 수 있다. 활성화된 상기 제1결함 검출신호(GIO_L_FAIL) 및 비활성화된 제2결함 검출신호(GIO_R_FAIL)는 상기 리페어 어드레스 제어부(330) 및 상기 테스트 모드 설정부(350)로 수신될 수 있다.
이에 따라, 상기 리페어 어드레스 제어부(330)는 상기 제1결함 검출신호(GIO_L_FAIL)에 응답하여 상기 제1어드레스(ADDL<0:K>)를 상기 리페어 어드레스(ADD_LAT<0:K>)로서 상기 퓨즈부(340)로 출력할 수 있다. 상기 퓨즈부(340)는 상기 럽쳐 인에이블 신호(RUP_EN)에 응답하여 상기 리페어 어드레스(ADD_LAT<0:K>)에 대응하는 퓨즈셋을 프로그래밍할 수 있다. 상기 퓨즈부(340)에 프로그래밍된 정보를 통해 상기 반도체 메모리 장치의 리페어 동작을 수행한 이후 상기 추가 테스트 모드신호(TMSEQRUPEN)가 상기 테스트 모드 설정부(350)로 수신될 수 있다. 상기 테스트 모드 설정부(350)는 상기 테스트 데이터 처리부(320)로부터 활성화된 상기 제1결함 검출신호(GIO_L_FAIL) 및 비활성화된 상기 제2결함 검출신호(GIO_R_FAIL)를 수신받아, 상기 추가 테스트 모드신호(TMSEQRUPEN)에 응답하여 상기 추가 테스트 동작신호(RE_TEST)를 비활성화시킬 수 있다.
또한, 상기 제2서브 뱅크(312)에 포함된 뱅크에 결함이 발생한 경우를 설명하기로 한다.
상기 제1서브 뱅크(311) 및 상기 제2서브 뱅크(312)에 동시에 테스트를 진행하게 되면, 상기 제1 및 상기 제2서브 뱅크(311,312)로부터 상기 복수의 제1 및 제2 테스트 데이터(GIO_LDATA<0:N>, GIO_RDATA<0:N>)를 상기 테스트 데이터 처리부(320)로 출력할 수 있다. 상기 셀프 어드레스 럽쳐신호(SELF_RUP)가 활성화됨에 따라 상기 테스트 데이터 처리부(320)는 상기 복수의 제1 및 제2테스트 데이터(GIO_LDATA<0:N>,GIO_RDATA<0:N>)를 각각 조합하며, 상기 제2서브 뱅크(312)에 포함된 뱅크에 결함이 발생함에 따라 활성화된 상기 제2결함 검출신호(GIO_R_FAIL)를 출력할 수 있다. 상기 테스트 데이터 처리부(320)는 상기 제1서브 뱅크(311)에 포함된 뱅크에 결함이 발생되지 않아 비활성화된 상기 제1결함 검출신호(GIO_L_FAIL)를 출력할 수 있다. 비활성화된 상기 제1결함 검출신호(GIO_L_FAIL) 및 활성화된 제2결함 검출신호(GIO_R_FAIL)는 상기 리페어 어드레스 제어부(330) 및 상기 테스트 모드 설정부(350)로 수신될 수 있다.
이에 따라, 상기 리페어 어드레스 제어부(330)는 상기 제2결함 검출신호(GIO_R_FAIL)에 응답하여 상기 제2어드레스(ADDR<0:K>)를 상기 리페어 어드레스(ADD_LAT<0:K>)로서 상기 퓨즈부(340)로 출력할 수 있다. 상기 퓨즈부(340)는 상기 럽쳐 인에이블 신호(RUP_EN)에 응답하여 상기 리페어 어드레스(ADD_LAT<0:K>)에 대응하는 퓨즈셋을 프로그래밍할 수 있다. 상기 퓨즈부(340)에 프로그래밍된 정보를 통해 상기 반도체 메모리 장치의 리페어 동작을 수행한 이후 상기 추가 테스트 모드신호(TMSEQRUPEN)가 상기 테스트 모드 설정부(350)로 수신될 수 있다. 상기 테스트 모드 설정부(350)는 상기 테스트 데이터 처리부(320)로부터 비활성화된 상기 제1결함 검출신호(GIO_L_FAIL) 및 활성화된 상기 제2결함 검출신호(GIO_R_FAIL)를 수신받아, 상기 추가 테스트 모드신호(TMSEQRUPEN)에 응답하여 상기 추가 테스트 동작신호(RE_TEST)를 비활성화시킬 수 있다.
반면에, 상기 제1서브 뱅크(311) 및 상기 제2서브 뱅크(312)에 포함된 뱅크에 각각 동시에 결함이 발생한 경우를 설명하기로 한다.
상기 제1서브 뱅크(311) 및 상기 제2서브 뱅크(312)에 동시에 테스트를 진행하게 되면, 상기 제1 및 상기 제2서브 뱅크(311,312)로부터 상기 복수의 제1 및 제2 테스트 데이터(GIO_LDATA<0:N>, GIO_RDATA<0:N>)를 상기 테스트 데이터 처리부(320)로 출력할 수 있다. 상기 셀프 어드레스 럽쳐신호(SELF_RUP)가 활성화됨에 따라 상기 테스트 데이터 처리부(320)는 상기 복수의 제1 및 제2테스트 데이터(GIO_LDATA<0:N>,GIO_RDATA<0:N>)를 각각 조합하며, 상기 제1 및 제2서브 뱅크(311,312)에 포함된 뱅크에 결함이 발생함에 따라 상기 제1 및 제2결함 검출신호(GIO_L_FAIL,GIO_R_FAIL)가 동시에 활성화될 수 있다. 활성화된 상기 제1 및 제2결함 검출신호(GIO_L_FAIL,GIO_R_FAIL)는 상기 리페어 어드레스 제어부(330) 및 상기 테스트 모드 설정부(350)로 수신될 수 있다.
이에 따라, 상기 리페어 어드레스 제어부(330)는 기 설정된 뱅크 그룹의 우선 순위에 따라 상기 제1어드레스(ADDL<0:K>)또는 상기 제2어드레스(ADDR<0:K>)를 상기 리페어 어드레스(ADD_LAT<0:K>)로서 상기 퓨즈부(340)로 출력할 수 있다. 상기 퓨즈부(340)는 상기 럽쳐 인에이블 신호(RUP_EN)에 응답하여 상기 리페어 어드레스(ADD_LAT<0:K>)에 대응하는 퓨즈셋을 프로그래밍할 수 있다.
상기 퓨즈부(340)에 프로그래밍된 정보를 통해 상기 반도체 메모리 장치의 리페어 동작을 수행한 이후, 상기 추가 테스트 모드신호(TMSEQRUPEN)가 상기 테스트 모드 설정부(350)로 수신될 수 있다. 상기 테스트 모드 설정부(350)는 상기 테스트 데이터 처리부(320)로부터 활성화된 상기 제1 및 제2결함 검출신호(GIO_L_FAIL,GIO_R_FAIL)를 수신받아, 상기 추가 테스트 모드신호(TMSEQRUPEN)에 응답하여 상기 추가 테스트 동작신호(RE_TEST)를 활성화시킬 수 있다. 상기 뱅크 그룹(310)은 상기 추가 테스트 동작신호(RE_TEST)에 응답하여 상기 제1서브 뱅크(311) 및 상기 제2서브 뱅크(312)에 대한 테스트 동작을 다시 수행할 수 있다. 따라서, 상기 테스트 동작을 수행하여 상기 제1서브 뱅크(311) 및 상기 제2서브 뱅크(312)에 대한 결함 여부를 다시 판단하여, 결함이 발생한 뱅크 그룹에 대응하는 어드레스를 래치한 후, 상기 퓨즈부에 래치된 어드레스를 프로그래밍할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 리페어 방법은, 동시에 테스트 동작을 수행하는 제1서브 뱅크 및 제2서브 뱅크를 포함하는 반도체 메모리 장치의 리페어 방법에 있어서, 상기 제1서브 뱅크 및 상기 제2서브 뱅크로부터 출력되는 복수의 제1테스트 데이터 및 제2테스트 이터를 통해 상기 제1 및 제2서브 뱅크의 결함 여부를 각각 검출하는 제1단계, 상기 제1단계에서 상기 제1 또는 제2서브 뱅크에서 결함이 발생한 경우 상기 제1 및 제2서브 뱅크 중 해당하는 뱅크의 어드레스를 저장하며, 저장된 어드레스를 프로그래밍하는 제2단계, 상기 제1단계에서 상기 제1 및 제2서브 뱅크에서 동시에 결함이 발생한 경우 예정된 순위에 응답하여 상기 제1 및 제2서브 뱅크의 어드레스를 선택적으로 저장하며, 저장된 어드레스를 프로그래밍하는 제3단계를 포함할 수 있다.
따라서, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 상기 제1서브 뱅크(311) 및 제2서브 뱅크(312)에 대해서 셀프 어드레스 럽쳐를 통한 리페어 동작시, 상기 제1서브 뱅크(311) 및 상기 제2서브 뱅크(312)에서 동시에 결함이 발생한 경우에도 결함 어드레스 정보의 충돌없이 기 설정된 우선 순위를 통해서 상기 퓨즈부(340)로 결함 어드레스 정보를 전달할 수 있다. 상기 반도체 메모리 장치는 셀프 어드레스 럽쳐(rupture)를 통한 리페어 동작시 기 설정된 뱅크 그룹의 우선 순위에 의해 결함 어드레스 정보를 래치하기 때문에 제1 및 제2서브 뱅크(311,312)에 대해 동시에 리페어 동작을 수행할 수 있다.
도 4는 도 3에 도시된 리페어 어드레스 제어부(330)의 상세 회로도이다.
도 4를 참조하면, 상기 리페어 어드레스 제어부(330)는 제1패스 게이트(PG1)와 제2패스 게이트(PG2)와, 출력 제어부(410) 및 래치부(420)를 포함할 수 있다.
상기 제1패스 게이트(PG1)는 다수의 인버터를 지난 제1결함 검출신호(GIO_L_FAIL)에 응답하여 제1어드레스(ADDL<0:K>)를 상기 래치부(420)로 전달할 수 있다.
상기 출력 제어부(410)는 상기 제1결함 검출신호(GIO_L_FAIL) 및 제2결함 검출신호(GIO_R_FAIL)를 수신받는 제1난드 게이트(NAND1)와, 상기 제2결함 검출신호(GIO_R_FAIL) 및 제1난드 게이트(NAND1)의 출력신호를 수신받는 제2난드 게이트(NAND2)를 포함할 수 있다.
상기 제2패스 게이트(PG2)는 상기 출력 제어부(410)로부터 출력된 신호에 응답하여 제2어드레스(ADDR<0:K>)를 상기 래치부(420)로 전달할 수 있다.
상기 래치부(420)는 초기화 신호(RST)가 비활성화된 구간에서 상기 제1패스 게이트(PG1) 또는 상기 제2패스 게이트(PG2)에서 전달된 어드레스를 래치하여 리페어 어드레스(ADD_LAT<0:K>)로서 출력할 수 있다. 상기 초기화 신호(RST)는 파워-업(power-up) 구간이나, 테스트 모드에 의한 리부트-업(reboot-up) 구간에 상기 래치부를 초기화하는 신호일 수 있다.
예컨대, 상기 제1결함 검출신호(GIO_L_FAIL)가 활성화되는 경우를 설명하고자 한다.
상기 제1결함 검출신호(GIO_L_FAIL)가 활성화되면 상기 제1패스 게이트(PG1)는 구동되어 상기 제1어드레스(ADDL<0:K>)를 상기 래치부(420)로 전달할 수 있다. 상기 출력 제어부(410)의 상기 제1난드 게이트(NAND1)는 상기 제2결함 검출신호(GIO_R_FAIL)가 비활성화됨에 따라 '하이' 레벨을 갖는 신호를 출력하며, 상기 제2난드 게이트(NAND2)는 상기 제1난드 게이트(NAND1)로부터 출력된 신호와 비활성화된 상기 제2결함 검출신호(GIO_R_FAIL)에 따라 '하이' 레벨을 갖는 신호를 출력할 수 있다. 상기 제2패스 게이트(PG2)는 상기 제2난드 게이트(NAND2)로부터 출력되어 다수의 인버터를 지난 신호에 응답하여 구동되지 않는다. 상기 래치부(420)는 상기 초기화 신호가 비활성화됨에 따라 상기 제1어드레스(ADDL<0:K>)를 상기 리페어 어드레스(ADD_LAT<0:K>)로서 출력할 수 있다.
또한, 상기 제2결함 검출신호(GIO_R_FAIL)가 활성화되는 경우를 설명하고자 한다.
상기 제1결함 검출신호(GIO_L_FAIL)가 비활성화됨에 따라 상기 제1패스 게이트(PG1)는 구동되지 않는다. 상기 출력 제어부(410)의 상기 제1난드 게이트(NAND1)는 상기 제1결함 검출신호(GIO_L_FAIL)가 비활성화됨에 따라 '하이' 레벨을 갖는 신호를 출력하며, 상기 제2난드 게이트(NAND2)는 상기 제1난드 게이트(NAND1)로부터 출력된 신호와 활성화된 상기 제2결함 검출신호(GIO_R_FAIL)에 따라 '로우' 레벨을 갖는 신호를 출력할 수 있다. 상기 제2패스 게이트(PG2)는 상기 제2난드 게이트(NAND2)로부터 출력되고 반전된 신호에 응답하여 제2어드레스(ADDR<0:K>)를 상기 래치부(420)로 전달할 수 있다. 상기 래치부(420)는 상기 초기화 신호(RST)가 비활성화됨에 따라 상기 제2어드레스(ADDR<0:K>)를 상기 리페어 어드레스(ADD_LAT<0:K>)로서 출력할 수 있다.
상기 제1결함 검출신호(GIO_L_FAIL) 및 상기 제2결함 검출신호(GIO_R_FAIL)가 동시에 활성화되는 경우에 상기 리페어 어드레스 제어부(340)의 동작을 설명하고자 한다.
상기 제1결함 검출신호(GIO_L_FAIL)가 활성화되어 상기 제1패스 게이트(PG1)는 구동되어 상기 제1어드레스(ADDL<0:K>)를 상기 래치부(420)로 전달할 수 있다. 또한, 상기 제1 및 2결함 검출신호(GIO_L_FAIL,GIO_R_FAIL)가 활성화되어 상기 제1난드 게이트(NAND1)는 '로우' 레벨을 갖는 신호를 출력할 수 있다. 상기 제2난드 게이트(NAND2)는 상기 제1난드 게이트(NAND1)로부터 출력된 신호와 활성화된 상기 제2결함 검출신호(GIO_R_FAIL)에 따라 '하이'레벨을 갖는 신호를 출력할 수 있다. 상기 제2패스 게이트(PG2)는 상기 제2난드 게이트(NAND2)로부터 출력되고 반전된 신호에 응답하여 구동되지 않는다. 결국, 상기 래치부(420)는 상기 제1어드레스(ADDL<0:K>)를 상기 리페어 어드레스(ADD_LAT<0:K>)로서 출력할 수 있다.
이후, 상기 리페어 어드레스(ADD_LAT<0:K>)를 통한 리페어 동작을 수행하게 되며, 다음 테스트 시에 상기 제1결함 검출신호(GIO_L_FAIL)는 비활성화되고, 상기제2결함 검출신호(GIO_R_FAIL)가 다시 활성화될 수 있다. 따라서, 상기 출력 제어부(410)의 상기 제1난드 게이트(NAND1)는 상기 제1결함 검출신호(GIO_L_FAIL)가 비활성화됨에 따라 '하이' 레벨을 갖는 신호를 출력하며, 상기 제2난드 게이트(NAND2)는 상기 제1난드 게이트(NAND1)로부터 출력된 신호와 활성화된 상기 제2결함 검출신호(GIO_R_FAIL)에 따라 '로우' 레벨을 갖는 신호를 출력할 수 있다. 상기 제2패스 게이트(PG2)는 상기 제2난드 게이트(NAND2)로부터 출력되고 반전된 신호에 응답하여 제2어드레스(ADDR<0:K>)를 상기 래치부(420)로 전달할 수 있다. 상기 래치부(420)는 상기 초기화 신호가 비활성화됨에 따라 상기 제2어드레스(ADDR<0:K>)를 상기 리페어 어드레스(ADD_LAT<0:K>)로서 출력할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
310:뱅크 그룹 311:제1서브 뱅크
312:제2서브 뱅크 320:테스트 데이터 처리부
330:리페어 어드레스 제어부 340:퓨즈부
312:제2서브 뱅크 320:테스트 데이터 처리부
330:리페어 어드레스 제어부 340:퓨즈부
Claims (16)
- 테스트 모드 신호에 응답하여 제1 및 제2결함 검출신호를 출력하는 테스트 데이터 처리부;
상기 제1및 제2결함 검출신호에 응답하여 메모리 뱅크그룹 중 테스트 대상 뱅크에 대응하는 어드레스를 각각 수신받되, 우선 순위를 설정하여 예정된 순위에 따라 상기 어드레스를 순차적으로 순서대로 저장하는 리페어 어드레스 제어부;및
상기 리페어 어드레스 제어부에 저장된 상기 어드레스에 기초하여 리페어 프로그래밍을 수행하는 퓨즈부
를 포함하는 리페어 회로.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 리페어 어드레스 제어부는,
상기 제1결함 검출신호 및 제2결함 검출신호 중 상기 예정된 순위에 따라 상기 어드레스의 출력을 선택적으로 제어하기 위한 출력 제어부;및
상기 출력 제어부로부터 출력된 어드레스를 래치하는 래치부
를 포함하는 리페어 회로.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 테스트 데이터 처리부는,
상기 테스트 모드신호에 응답하여 상기 메모리 뱅크그룹으로부터 제1 및 제2테스트 데이터를 전달받아 상기 제1 및 제2결함 검출신호를 각각 출력하는 리페어 회로.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 테스트 데이터 처리부는,
상기 메모리 뱅크그룹으로부터 출력되는 상기 제1 및 제2테스트 데이터에 결함이 있는 경우에 상기 결함이 있는 테스트 데이터에 대응하는 상기 제1 및 제2결함 검출신호를 활성화시키는 리페어 회로.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 퓨즈부는,
럽쳐 인에이블 신호에 응답하여 상기 리페어 어드레스 제어부로부터 출력된 상기 어드레스를 결함 어드레스 정보로서 프로그래밍하는 리페어 회로.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 테스트 모드신호에 응답하여 상기 제1 및 제2결함 검출신호가 모두 활성화되는 경우 추가 테스트 동작신호를 생성하기 위한 테스트 모드 설정부
를 더 포함하는 리페어 회로.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제6항에 있어서,
상기 추가 테스트 동작신호는 상기 테스트 모드신호에 응답하여 수행한 테스트 동작과 동일한 테스트 동작을 추가로 수행하기 위한 신호인 리페어 회로.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 테스트 모드신호는 상기 메모리 뱅크그룹의 셀프 어드레스 럽쳐 동작을 수행하기 위한 신호인 리페어 회로.
- 테스트 모드 신호에 응답하여 복수의 결함 검출신호를 출력하는 테스트 데이터 처리부;
상기 복수의 결함 검출신호에 응답하여 복수의 메모리 뱅크그룹 중 테스트 대상 뱅크에 대응하는 어드레스를 각각 수신받되, 상기 복수의 메모리 뱅크그룹의 우선 순위에 따라 상기 어드레스를 순차적으로 순서대로 저장하는 리페어 어드레스 제어부;및
상기 리페어 어드레스 제어부에 저장된 상기 어드레스에 기초하여 리페어 프로그래밍을 수행하는 퓨즈부
를 포함하는 리페어 회로.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제9항에 있어서,
상기 리페어 어드레스 제어부는,
상기 복수의 결함 검출신호 중 상기 우선 순위에 따라 상기 어드레스의 출력을 선택적으로 제어하기 위한 출력 제어부;및
상기 출력 제어부로부터 출력된 어드레스를 래치하는 래치부
를 포함하는 리페어 회로.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제9항에 있어서,
상기 테스트 데이터 처리부는,
상기 테스트 모드신호에 응답하여 상기 복수의 메모리 뱅크 그룹으로부터 각각 출력되는 복수의 테스트 데이터 중 하나 또는 그 이상의 테스트 데이터에 결함이 있는 경우에 상기 결함이 있는 테스트 데이터에 대응하는 상기 결함 검출신호를 출력하는 리페어 회로. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제9항에 있어서,
상기 퓨즈부는,
상기 복수의 메모리 뱅크 그룹에 대응하는 퓨즈셋을 포함하는 리페어 회로.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 퓨즈부는,
럽쳐 인에이블 신호에 응답하여 상기 리페어 어드레스 제어부로부터 출력된 어드레스를 상기 퓨즈셋에 결함 어드레스 정보로서 프로그래밍하는 리페어 회로.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제9항에 있어서,
상기 테스트 모드신호에 응답하여 상기 결함 검출신호가 모두 활성화되는 경우 추가 테스트 동작신호를 생성하기 위한 테스트 모드 설정부
를 더 포함하는 리페어 회로.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제14항에 있어서,
상기 추가 테스트 동작신호는 상기 테스트 모드신호에 응답하여 수행한 테스트 동작과 동일한 테스트 동작을 추가로 수행하기 위한 신호인 리페어 회로.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제9항에 있어서,
상기 테스트 모드신호는 상기 복수의 메모리 뱅크그룹의 셀프 어드레스 럽쳐 동작을 수행하기 위한 신호인 리페어 회로.
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