KR20110121392A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20110121392A
KR20110121392A KR1020100040970A KR20100040970A KR20110121392A KR 20110121392 A KR20110121392 A KR 20110121392A KR 1020100040970 A KR1020100040970 A KR 1020100040970A KR 20100040970 A KR20100040970 A KR 20100040970A KR 20110121392 A KR20110121392 A KR 20110121392A
Authority
KR
South Korea
Prior art keywords
repair
addr
hit
signal
address
Prior art date
Application number
KR1020100040970A
Other languages
English (en)
Inventor
김상희
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100040970A priority Critical patent/KR20110121392A/ko
Publication of KR20110121392A publication Critical patent/KR20110121392A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

반도체 메모리 장치의 리던던시 동작에 관한 것으로서, 노말 어드레스 신호에 응답하여 리던던시 동작 진입제어신호와 리페어 어드레스 신호를 생성하기 위한 리던던시 동작 신호 생성부, 및 테스트 동작 모드에서 리던던시 동작 진입제어신호 및 리페어 어드레스 신호에 응답하여 리던던시 동작 유효성 판단신호를 생성하기 위한 리던던시 동작 유효성 판단부를 구비하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 메모리 장치의 리던던시 동작에 관한 것이다.
일반적으로, 메모리 소자에서 일부 메모리 셀에 결함(defect)이 발생하는 경우에 칩이 정상적으로 동작하지 않는 문제를 구제하기 위하여, 미리 여분의 메모리 셀을 만들어 두었다가 테스트 후에 결함이 발생한 셀을 여분으로 두었던 셀로 치환하는데, 이런 경우 여분으로 둔 셀을 스페어(spare) 셀이라고 하고, 이런 치환 동작에 개입하는 회로를 리던던시 회로라고 한다.
테스트를 통해서 불량 메모리 셀을 골라내어 그에 해당하는 어드레스를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부 회로에 행하며, 이에 따라 실제 사용 시에 입력되는 노말 어드레스가 불량 라인에 해당하는 어드레스인지를 판단하는 동작이 필요하다.
즉, 실제 사용 시에 입력되는 노말 어드레스가 불량 라인에 해당하는 어드레스인 것으로 판단되면 노말 어드레스에 대응하여 불량 라인을 선택하지 않고 대신 예비 라인을 선택하도록 제어한다. 반대로, 불량 라인에 해당하는 어드레스가 아닌 것으로 판단되면 노말 어드레스에 대응하여 정상적인 라인을 선택하도록 제어한다.
이때, 실제 사용시에 입력되는 노말 어드레스가 불량 라인에 해당하는 어드레스인지 아닌지를 판단하기 위해서 주로 퓨즈 셋을 이용한 방식이 사용된다. 즉, 불량 라인에 해당하는 어드레스에 대응하도록 퓨즈 셋이 미리 설정되어 있고, 이러한 퓨즈 셋에 노말 어드레스를 인가시킴으로써 노말 어드레스가 불량 라인에 해당하는 어드레스인지 아닌지를 판단한다.
도 1은 종래기술에 따른 반도체 메모리 장치에서 리던던시 동작을 수행하기 위한 회로를 도시한 블록 다이어그램이다.
도 1을 참조하면, 노말 어드레스 신호(NORMAL ADDR<0:N>)에 응답하여 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)를 생성하기 위한 다수의 퓨즈 셋(102, 104, 106, 108)과, 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)에 응답하여 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)를 생성하기 위한 리던던시 동작 진입제어신호 생성부(120)을 구비한다.
여기서, 각각의 퓨즈 셋(102, 104, 106, 108)에는 불량 라인에 해당하는 어드레스 값이 미리 설정되어 있다. 즉, 노말 어드레스 신호(NORMAL ADDR<0:N>)가 각각의 퓨즈 셋(102, 104, 106, 108)으로 입력되고 그 값이 불량 라인에 해당하는 어드레스 값이라면 그에 대응하는 어느 하나의 퓨즈 셋에서 출력되는 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)가 비활성화되고 다른 리페어 어드레스 신호들은 활성화된다.
예컨대, 노말 어드레스 신호(NORMAL ADDR<0:N>)가 입력되었을 때 다수의 퓨즈 셋(102, 104, 106, 108) 중 두 번째 퓨즈 셋(104)에 미리 설정되어 있는 불량라인에 해당하는 어드레스 값이 노말 어드레스 신호(NORMAL ADDR<0:N>)의 값과 일치한다면 두 번째 퓨즈 셋(104)에서 출력되는 리페어 어드레스 신호(REPAIR_HIT_ADDR_1)만 비활성화되고 나머지 첫 번째 세 번째 네 번째 퓨즈 셋(102, 106, 108)에서 출력되는 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)만 활성화된다.
반면, 노말 어드레스 신호(NORMAL ADDR<0:N>)가 입력되었을 때 다수의 퓨즈 셋(102, 104, 106, 108)에 미리 설정되어 있는 불량라인에 해당하는 어드레스 값이 모두 노말 어드레스 신호(NORMAL ADDR<0:N>)의 값과 일치하지 않는다면 모든 퓨즈 셋(102, 104, 106, 108)에서 출력되는 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)가 모두 활성화된다.
그리고, 리던던시 동작 진입제어신호 생성부(120)는, 다수의 퓨즈 셋(102, 104, 106, 108)에서 출력되는 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)를 모두 입력받아 어느 하나의 신호가 비활성화되면 입력되는 노말 어드레스 신호(NORMAL ADDR<0:N>)가 불량 라인에 해당하는 어드레스 값을 갖는다는 것을 인식하고 리던던시 동작을 수행할 수 있도록 하기 위해 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)를 활성화시키게 된다.
반대로, 리던던시 동작 진입제어신호 생성부(120)는, 다수의 퓨즈 셋(102, 104, 106, 108)에서 출력되는 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)를 모두 입력받아 모두 활성화되면 입력되는 노말 어드레스 신호(NORMAL ADDR<0:N>)가 불량 라인에 해당하는 어드레스 값을 갖지 않는다는 것을 인식하고 리던던시 동작을 수행할 수 있도록 하기 위해 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)를 비활성화시키게 된다.
도 2a는 도 1에 도시된 종래기술에 따른 반도체 메모리 장치에서 리던던시 동작을 수행하기 위한 회로가 정상적인 동작을 수행하는 경우를 설명하기 위해 도시한 타이밍 다이어그램이다.
도 2b는 도 1에 도시된 종래기술에 따른 반도체 메모리 장치에서 리던던시 동작을 수행하기 위한 회로가 잘못된 동작을 수행하는 경우를 설명하기 위해 도시한 타이밍 다이어그램이다.
먼저, 도 2a를 참조하면, 반도체 메모리 장치 액티브 커맨드(ACT)가 인가되는 것과 동시에 노말 어드레스 신호(NORMAL ADDR<0:N>)가 반도체 메모리 장치로 인가되며, 그에 따라 리던던시 동작을 수행하기 위한 회로에서 노말 어드레스 신호(NORMAL ADDR<0:N>)가 불량 라인에 해당하는 어드레스인지 아닌지를 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)와 리던던시 동작 진입제어신호(REPAIR_ENTER_CON) 중 어느 하나의 신호를 비활성화시킴으로써 결정하는 것을 알 수 있다.
즉, 노말 어드레스 신호(NORMAL ADDR<0:N>)가 불량 라인에 해당하는 어드레스라면 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3) 중 어느 하나의 신호가 로직'로우'(Low)로 비활성화됨과 동시에 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)는 로직'하이'(High)로 활성화될 것이다.
반면, 노말 어드레스 신호(NORMAL ADDR<0:N>)가 불량 라인에 해당하는 어드레스가 아니라면 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)들이 로직'하이'(High)로 모두 활성화됨과 동시에 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)는 로직'로우'(Low)로 비활성화될 것이다.
이와 같이, 반도체 메모리 장치로 인가되는 노말 어드레스 신호(NORMAL ADDR<0:N>)가 불량 라인에 해당하는 어드레스인지 아닌지에 따라 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)와 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)는 서로 반대되는 논리레벨을 갖는 것이 정상 동작인 것을 알 수 있다.
도 2b를 참조하면, 반도체 메모리 장치 액티브 커맨드(ACT)가 인가되는 것과 동시에 노말 어드레스 신호(NORMAL ADDR<0:N>)가 반도체 메모리 장치로 인가되며, 그에 따라 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)와 리던던시 동작 진입제어신호(REPAIR_ENTER_CON) 중 어느 하나의 신호만 비활성화되어야 함에도 불구하고, 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)와 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)가 모두 비활성화되는 문제가 발생하는 것을 알 수 있다.
그리고, 도 2b에는 직접적으로 도시되지 않았지만, 반도체 메모리 장치 액티브 커맨드(ACT)가 인가되는 것과 동시에 노말 어드레스 신호(NORMAL ADDR<0:N>)가 반도체 메모리 장치로 인가되며, 그에 따라 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)와 리던던시 동작 진입제어신호(REPAIR_ENTER_CON) 중 어느 하나의 신호는 비활성화되어야 함에도 불구하고, 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)와 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)가 모두 활성화되는 문제가 발생할 수도 있다.
이와 같이, 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)와 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)가 모두 비활성화되는 문제가 발생하는 이유는 다음과 같이 분석될 수 있다.
먼저, 반도체 메모리 장치의 특성을 세 가지로 나누어 보면, 첫째로 고속 동작(high speed), 둘째로 고밀도 설계(high density), 셋째로 낮은 전력 소모(low power consumption)로 나눌 수 있겠다.
이러한 세 가지 특성 중 고밀도 설계(high density)를 만족시키기 위해서 소자특성이 보장하는 한도 내에서 코어영역(unit cell array)의 크기가 증가하고 있으며, 이는 반도체 메모리 장치 내에서 소스 클록(CLK)에 비동기(asynchronous)적으로 결정되는 'tRCD'와 같은 값들이 과다하게 줄어드는 문제점을 발생시킨다.
이로 인해, 반도체 메모리 장치의 액티브 동작 중 신호와 신호간의 마진(margin)이 감소하게 되며, 이는, 상기에서 설명한 본 발명의 문제와 같이 반도체 메모리 장치의 액티브 동작 중 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)와 리던던시 동작 진입제어신호(REPAIR_ENTER_CON) 중 어느 하나의 신호만 활성화되어 노말 워드 라인과 리던던시 워드 라인 중 어느 하나의 워드 라인만 활성화시키고 다른 워드 라인은 비활성화시켜야 하는데도 불구하고, 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)와 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)가 모두 활성화되거나 모두 비활성화되어 둘 다 활성화시키거나 둘 다 비활성화시키는 문제의 원인이 될 수 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 메모리 장치에서 리던던시 동작을 수행으로 인해 발생하는 에러를 감지할 수 있는 회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 노말 어드레스 신호에 응답하여 리던던시 동작 진입제어신호와 리페어 어드레스 신호를 생성하기 위한 리던던시 동작 신호 생성부; 및 테스트 동작 모드에서 상기 리던던시 동작 진입제어신호 및 상기 리페어 어드레스 신호에 응답하여 리던던시 동작 유효성 판단신호를 생성하기 위한 리던던시 동작 유효성 판단부를 구비하는 반도체 메모리 장치를 제공한다.
전술한 본 발명은 반도체 메모리 장치에서 리던던시 동작을 수행하는 도중에 사용되는 신호들 간의 마진(margin) 감소로 인해 발생하는 리던던시 동작 패일(fail)을 쉽고 빠르게 감지할 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 메모리 장치에서 리던던시 동작을 수행하기 위한 회로를 도시한 블록 다이어그램이다.
도 2a는 도 1에 도시된 종래기술에 따른 반도체 메모리 장치에서 리던던시 동작을 수행하기 위한 회로가 정상적인 동작을 수행하는 경우를 설명하기 위해 도시한 타이밍 다이어그램이다.
도 2b는 도 1에 도시된 종래기술에 따른 반도체 메모리 장치에서 리던던시 동작을 수행하기 위한 회로가 잘못된 동작을 수행하는 경우를 설명하기 위해 도시한 타이밍 다이어그램이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치에서 리던던시 동작을 수행하기 위한 회로를 도시한 블록 다이어그램이다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 리던던시 동작을 수행하기 위한 회로의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치에서 리던던시 동작을 수행하기 위한 회로를 도시한 블록 다이어그램이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치에서 리던던시 동작을 수행하기 위한 회로는, 노말 어드레스 신호(NORMAL ADDR<0:N>)에 응답하여 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)와 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)를 생성하기 위한 리던던시 동작 신호 생성부(200, 220) , 및 테스트 동작 모드에서 리던던시 동작 진입제어신호(REPAIR_ENTER_CON) 및 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)에 응답하여 리던던시 동작 유효성 판단신호(REPAIR_EFFECT_JUDG)를 생성하기 위한 리던던시 동작 유효성 판단부(240)를 구비한다.
여기서, 리던던시 동작 신호 생성부(200, 220)는, 노말 어드레스 신호(NORMAL ADDR<0:N>)에 응답하여 리페어 어드레스 신호(REPAIR_HIT_ADDR<0:3>)의 각 비트(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3) 값을 각각 결정하기 위한 리페어 어드레스 생성부(200), 및 리페어 어드레스 신호(REPAIR_HIT_ADDR<0:3>)에 포함된 다수의 비트(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3) 값에 대응하여 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)의 값을 결정하기 위한 리던던시 동작 진입제어신호 생성부(220)를 구비한다.
또한, 리페어 어드레스 생성부(200)는, 각각 노말 어드레스 신호(NORMAL ADDR<0:N>)와 퓨즈 인에이블 신호(FUSE_ENABLE)를 입력받아 리페어 어드레스 신호(REPAIR_HIT_ADDR<0:3>)의 리페어 어드레스 신호(REPAIR_HIT_ADDR<0:3>)의 각 비트(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3) 값을 각각 결정하기 위한 다수의 퓨즈 셋(202, 204, 206, 208)을 구비한다.
그리고, 리던던시 동작 유효성 판단부(240)는, 테스트 인에이블 신호(TEST_EN)와 리페어 어드레스 신호(REPAIR_HIT_ADDR<0:3>)에 포함된 다수의 비트(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3) 값을 병렬(parallel)로 입력받아 혼합하기 위한 어드레스 혼합부(242)와, 테스트 인에이블 신호(TEST_EN)와 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)를 병렬(parallel)로 인가받아 혼합하기 위한 진입제어 혼합부(244), 및 어드레스 혼합부(242)에서 출력되는 신호(REPAIR_HIT_ADDR_SUM)의 값과 진입제어 혼합부(244)에서 출력되는 신호(REPAIR_ENTER_CON_SUM)의 값을 비교하여 리던던시 동작 유효성 판단신호(REPAIR_EFFECT_JUDG)의 값을 결정하기 위한 리던던시 동작 유효성 판단신호 출력부(246)를 구비한다.
여기서, 어드레스 혼합부(242)는, 테스트 인에이블 신호(TEST_EN)와 리페어 어드레스 신호(REPAIR_HIT_ADDR<0:3>)에 포함된 다수의 비트(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)를 병렬(parallel)로 입력받아 부정논리곱 연산을 수행하기 위한 낸드게이트(NAND1)를 구비한다.
또한, 진입제어 혼합부(244)는, 테스트 인에이블 신호(TEST_EN)와 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)를 병렬(parallel)로 입력받아 부정논리고 연산을 수행하기 위한 낸드게이트(NAND2)를 구비한다.
그리고, 리던던시 동작 유효성 판단신호 출력부(246)는, 어드레스 혼합부(242)에서 출력되는 신호(REPAIR_HIT_ADDR_SUM)의 위상을 반전하여 출력하기 위한 제1 인버터(INV1)와, 진입제어 혼합부(244)에서 출력되는 신호(REPAIR_ENTER_CON_SUM)의 위상을 반전하여 출력하기 위한 제2 인버터(INV2)와, 진입제어 혼합부(244)에서 출력되는 신호(REPAIR_ENTER_CON_SUM)를 부 입력단으로 입력받고 제2 인버터(INV2)의 출력신호를 정 입력단으로 입력받아 제1 인버터(INV1)에서 출력되는 신호를 리던던시 동작 유효성 판단신호(REPAIR_EFFECT_JUDG)로서 출력하는 것을 온/오프 제어하기 위한 제1 패스 게이트(PG1)와, 진입제어 혼합부(244)에서 출력되는 신호(REPAIR_ENTER_CON_SUM)를 정 입력단으로 입력받고 제2 인버터(INV2)의 출력신호를 부 입력단으로 입력받아 어드레스 혼합부(242)에서 출력되는 신호(REPAIR_HIT_ADDR_SUM)를 리던던시 동작 유효성 판단신호(REPAIR_EFFECT_JUDG)로서 출력하는 것을 온/오프 제어하기 위한 제2 패스 게이트(PG2)와, 테스트 인에이블 신호(TEST_EN)의 위상을 반전하여 출력하기 위한 제3 인버터(INV3), 및 테스트 인에이블 신호(TEST_EN)를 정 입력단으로 입력받고 제3 인버터의 출력신호를 부 입력단으로 입력받아 리던던시 동작 유효성 판단신호(REPAIR_EFFECT_JUDG)를 설정된 신호 출력단(SIG_OUT_ND)으로 전달하는 것을 온/오프 제어하기 위한 제3 패스 게이트(PG3)를 구비한다.
참고로, 설정된 신호 출력단(SIG_OUT_ND)은 반도체 메모리 장치의 노말 동작에서 데이터 신호를 입/출력할 때 사용되는 데이터 입/출력 패드가 될 수도 있고, 어드레스 신호를 입/출력할 때 사용되는 어드레스 입/출력 패드가 될 수도 있으며, 사용용도가 결정되지 않은 입/출력 패드가 될 수도 있다. 다만, 반도체 메모리 장치의 테스트 동작에서 신호가 입/출력되지 않았던 패드가 될 것이다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 장치에서 리던던시 동작을 수행하기 위한 회로의 동작을 설명하면 다음과 같다.
먼저, 리페어 어드레스 생성부(200)에 구비된 각각의 퓨즈 셋(202, 204, 206, 208)에는 불량 라인에 해당하는 어드레스 값이 미리 설정되어 있다. 즉, 노말 어드레스 신호(NORMAL ADDR<0:N>)가 각각의 퓨즈 셋(202, 204, 206, 208)으로 입력되고 그 값이 불량 라인에 해당하는 어드레스 값이라면 그에 대응하는 어느 하나의 퓨즈 셋에서 출력되는 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)가 비활성화되고 다른 리페어 어드레스 신호들은 활성화된다.
예컨대, 노말 어드레스 신호(NORMAL ADDR<0:N>)가 입력되었을 때 다수의 퓨즈 셋(202, 204, 206, 208) 중 두 번째 퓨즈 셋(204)에 미리 설정되어 있는 불량라인에 해당하는 어드레스 값이 노말 어드레스 신호(NORMAL ADDR<0:N>)의 값과 일치한다면 두 번째 퓨즈 셋(204)에서 출력되는 리페어 어드레스 신호(REPAIR_HIT_ADDR_1)만 비활성화되고 나머지 첫 번째 세 번째 네 번째 퓨즈 셋(202, 206, 208)에서 출력되는 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)만 활성화된다.
반면, 노말 어드레스 신호(NORMAL ADDR<0:N>)가 입력되었을 때 다수의 퓨즈 셋(202, 204, 206, 208)에 미리 설정되어 있는 불량라인에 해당하는 어드레스 값이 모두 노말 어드레스 신호(NORMAL ADDR<0:N>)의 값과 일치하지 않는다면 모든 퓨즈 셋(202, 204, 206, 208)에서 출력되는 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)가 모두 활성화된다.
그리고, 리던던시 동작 진입제어신호 생성부(220)는, 리페어 어드레스 생성부(200)에 구비된 다수의 퓨즈 셋(202, 204, 206, 208)에서 출력되는 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)를 모두 입력받아 어느 하나의 신호가 비활성화되면 입력되는 노말 어드레스 신호(NORMAL ADDR<0:N>)가 불량 라인에 해당하는 어드레스 값을 갖는다는 것을 인식하고 리던던시 동작을 수행할 수 있도록 하기 위해 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)를 활성화시키게 된다.
반대로, 리던던시 동작 진입제어신호 생성부(220)는, 리페어 어드레스 생성부(200)에 구비된 다수의 퓨즈 셋(202, 204, 206, 208)에서 출력되는 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)를 모두 입력받아 모두 활성화되면 입력되는 노말 어드레스 신호(NORMAL ADDR<0:N>)가 불량 라인에 해당하는 어드레스 값을 갖지 않는다는 것을 인식하고 리던던시 동작을 수행할 수 있도록 하기 위해 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)를 비활성화시키게 된다.
그리고, 리던던시 동작 유효성 판단부(240)의 구성요소 중 어드레스 혼합부(242)는, 테스트 인에이블 신호(TEST_EN)가 활성화되었을 때, 리페어 어드레스 신호(REPAIR_HIT_ADDR<0:3>)에 포함된 다수의 비트(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3) 중 어느 하나의 비트라도 비활성화상태로 입력되면, 그에 응답하여 출력되는 어드레스 혼합신호(REPAIR_HIT_ADDR_SUM)를 활성화시킨다.
반대로, 리던던시 동작 유효성 판단부(240)의 구성요소 중 어드레스 혼합부(242)는, 테스트 인에이블 신호(TEST_EN)가 활성화되었을 때, 리페어 어드레스 신호(REPAIR_HIT_ADDR<0:3>)에 포함된 다수의 비트(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)가 모두 활성화상태로 입력되면, 그에 응답하여 출력되는 어드레스 혼합신호(REPAIR_HIT_ADDR_SUM)를 비활성화시킨다.
한편, 리던던시 동작 유효성 판단부(240)의 구성요소 중 어드레스 혼합부(242)는, 테스트 인에이블 신호(TEST_EN)가 비활성화되었을 때, 리페어 어드레스 신호(REPAIR_HIT_ADDR<0:3>)에 포함된 다수의 비트(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)의 논리레벨과 상관없이 출력되는 어드레스 혼합신호(REPAIR_HIT_ADDR_SUM)를 활성화시킨다.
그리고, 리던던시 동작 유효성 판단부(240)의 구성요소 중 진입제어 혼합부(244)는, 테스트 인에이블 신호(TEST_EN)가 활성화되었을 때, 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)가 활성화되는 것에 응답하여 출력되는 진입제어 혼합신호(REPAIR_ENTER_CON_SUM)를 비활성화시킨다.
반대로, 리던던시 동작 유효성 판단부(240)의 구성요소 중 진입제어 혼합부(244)는, 테스트 인에이블 신호(TEST_EN)가 활성화되었을 때, 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)가 비활성화되는 것에 응답하여 출력되는 진입제어 혼합신호(REPAIR_ENTER_CON_SUM)를 활성화시킨다.
한편, 리던던시 동작 유효성 판단부(240)의 구성요소 중 진입제어 혼합부(244)는, 테스트 인에이블 신호(TEST_EN)가 비활성화되었을 때, 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)의 논리레벨과 상관없이 출력되는 진입제어 혼합신호(REPAIR_ENTER_CON_SUM)를 활성화시킨다.
그리고, 리던던시 동작 유효성 판단부(240)의 구성요소 중 리던던시 동작 유효성 판단신호 출력부(246)는, 진입제어 혼합부(244)에서 출력되는 진입제어 혼합신호(REPAIR_ENTER_CON_SUM)가 활성화되었을 때, 어드레스 혼합부(242)에서 출력되는 어드레스 혼합신호(REPAIR_HIT_ADDR_SUM)가 활성화상태라면 리던던시 동작 유효성 판단신호(REPAIR_EFFECT_JUDG)를 비활성화시켜 출력하고 비활성화상태라면 리던던시 동작 유효성 판단신호(REPAIR_EFFECT_JUDG)를 활성화시켜 출력한다.
반대로, 리던던시 동작 유효성 판단부(240)의 구성요소 중 리던던시 동작 유효성 판단신호 출력부(246)는, 진입제어 혼합부(244)에서 출력되는 진입제어 혼합신호(REPAIR_ENTER_CON_SUM)가 비활성화되었을 때, 어드레스 혼합부(242)에서 출력되는 어드레스 혼합신호(REPAIR_HIT_ADDR_SUM)가 활성화상태라면 리던던시 동작 유효성 판단신호(REPAIR_EFFECT_JUDG)를 활성화시켜 출력하고 비활성화상태라면 리던던시 동작 유효성 판단신호(REPAIR_EFFECT_JUDG)를 비활성화시켜 출력한다.
즉, 리던던시 동작 유효성 판단부(240)의 구성요소 중 리던던시 동작 유효성 판단신호 출력부(246)는, 진입제어 혼합부(244)에서 출력되는 진입제어 혼합신호(REPAIR_ENTER_CON_SUM)와 어드레스 혼합부(242)에서 출력되는 어드레스 혼합신호(REPAIR_HIT_ADDR_SUM)가 모두 활성화되거나 모두 비활성화될 때 리던던시 동작 유효성 판단신호(REPAIR_EFFECT_JUDG)를 비활성화시켜 출력하고, 어느 하나가 활성화되고 나머지 하나가 비활성화될 때 리던던시 동작 유효성 판단신호(REPAIR_EFFECT_JUDG)를 활성화시켜 출력한다.
전술한 본 발명의 실시예에 따른 반도체 메모리 장치가 정상적인 동작을 수행한다고 가정하고 리던던시 동작을 정리해보면, 리던던시 동작을 시작하는 시점에서 인가되는 노말 어드레스 신호(NORMAL ADDR<0:N>)의 값이 다수의 퓨즈 셋(202, 204, 206, 208) 중 어느 하나의 퓨즈 셋에 미리 설정된 불량 라인에 해당하는 어드레스 값과 일치한다면 리페어 어드레스 신호(REPAIR_HIT_ADDR<0:3>)에 포함된 다수의 비트(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3) 중 어느 하나의 비트가 비활성화될 것이고, 그에 따라 어드레스 혼합신호(REPAIR_HIT_ADDR_SUM)는 활성화되어 출력될 것이다.
동시에, 리페어 동작 진입제어신호(REPAIR_ENTER_CON)는 활성화되어 출력될 것이므로 진입제어 혼합신호(REPAIR_ENTER_CON_SUM)는 비활성화되어 출력될 것이다.
이렇게, 어드레스 혼합신호(REPAIR_HIT_ADDR_SUM)와 진입제어 혼합신호(REPAIR_ENTER_CON_SUM)가 서로 반대되는 논리레벨을 가지므로 리던던시 동작 유효성 판단신호(REPAIR_EFFECT_JUDG)는 비활성화되어 출력되며, 그에 대응하여 반도체 메모리 장치가 정상적인 리던던시 동작을 수행했다는 것을 알 수 있다.
반대로 전술한 본 발명의 실시예에 따른 반도체 메모리 장치가 잘못된 동작을 수행한다고 가정하고 리던던시 동작을 정리해보면, 리던던시 동작을 시작하는 시점에서 인가되는 노말 어드레스 신호(NORMAL ADDR<0:N>)의 값이 다수의 퓨즈 셋(202, 204, 206, 208) 중 어느 하나의 퓨즈 셋에 미리 설정된 불량 라인에 해당하는 어드레스 값과 일치한다면 리페어 어드레스 신호(REPAIR_HIT_ADDR<0:3>)에 포함된 다수의 비트(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3) 중 어느 하나의 비트가 비활성화될 것이고, 그에 따라 어드레스 혼합신호(REPAIR_HIT_ADDR_SUM)는 활성화되어 출력될 것이다.
동시에, 리페어 동작 진입제어신호(REPAIR_ENTER_CON)는 활성화되어 출력될 것이므로 진입제어 혼합신호(REPAIR_ENTER_CON_SUM)는 비활성화되어 출력되어야 하는데, 신호간의 마진이 부족하여 비활성화되지 못하고 그대로 활성화 상태를 유지하게 된다..
이렇게, 어드레스 혼합신호(REPAIR_HIT_ADDR_SUM)와 진입제어 혼합신호(REPAIR_ENTER_CON_SUM)가 모두 활성화되므로 리던던시 동작 유효성 판단신호(REPAIR_EFFECT_JUDG)는 활성화되어 출력되며, 그에 대응하여 반도체 메모리 장치가 잘못된 리던던시 동작을 수행했다는 것을 알 수 있다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 리던던시 동작을 수행하기 위한 회로의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 4를 참조하면, 반도체 메모리 장치 액티브 커맨드(ACT)가 인가되는 것과 동시에 노말 어드레스 신호(NORMAL ADDR<0:N>)가 반도체 메모리 장치로 인가되며, 그에 따라 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)와 리던던시 동작 진입제어신호(REPAIR_ENTER_CON) 중 어느 하나의 신호만 비활성화되어야 함에도 불구하고, 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)와 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)가 모두 비활성화되는 현상이 발생하는 것을 알 수 있다.
이렇게, 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)와 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)가 모두 비활성화되는 잘못된 리던던시 동작이 발생하게 되면, 그에 대응하여 어드레스 혼합신호(REPAIR_HIT_ADDR_SUM)와 진입제어 혼합신호(REPAIR_ENTER_CON_SUM)가 모두 활성화되며, 그에 따라 리던던시 동작 유효성 판단신호(REPAIR_EFFECT_JUDG)는 활성화되어 잘못된 리던던시 동작이 발생하였다는 것을 쉽게 알 수 있다.
그리고, 도 4에는 직접적으로 도시되지 않았지만, 반도체 메모리 장치 액티브 커맨드(ACT)가 인가되는 것과 동시에 노말 어드레스 신호(NORMAL ADDR<0:N>)가 반도체 메모리 장치로 인가되며, 그에 따라 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)와 리던던시 동작 진입제어신호(REPAIR_ENTER_CON) 중 어느 하나의 신호만 비활성화되어야 함에도 불구하고, 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)와 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)가 모두 비활성화되는 현상이 발생할 수도 있는데, 이와 같은 경에서도 어드레스 혼합신호(REPAIR_HIT_ADDR_SUM)와 진입제어 혼합신호(REPAIR_ENTER_CON_SUM)가 모두 활성화되며, 그에 따라 리던던시 동작 유효성 판단신호(REPAIR_EFFECT_JUDG)는 활성화되어 잘못된 리던던시 동작이 발생하였다는 것을 쉽게 알 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 메모리 장치에서 리던던시 동작을 수행하는 과정에서 사용되는 신호들 간의 마진(margin) 감소로 인해 리페어 어드레스 신호(REPAIR_HIT_ADDR_0, REPAIR_HIT_ADDR_1, REPAIR_HIT_ADDR_2, REPAIR_HIT_ADDR_3)와 리던던시 동작 진입제어신호(REPAIR_ENTER_CON)의 논리레벨이 서로 같아지는 현상이 발생하는 경우, 이를 빠르게 쉽게 감지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
참고로, 전술한 본원발명의 실시예에서 퓨즈 셋의 개수가 총 4개인 것으로 표현되었는데, 이는 설명의 편의를 위한 것일 뿐 실제로는 그보다 더 많거나 더 적은 개수의 퓨즈 셋을 사용할 수 있다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
102, 104, 106, 108, 202, 204, 206, 208 : 다수의 퓨즈 셋
120, 220 : 리페어 동작 진입제어신호 생성부
200 : 리페어 어드레스 생성부
240 : 리던던시 동작 유효성 판단부
242 : 어드레스 혼합부
244 : 진입제어 혼합부
246 : 리던던시 동작 유효성 판단신호 출력부

Claims (3)

  1. 노말 어드레스 신호에 응답하여 리던던시 동작 진입제어신호와 리페어 어드레스 신호를 생성하기 위한 리던던시 동작 신호 생성부; 및
    테스트 동작 모드에서 상기 리던던시 동작 진입제어신호 및 상기 리페어 어드레스 신호에 응답하여 리던던시 동작 유효성 판단신호를 생성하기 위한 리던던시 동작 유효성 판단부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 리던던시 동작 신호 생성부는,
    상기 노말 어드레스 신호에 응답하여 상기 리페어 어드레스 신호의 각 비트 값을 각각 결정하기 위한 리페어 어드레스 생성부; 및
    상기 리페어 어드레스 신호에 포함된 다수의 비트 값에 대응하여 상기 리던던시 동작 진입제어신호의 값을 결정하기 위한 리던던시 동작 진입제어신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 리던던시 동작 유효성 판단부는,
    테스트 인에이블 신호와 상기 리페어 어드레스 신호에 포함된 다수의 비트 값을 병렬로 입력받아 혼합하기 위한 어드레스 혼합부;
    상기 테스트 인에이블 신호와 상기 리던던시 동작 진입제어신호를 병렬로 인가받아 혼합하기 위한 진입제어 혼합부; 및
    상기 어드레스 혼합부에서 출력되는 신호의 값과 상기 진입제어 혼합부에서 출력되는 신호의 값을 비교하여 리던던시 동작 유효성 판단신호의 값을 결정하기 위한 리던던시 동작 유효성 판단신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.

KR1020100040970A 2010-04-30 2010-04-30 반도체 메모리 장치 KR20110121392A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100040970A KR20110121392A (ko) 2010-04-30 2010-04-30 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100040970A KR20110121392A (ko) 2010-04-30 2010-04-30 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20110121392A true KR20110121392A (ko) 2011-11-07

Family

ID=45392289

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100040970A KR20110121392A (ko) 2010-04-30 2010-04-30 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20110121392A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220027066A1 (en) * 2019-07-25 2022-01-27 Micron Technology, Inc. Memory authentication

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220027066A1 (en) * 2019-07-25 2022-01-27 Micron Technology, Inc. Memory authentication
US11880574B2 (en) * 2019-07-25 2024-01-23 Micron Technology, Inc. Memory authentication

Similar Documents

Publication Publication Date Title
US9514849B2 (en) Semiconductor memory device including controller and fuse circuits for performing repair operation
US7257037B2 (en) Redundancy circuit in semiconductor memory device
JP2017220272A (ja) メモリマクロおよび半導体集積回路装置
KR100462877B1 (ko) 반도체 메모리 장치, 및 이 장치의 불량 셀 어드레스프로그램 회로 및 방법
KR20110121184A (ko) 반도체 메모리 장치의 리페어 회로 및 리페어 방법
JP2010511229A (ja) 複数デバイスシステムをテストするための回路および方法
KR102253011B1 (ko) 리페어 회로 및 이를 포함하는 반도체 메모리 장치
JP4353329B2 (ja) 半導体記憶装置及びそのテスト方法
WO2007110926A1 (ja) 半導体メモリおよびテストシステム
KR100405926B1 (ko) 용장 어드레스의 프로그래밍 후에, 정규 및 용장메모리셀을 독립적으로 선택 가능한 반도체 기억 장치
US10325669B2 (en) Error information storage circuit and semiconductor apparatus including the same
KR20160056586A (ko) 리페어 회로 및 이를 포함하는 반도체 메모리 장치
US20090323454A1 (en) Semiconductor memory device
KR20120052564A (ko) 반도체 메모리 장치의 리페어 회로
US20160307639A1 (en) Semiconductor device and method of driving the same
KR20110121392A (ko) 반도체 메모리 장치
US7821852B2 (en) Write driving circuit
KR100671752B1 (ko) 반도체 메모리 장치의 웨이퍼 번인 테스트 전류 생성 방법및 이를 이용한 반도체 장치.
KR100871691B1 (ko) 병렬 비트 테스트 방법 및 그 방법을 사용하는 반도체메모리 장치
US8885436B2 (en) Semiconductor memory device and method of driving the same
KR20140017075A (ko) 반도체 메모리 장치 및 그 동작 방법
JP2004054993A (ja) 半導体装置及びそのリペア方法
US20220165346A1 (en) Semiconductor memory device and operating method thereof
US10706949B2 (en) Multi-port register file device and method of operation in normal mode and test mode
KR20140029819A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination