JP4353329B2 - 半導体記憶装置及びそのテスト方法 - Google Patents

Description

本発明は半導体記憶装置及びそのテスト方法に関し、特に、冗長救済後のテストに好適な構成の半導体記憶装置及びそのテスト方法に関する。

半導体記憶装置においては、ノーマルセルのメモリエリアとは別に冗長エリアを予め用意しておき、ウェハー試験等で得られたフェイル情報に基づき、不良セルを冗長セルで置換して救済する構成が、従来より、用いられている。不良セルのアドレスと冗長アドレスとの対応は、例えばヒューズの溶断の有無等で設定され、アクセス対象のメモリセルが冗長置換された不良セルである場合、当該不良セルに代わって、冗長アドレスで選択される冗長セルがアクセスされる。

近時、冗長置換の単位が小さくなることにより（たとえば１ワード線、２ビット線ペア等）、不良セルを冗長セルで救済後のデバイスにおいて、隣接ワード線、隣接ビット線のフィジカルデータの影響を考慮する場合、あるフィジカルデータをチップ全面に書き込み、読み出しを行うような試験の重要性が高まってきている。例えば１セルが１トランジスタと１容量からなるダイナミック型メモリにおいて、セルの容量の端子電圧を高電位（セルｈｉｇｈデータともいう）とするデータを書き込んだ後に、該セルのデータの読み出しが行われ、期待値と比較される。

この場合、冗長セルによる不良セルの置換が行われ、救済が施された後のデバイスにおいて、冗長ワード線あるいは冗長ビット線にアクセスした場合、何番目の冗長線が選択されているか判らず、どのようなロジカルデータとして読み出されるかは判らないため、不都合が生じることがある。

従来より、不良ビットの検出率向上、テスタビリティ向上のため、期待値比較方式のパラレルテストが提案されている。一般のパラレルテストでは、メモリセルから読み出されたデータ同士を比較しているが、期待値比較方式のパラレルテストでは、レジスタに書き込まれた期待値データとの比較を行う。

特に制限されないが、本明細書では、パラレルテストは、選択ワード線上の、複数のメモリセルを１度にテストするテストモードをいう。パラレルテストの範囲は、複数の行（カラム）にまたがり、例えば１６カラムｘ１６Ｉ／Ｏビット（１６カラムは、ＤＤＲ(ダブルデータレート)の場合の４ビットデータで、４つのバンク)となる。

なお、期待値比較方式のパラレルテストとして、例えば特許文献１には、メモリセルアレイのメモリセルへの書き込みデータを保持する保持回路を備え、該保持回路からの書き込みデータが選択されたアドレスのメモリセルに書き込まれ、該メモリセルから読み出されたデータを入力するとともに、保持回路に保持されるデータを期待値データとして入力し、読み出しデータと期待値データを比較する比較器を備え、反転制御信号の値にしたがって保持回路に保持される書き込みデータの正転値又は反転値の一方がメモリセルへの書き込みデータ及び比較器への期待値データとして出力され、複数の比較器に接続される一致検出信号に基づきエラーフラグを出力する判定回路を備えた構成が開示されている。

特開２００４−３１０９１８号公報

期待値比較方式のパラレルテストは、冗長セルではない、通常のメモリアレイのＩ／Ｏバスを対象としており、このため、冗長線にアクセスした場合、期待値が不明となる問題がある。例えば、全面にセルｈｉｇｈデータをライトした後、Ｘアドレス（ロウアドレス）としてある値を選択し、カラムアドレスを例えば８カラム分順次スキャンしてリードする場合（例えば”ＬＬＨＨＬＬＨＨ”、ただし、Ｈ、Ｌはｈｉｇｈ、ｌｏｗレベルを表す）と、全面にセルｈｉｇｈデータをライトした後、Ｘアドレスとして別の値を選択しカラムアドレスを例えば８カラム分順次スキャンしてリードする場合（例えば”ＨＬＬＨＨＬＬＨ”）とで、読み出しデータの値のパタンが互いに異なる結果となる。すなわち、メモリセルが冗長セルに置換されている場合、何番目の冗長ワード線、冗長ビット線で置き換えるかは任意であるため、セルｈｉｇｈデータを書き込んだ複数のメモリセルの期待値が不明となる。このため、期待値比較方式のパラレルテストにおいて、別々のＸアドレスに関するパラレルデータを同一の期待値と比較した場合、フェイルとなり、正しくテストを行うことができない。

本発明は、上記課題の認識に基づき創案されたものであって、その目的は、冗長セルを備えた半導体記憶装置の期待値比較方式のテストを実現可能とする半導体記憶装置とテスト方法を提供することにある。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明の１つのアスペクト（側面）に係る半導体記憶装置は、所定電位に書き込まれたメモリセル及び冗長セルからデータを読み出し期待値と比較してテストする半導体記憶装置であって、メモリセルと冗長セルとを分割してテストを行う手段を備え、前記メモリセルのテスト時に、テスト対象の前記メモリセルが冗長セルで置換されていると判定した場合、テスト結果を強制的にパスに設定し、前記冗長セルのテスト時に、テスト対象の前記冗長セルが不良セルの救済に使用されていないと判定した場合、テスト結果を強制的にパスに設定する回路を備えている。

本発明に係る半導体記憶装置は、メモリアレイのテスト時に、メモリセルを所定電位とするデータが書き込まれた前記メモリセルからの読み出しデータと、前記メモリセルを前記所定電位とする書き込みデータよりなる期待値と、を比較し、該比較結果に基づき、テスト結果として、パス又はフェイルを出力する第１の回路と、前記メモリアレイのテスト時、テスト対象のメモリセルが冗長セルで置換されている場合、前記テスト結果を強制的にパスに設定する第２の回路と、不良セルの冗長置換に使用されているか否かを示す情報を、冗長アドレスのそれぞれについて記憶保持する回路を備え、前記メモリアレイのテストと分離して行われる冗長エリアのテスト時に、前記冗長アドレスのすべてについて未使用である場合、前記テスト結果を強制的にパスとし、使用されている冗長アドレスが選択された場合には、選択された冗長セルに関するテスト結果を出力するように制御する回路と、を備えている、

本発明に係る半導体記憶装置において、前記第１の回路は、テスト対象の複数のメモリセルに対して、該複数のメモリセルを、前記所定の電位に共通に設定する値のデータがそれぞれ書き込まれた後、
前記複数のメモリセルからの複数の読み出しデータと、前記複数のメモリセルを前記所定の電位に共通に設定する複数の書き込みデータよりなる期待値と、をそれぞれ比較し、
前記複数のメモリセルに関する読み出しデータと期待値との複数の比較結果の一致の有無に基づき、前記テスト結果を、１ビットのパス／フェイル信号に圧縮し、
前記第２の回路は、テスト対象のメモリセルが前記冗長セルで置換されている場合、前記１ビットのパス／フェイル信号の値を、強制的にパスを示す値に設定する。

本発明に係る半導体記憶装置において、アクセスアドレスが、冗長アドレスで置換されたものであるか否か判定する判定回路を備え、前記第２の回路は、前記判定回路の判定結果に基づき、前記アクセスアドレスが冗長アドレスで置換されたものである場合には、テスト時に、前記テスト結果を強制的にパスに設定する構成としてもよい。

本発明に係る半導体記憶装置において、好ましくは、期待値との比較による前記メモリアレイのテストと、前記冗長エリアのテストとが、分離して行われる。

本発明に係る半導体記憶装置において、ノーマル動作及びメモリアレイのテスト時には、前記判定回路の判定結果に基づき、前記アクセスアドレスが冗長アドレスで置換されたものである場合、該冗長アドレスで選択される冗長セルがアクセスされ、前記アクセスアドレスが冗長アドレスで置換されたものでない場合、前記アクセスアドレスによりノーマルセルがアクセスされ、前記冗長エリアのテスト時には、アクセスアドレスの所定のビットフィールドをデコードして得られた冗長選択信号にて選択される冗長アドレスにより冗長セルのアクセスが行われる。

本発明に係る半導体記憶装置において、不良セルの冗長置換に使用されているか否かを示す情報を、前記冗長アドレスにそれぞれについて記憶保持する回路を備え、前記冗長エリアのテスト時に、前記冗長アドレスのすべてについて未使用である場合、前記テスト結果を強制的にパスとし、使用されている冗長アドレスが選択された場合には、選択された冗長セルに関するテスト結果を出力するように制御する回路を備えた構成としてもよい。

本発明に係る半導体記憶装置において、前記冗長エリアのテスト時、複数の冗長セルを、前記所定の電位に共通に設定する値のデータがそれぞれ書き込まれた後、前記複数の冗長セルからの読み出しデータと、前記複数の冗長セルを前記所定の電位に共通に設定する複数の書き込みデータよりなる期待値と、をそれぞれ比較し、前記複数の冗長セルに関する複数の比較結果の一致の有無に基づき、前記テスト結果を、１ビットのパス／フェイル信号に圧縮して出力する。

本発明に係る半導体記憶装置において、メモリアレイのテスト時に、テスト対象の複数のメモリセルには、該複数のメモリセルを所定の電位に共通に設定する値のデータがそれぞれ書き込まれ、前記複数のメモリセルからの読み出しデータと、前記複数のメモリセルを所定の電位に設定する書き込みデータよりなる期待値とをパラレルに比較し、前記複数のメモリセルに関する複数の比較結果の一致の有無に基づき、テスト結果を、１ビットのパス／フェイル信号に圧縮して出力する第１の回路と、
テスト対象のメモリセルが前記冗長セルで置換されている場合、前記テスト結果を強制的にパスに設定する第２の回路と、を備え、期待値との比較による前記メモリアレイのパラレルテストは、前記冗長エリアのテストと分離して行われる。

本発明に係る半導体記憶装置においては、冗長アドレスのそれぞれに対応して、アクセスアドレスが冗長アドレスで置換されたものであるか否か判定し、冗長アドレスで置換されたものであるとき活性化した信号を出力する判定回路を備え、複数本の冗長アドレスのそれぞれの前記判定回路の出力を入力し、少なくとも１つが活性化されているとき、テスト結果をマスクする信号を活性化して出力する論理回路を備え、前記第２の回路は、前記テスト結果と、前記テスト結果をマスクする信号を入力し、前記テスト結果をマスクする信号が活性化されているとき、前記テスト結果を強制的にパスの値に設定する。

あるいは、本発明に係る半導体記憶装置においては、冗長アドレスのそれぞれに対応して、前記冗長アドレスが不良セルの冗長置換に使用されているか否かを示す情報をイネーブル信号として記憶する記憶部と、アクセスアドレスが冗長アドレスで置換されたものであるか否か判定し、冗長アドレスで置換されたものであるとき活性化した信号を出力する判定回路と、前記イネーブル信号と、アクセスアドレスの所定のビットフィールドをデコードして得られた冗長選択信号とがともに活性化されている場合に、活性化した出力信号を出力する第１の論理回路と、を備えている。さらに、複数本の冗長アドレスのそれぞれの前記第１の論理回路の出力を入力し、複数の前記第１の論理回路が全て非活性のとき、活性化した信号を出力する第２の論理回路と、複数本の冗長アドレスのそれぞれの前記判定回路の出力を入力し、少なくとも１つが活性化されているとき、活性化した信号を出力する第３の論理回路と、前記第２の論理回路と前記第３の論理回路の出力を入力し、前記メモリアレイのテスト時には、前記第３の論理回路の出力を、テスト結果のマスク信号として出力し、冗長エリアのテスト時には、前記第２の論理回路の出力を、テスト結果のマスク信号として出力するセレクタ回路と、前記第１の回路からの１ビットのパス／フェイル信号と、前記セレクタ回路からのテスト結果のマスク信号を入力し、前記テスト結果のマスク信号が活性状態のとき、パスの値を出力する第４の論理回路と、を備えている。

本発明に係る半導体記憶装置においては、ノーマル動作及びメモリアレイのテスト時には、前記判定回路の判定結果に基づき、前記アクセスアドレスが冗長アドレスで置換されたものである場合、該冗長アドレスで選択される冗長セルがアクセスされ、前記冗長エリアのテスト時には、アクセスアドレスの所定のビットフィールドをデコードして得られた冗長選択信号にて選択される、冗長アドレスにより冗長セルのアクセスが行われるように切り替え制御する第２のセレクタをさらに備えている。

本発明に係る半導体記憶装置のテスト方法は、所定電位に書き込まれたメモリセルからデータを読み出し対応する期待値と比較してテスト結果を出力する工程と、
テスト対象の前記メモリセルが冗長セルで置換されていると判定した場合、前記工程のテスト結果を強制的にパスに設定する工程と、
所定電位に書き込まれた冗長セルからデータを読み出し対応する期待値と比較してテスト結果を出力する工程と、
前記冗長セルが不良セルの冗長置換に使用されていないと判定した場合、テスト結果を強制的にパスに設定する工程と、を含む。

本発明に係る半導体記憶装置のテスト方法は、メモリアレイのテスト時に、テスト対象の複数のメモリセルには、該複数のメモリセルを所定の電位に共通に設定する値のデータをそれぞれ書き込む工程と、
前記複数のメモリセルからの複数の読み出しデータと、前記複数のメモリセルを所定の電位に設定する複数の書き込みデータよりなる期待値とをパラレルに比較し、前記複数のメモリセルに関する複数の比較結果の一致の有無に基づき、テスト結果を、１ビットのパス／フェイル信号に圧縮する工程と、
前記メモリアレイのテスト時に、テスト対象のメモリセルが冗長セルで置換されている場合、前記テスト結果を強制的にパスに設定する工程と、
前記メモリアレイのテストと分離して行われる冗長エリアのテスト時に、前記冗長アドレスが未使用である場合、前記テスト結果を強制的にパスとし、使用されている冗長アドレスが選択された場合には、選択された冗長セルに関するテスト結果を出力するように制御する工程と、
を含む。

本発明によれば、冗長セルによる置換後のデバイスの期待値比較方式のパラレルテストを実現可能としている。

上記した本発明についてさらに詳細に説述すべく、添付図面を参照して以下に説明する。本発明に係る半導体記憶装置において、メモリアレイのテスト時に、テスト対象の複数のメモリセルには、該複数のメモリセルを所定の電位に共通に設定する値のデータがそれぞれ書き込まれる。そして、前記複数のメモリセルからの複数の読み出しデータと、前記複数のメモリセルを所定の電位に設定する複数の書き込みデータよりなる期待値と、をパラレルに比較し、前記複数のメモリセルに関する複数の比較結果（読み出しデータと期待値の比較結果）の一致の有無に基づき、テスト結果（ＣＥＲＲ２５６）として、１ビットのパス／フェイル信号を出力する第１の回路（図３の３１、３２）と、テスト対象のメモリセルが冗長セルで置換されている場合、テスト結果マスク信号（ＣＴＣＭＰＰＡＳＳ）に基づき、テスト結果を強制的にパスに設定する第２の回路（３３）を備えている。本発明において、期待値との比較による、メモリアレイのパラレルテストは、冗長エリアのテストと分離して行われる。

本発明は、複数の冗長アドレス（例えば冗長カラム）のそれぞれに対応して冗長回路（図１のＢＣＲＥＤ）を備えている。この冗長回路は、冗長アドレスが不良セルの冗長置換に使用されているか否かを示す情報をイネーブル信号として記憶する記憶部（１０１）と、アクセスアドレスが冗長アドレスで置換されたものであるか否か判定し、冗長アドレスで置換されたものであるときに活性化した信号を出力する判定回路（１０２、１０３、１０５）と、前記イネーブル信号と、アクセスアドレスの所定のビットフィールドをデコードして得られた冗長選択信号（ＣＴＲＡＴＹ）とがともに活性化されている場合に、活性化した出力信号を出力する第１の論理回路（１０４）と、を備えている。

さらに、複数の冗長回路（図１のＢＣＲＥＤ）のそれぞれの前記第１の論理回路（１０４）の出力を入力し、複数の前記第１の論理回路（１０４）の出力が全て非活性のとき、活性化した信号（ＣＦＴＣＵＴ＿Ｂ）を出力する第２の論理回路（１１）と、複数本の冗長アドレスのそれぞれの前記判定回路（１０５）の出力を入力し、複数の前記判定回路（１０５）の出力信号のうち少なくとも１つが活性化されているとき、活性化した冗長ヒット信号（ＣＹＲＯＲ）を出力する第３の論理回路（１２）と、前記第２の論理回路（１１）の出力信号と前記第３の論理回路（１２）の出力信号を入力し、メモリアレイのテスト時には、前記第３の論理回路（１２）の出力信号を、テスト結果のマスク信号として出力し、冗長エリアのテスト時には、前記第２の論理回路（１１）の出力信号を、テスト結果のマスク信号として出力するセレクタ（１４）と、を備えている。

第２の回路（３３）は、前記第１の回路（３２）からの１ビットのパス／フェイル信号と、前記セレクタ回路（１４）からのテスト結果のマスク信号を入力し、前記テスト結果のマスク信号が活性状態のとき、強制的にパスの値を出力する。

本発明において、前記判定回路（１０５）からの信号（ＣＹＲ＜ｉ＞）と、アドレス信号の一部をデコードして得られた冗長選択信号（ＣＴＲＡＴＹ＜ｉ＞）とを入力するセレクタ（１３）を備え、冗長エリアのテスト時には、冗長選択信号（ＣＴＲＡＴＹ＜ｉ＞）を、冗長領域の選択信号として用い、ノーマル動作時、及びメモリエリアのテスト時には、前記判定回路からの信号（ＣＹＲ＜ｉ＞）を、冗長領域の選択信号として用いる。冗長エリアのテストも、ノーマルのメモリエリアと同様、期待値比較方式のパラレルテストが行われる。

本発明によれば、パラレルテスト時に、メモリセルアレイのテストと冗長セルアレイのテストを分割して行い、冗長置換されていない通常のアドレスアクセスについては、通常どおりパラレルテストを実行し、冗長置換されているアドレス（期待値が不明となる）にアクセスした場合、冗長置換されている複数セルのテスト結果を、強制的にパスとする構成としたことにより、冗長セルによる置換後のデバイスの期待値比較方式のパラレルテストを実現可能としている。本発明によれば、強制的にパスとしたアドレスのテストは、冗長エリアのテストにより行われる。

本発明によれば、冗長エリアのテストにおいて、使用している冗長アドレスのみ試験するために、未使用の冗長線にアクセスした時は、強制的にパスとする。

本発明は、行（Ｘアドレス）、列（カラムアドレス）とも、冗長アドレスで置換済みのアドレスでない場合、通常通り、複数ビット（例えば２５６ビットのパラレルテストが行われる。すなわち、ライトデータを期待値としてレジスタに保持し、ある選択ワード線に関してカラムアドレスを例えば１６アドレス分、順次スキャンして読み出されたパラレルデータを期待値と比較する。特に制限されないが、１６Ｉ／Ｏの各Ｉ／Ｏについて、ＤＤＲ（ダブルデータレート）仕様で４ビットデータ、４バンク構成（１６ｘ４ｘ４＝２５６）のパラレルテストは、２５６ビットのパラレルテストとなる。

行（Ｘアドレス）、列（カラムアドレス）のいずれか一方、又は両方が、冗長アドレスで置換済みのアドレスに該当する場合に、活性化される冗長ヒット信号を利用して、救済単位の比較結果を、強制的にパスとする。例えば、救済単位である、６４ビットまたは３２ビットの圧縮結果は、パスとする。残りの１９２ビットまたは２２４ビットのテストは、期待値比較方式のパラレルテストで行われる。

強制的にパスとしてテストが行われなかった領域は、冗長エリアテストにより、テストが行われる。冗長エリアテストにおいては、選択する冗長線（行、列）が明らかなので、期待値が不明となる問題は発生しない。

また、本発明によれば、冗長エリアのテストにおいては、冗長アドレスでアクセスされる領域が、不良セルの救済に使用されているか否かを指示する記憶装置（イネーブルヒューズ）の情報に基づき、冗長エリアのうち、実際に使用されている冗長ワード線又は冗長ビット線のみをテストするようにしている。イネーブルヒューズが溶断されていない領域、すなわち、未使用の冗長アドレスでアクセスされる冗長セルは、強制的にパスとする。以下実施例に即して説明する。

本実施例として、図１に、カラム系の冗長回路を示す。図１を参照すると、ＢＣＲＥＤは、不図示の８本の冗長カラム（ＹＳ０〜ＹＳ７）の各々に対応して設けられ、８個のＢＣＲＥＤ全体でカラムアドレス系の冗長回路を構成している。図１には、１番目の冗長カラムの冗長回路（ＢＣＲＥＤ）１０の詳細構成が示されており、他の冗長カラムの冗長回路（ＢＣＲＥＤ）１０の構成は省略されている。

１番目の冗長カラムの冗長回路（ＢＣＲＥＤ）１０において、ＣＡＹ＜ｉ＞（ｉ＝２〜９）はカラムアドレスである。特に制限されないが、カラムアドレスは１０ビットとされ、ＬＳＢ（Least Significant Bit）から３ビットは、不図示の８本の冗長カラムの選択に用いられる。

アドレスヒューズ１０２からの出力ＣＦＡＹ＜ｉ＞（ｉ＝２〜９）は、当該ＢＣＲＥＤの冗長カラムにより、冗長置換されたカラムアドレスを示す。不良セルのカラムアドレスが、当該ＢＣＲＥＤに対応する冗長カラムで置き換えられている場合、冗長置き換え時に、アドレスヒューズ１０２が溶断され、不良のカラムアドレスの２〜９ビットが、ＣＦＡＹ＜ｉ＞（ｉ＝２〜９）に設定される。

イネーブルヒューズ１０１からのＣＦＥＮは冗長イネーブル信号であり、当該ＢＣＲＥＤが対応する冗長カラムの冗長セルが、不良セルの救済に使われている場合に、例えばｈｉｇｈレベルとされる。すなわち、当該冗長カラムの冗長置き換えが行われた時に、イネーブルヒューズ１０１が溶断され、以降、ＣＦＥＮはｈｉｇｈレベル固定とされる。当該冗長カラムの冗長置き換えが行われない場合には、イネーブルヒューズ１０１は溶断されず、ＣＦＥＮはｌｏｗレベル固定とされる。

冗長カラム（ビット線対）には、複数の冗長セルが接続され、冗長カラムの置換が行われた場合、ノーマルセルエリアのカラムの代わりに、冗長カラムのセルが選択される。この制御のため、アクセスアドレスのカラムアドレスＣＡＹ＜ｉ＞と、冗長カラムアドレスＣＦＡＹ＜ｉ＞（ｉ＝２〜９）とは一致検出回路１０３で比較される。一致検出回路１０３の出力である冗長比較結果信号ＣＹＲＨＡＩ＜ｉ＞（ｉ＝２〜９）は、カラムアドレスＣＡＹ＜ｉ＞と冗長カラムアドレスＣＦＡＹ＜ｉ＞（ｉ＝２〜９）が一致したときにｈｉｇｈとされ、これ以外の場合ｌｏｗレベルとされる。

冗長イネーブル信号ＣＦＥＮと、８本の冗長比較結果信号ＣＹＲＨＡＩ＜ｉ＞（ｉ＝２〜９）は、９入力ＡＮＤ回路１０５に入力される。９入力ＡＮＤ回路１０５の出力であるＣＹＲ＜０＞は、冗長イネーブル信号ＣＦＥＮと冗長比較結果信号ＣＹＲＨＡＩ＜ｉ＞（ｉ＝２〜９）が全てｈｉｇｈのときにｈｉｇｈとされる。すなわち、冗長ヒット信号ＣＹＲ＜０＞は、当該冗長領域が使用されており、カラムアドレスＣＡＹ＜ｉ＞と冗長カラムアドレスＣＦＡＹ＜ｉ＞（ｉ＝２〜９）の全てが一致したときにｈｉｇｈとされ、不一致が１つでもあるときにｌｏｗレベルとされる。

不図示の冗長カラム（ＹＳ０〜ＹＳ７）の冗長回路（ＢＣＲＥＤ）１０からのＣＹＲ＜０＞〜ＣＹＲ＜７＞を入力する８入力ＯＲ回路１２の出力である冗長ヒットＯＲ信号ＣＹＲＯＲは、冗長カラム（ＹＳ０〜ＹＳ７）のいずれかの冗長セットがヒットしたときにｈｉｇｈレベルとなる。また、イネーブルヒューズからの出力ＣＦＥＮは冗長イネーブル信号であり、当該冗長セットが使われているときにｈｉｇｈとなる。

ＴＲＡＴＹは、冗長エリアテストモード信号であり、冗長エリアテスト時にｈｉｇｈとされる。信号ＴＲＡＴＹは、ノーマル動作時、あるいは、冗長セルを含まないノーマルエリアのテスト時には、ｌｏｗレベルとされる。

ＣＴＲＡＴＹ＜ｉ＞（ｉ＝０〜７）は、冗長選択信号であり、カラムアドレスのＬＳＢから３ビットＣＡＹ＜０＞〜ＣＡＹ＜２＞を、後述するＴＲＡＴＹ用（冗長エリアテスト用）のデコーダでデコードして得られる。

さらに、ＣＴＲＡＴＹ＜０＞とＣＦＥＮを入力とする２入力ＡＮＤ回路１０４の出力ＣＴＦＣＵＴ＜０＞は、冗長エリアテストモード時に、当該冗長セットが選択されている場合、すなわち、ＣＦＥＮがｈｉｇｈ、且つ、ＣＴＲＡＴＹ＜０＞がｈｉｇｈのとき、ｈｉｇｈとされる。

８入力ＮＯＲ回路１１は、８本の冗長カラムの各冗長回路（ＢＣＲＥＤ）１０からのＣＴＦＣＵＴ＜０＞〜ＣＴＦＣＵＴ＜７＞を入力し、ＮＯＲ演算を行う。８入力ＮＯＲ回路１１の出力ＣＴＦＣＵＴ＿Ｂは、ＣＴＦＣＵＴ＜０＞〜ＣＴＦＣＵＴ＜７＞が全てｌｏｗのときｈｉｇｈとされ、ＣＴＦＣＵＴ＜０＞〜ＣＴＦＣＵＴ＜７＞のうちの一つでもｈｉｇｈのとき、ｌｏｗとされる。すなわち、８個の冗長回路（ＢＣＲＥＤ）１０において、ＣＦＥＮがｌｏｗ、またはＣＴＲＡＴＹ＜ｉ＞（ｉ＝０〜７）がｌｏｗのいずれかであるとき、ＣＴＦＣＵＴ＿Ｂはｈｉｇｈとなる。８個の冗長回路（ＢＣＲＥＤ）１０のいずれか１つにおいて、ＣＦＥＮがｈｉｇｈ、且つＣＴＲＡＴＹ＜ｉ＞がｈｉｇｈのとき、ＣＴＦＣＵＴ＿Ｂはｌｏｗとなる。

８個のセレクタ１３は、それぞれ、冗長選択信号ＣＴＲＡＴＹ＜ｉ＞（ｉ＝０〜７）と、冗長ヒット信号ＣＹＲ＜ｉ＞（ｉ＝０〜７）をＡ端子とＢ端子よりそれぞれ入力し、冗長エリアテストモード信号ＴＲＡＴＹを選択制御信号として入力し、冗長エリアテストモード信号ＴＲＡＴＹがｈｉｇｈのとき（冗長エリアテストモードのとき）、Ａ端子の信号ＣＴＲＡＴＹ＜ｉ＞を選択し、冗長エリアテストモード信号ＴＲＡＴＹがｌｏｗのとき、Ｂ端子の信号ＣＹＲ＜ｉ＞を選択し、選択した信号を、信号ＣＹＲＥ＜ｉ＞（ｉ＝０〜７）として出力する。セレクタ１３は、冗長エリアテストモード時、後述するＴＲＡＴＹ用デコーダでデコードされた冗長選択信号ＣＴＲＡＴＹ＜ｉ＞（ｉ＝０〜７）を、信号ＣＹＲＥ＜ｉ＞（ｉ＝０〜７）として出力し、対応する冗長カラムのＹスイッチをオンとする（Ｙスイッチのドライバを活性化する）。

一方、冗長エリアテストモード信号ＴＲＡＴＹがｌｏｗのとき（冗長エリアテストモード時以外、すなわち、通常動作時とメモリセルアレイのテスト時）は、セレクタ１３は、冗長ヒット信号ＣＹＲ＜ｉ＞を、信号ＣＹＲＥ＜ｉ＞（ｉ＝０〜７）として出力し、冗長ヒット信号ＣＹＲ＜ｉ＞がｈｉｇｈの値の冗長カラムのＹスイッチをオンとする。すなわち、通常動作時又はノーマルエリアのテスト時（ＴＲＡＴＹ＝ｌｏｗ）に、冗長アドレスにヒットした場合は、冗長ヒット信号ＣＹＲ＜ｉ＞のいずれか１本がｈｉｇｈレベルとなり、対応する冗長カラム信号ＣＹＲＥ＜ｉ＞が選択され、冗長セルへのアクセスが行われる。

セレクタ１４は、ＣＴＦＣＵＴ＿ＢとＣＹＲＯＲをＡ端子、Ｂ端子より入力し、冗長エリアテストモード信号ＴＲＡＴＹを選択制御信号として入力し、冗長エリアテストモード信号ＴＲＡＴＹがｈｉｇｈのとき、Ａ端子の信号ＣＴＦＣＵＴ＿Ｂを選択して、パラレルテスト強制パス信号ＣＴＣＭＰＰＡＳＳとして出力し、冗長エリアテストモード信号ＴＲＡＴＹがｌｏｗのとき、Ｂ端子の信号ＣＹＲＯＲを選択して、パラレルテスト強制パス信号ＣＴＣＭＰＰＡＳＳとして出力する。

パラレルテスト強制パス信号ＣＴＣＭＰＰＡＳＳは、ノーマルエリア（冗長セルを含まないメモリエリア）のテストスキャン（例えば選択ワード線固定、カラムアドレスをスキャン）時、冗長アドレスにヒットした場合、ｈｉｇｈとなり、テスト結果を強制的にパスとする。また、パラレルテスト強制パス信号ＣＴＣＭＰＰＡＳＳは、冗長エリアテストモード信号ＴＲＡＴＹがｈｉｇｈのとき、冗長エリアのテストスキャン（例えば選択ワード線固定、冗長カラムをスキャン）時に、当該冗長カラムのセルが未使用であり（ＣＦＥＮ＝ｌｏｗ）、且つ、非選択である（ＣＴＲＡＴＹ＜ｉ＞＝ｌｏｗ）場合、ｈｉｇｈとなり、テスト結果を強制的にパスとする。

前述したように、チップ外部からは、どの冗長カラムが不良カラムの救済に選択されているか判らないため、パラレルテスト期待値が不明となる。そこで、本発明においては、通常動作時又はノーマルエリアのテスト時（ＴＲＡＴＹ＝ｌｏｗ）には、冗長ヒットＯＲ信号ＣＹＲＯＲを利用し、いずれかの冗長セットがヒットすると、パラレルテスト強制パス信号ＣＴＣＭＰＰＡＳＳをｈｉｇｈとする。パラレルテスト強制パス信号ＣＴＣＭＰＰＡＳＳは、後述されるパラレルテスト圧縮回路に接続されており、救済単位の圧縮結果を強制的にパスにする。

冗長エリアテストモード時（ＴＲＡＴＹ＝ｈｉｇｈ）は、冗長カラム選択用アドレス信号ＣＴＲＡＴＹ＜ｉ＞（ｉ＝０〜７）により、任意のＣＹＲＥ＜ｉ＞（ｉ＝０〜７）が選択可能である。このため、パラレルテスト期待値が不明になる問題は発生しない。

本発明において、冗長エリアテストモード時は、冗長選択信号ＣＴＲＡＴＹ＜ｉ＞（ｉ＝０〜７）と、これに対応するイネーブルヒューズ信号ＣＦＥＮの論理積をとり、ヒューズセットが使用されている場合、ＣＴＦＣＵＴ＜ｉ＞（ｉ＝０〜７）がｈｉｇｈとなる。未使用ヒューズセットにアクセスした場合、ＣＴＦＣＵＴ＜ｉ＞（ｉ＝０〜７）がｌｏｗ、すなわち、ＣＴＦＣＵＴ＿Ｂはｈｉｇｈとなる。このとき、セレクタ１４はＡ端子の信号をその出力ＣＴＣＭＰＰＡＳＳとして出力するため、ＣＴＣＭＰＰＡＳＳはｈｉｇｈとなり、圧縮結果を強制的にパスにすることで、使用している冗長カラムのみのテストが可能となる。

以上説明したように、本実施例によれば、冗長エリアテストモード信号ＴＡＲＴＹの値（ｌｏｗ、ｈｉｇｈ）により、ノーマルエリアのテストと冗長エリアのテストとを分離して行い、ノーマルエリアのテストにおいて冗長置換がなされた領域を強制的にパスとする構成としたため、冗長セルによる置換後のデバイスでも期待値比較方式のパラレルテストを可能としている。

図２は、本発明の一実施例における、入出力回路の構成を示す図であり、シリアルデータを４ビットパラレルデータに変換する回路と、４ビットパラレルデータをシリアルデータに変換する回路が示されている。本実施例において、シリアル−パラレル変換回路は、期待値方式のパラレルテスト用の期待値を保持する役割を担う。

図２において、ＣＲＷＢＳＲ、ＣＲＷＢＳＦは、ＲＥＡＤ／ＷＲＩＴＥバスであり、クロックの立ち上がり（ｒｉｓｅ）エッジでサンプルされるデータと、立ち下がり（ｆａｌｌ）エッジでサンプルされるデータと、がそれぞれ転送される。あるＸアドレスに関して（選択ワード線固定）、カラムアドレスＹ０、Ｙ１、Ｙ２、Ｙ３のおのおのに対応して、１発目のクロックパルスの立ち上がりエッジと立ち下がりエッジで、ライトデータＤ０、Ｄ１がＣＲＷＢＳＲ、ＣＲＷＢＳＦにそれぞれ転送され、つづく２発目のクロックパルスの立ち上がりエッジと立ち下がりエッジで、ライトデータＤ２、Ｄ３がＣＲＷＢＳＲ、ＣＲＷＢＳＦにそれぞれ転送され、シリアル−パラレル変換回路２１に入力される。

シリアル−パラレル変換回路２１は、２クロックサイクルでシリアル転送される４ビットデータＤ０、Ｄ１、Ｄ２、Ｄ３を、４ビットパラレルデータに変換し、不図示のライトレジスタに保持するとともに、ライトレジスタデータＣＷＤＡＴＡ＜０＞〜ＣＷＤＡＴＡ＜３＞として出力する。このライトレジスタデータＣＷＤＡＴＡ＜０＞〜ＣＷＤＡＴＡ＜３＞は、テスト時に、読み出しデータと、比較される期待値として保持される。

ＣＷＤＡＴＡ＜０＞〜ＣＷＤＡＴＡ＜３＞は、出力がＩＯ線ＣＭＩＯ＜０＞〜ＣＭＩＯ＜３＞に接続されたトライステートバッファ２３に入力される。トライステートバッファ２３は、ライト信号ＣＹＩＯＷがｈｉｇｈレベルのとき、出力イネーブルとされ、ライト信号ＣＹＩＯＷがｌｏｗレベルのとき、出力ディスエーブル（出力ハイインピーダンス状態）とされる。

パラレル−シリアル変換回路２２は、ＩＯ線ＣＭＩＯ＜０＞〜ＣＭＩＯ＜３＞の４ビットパラレルデータ（リードデータ）をシリアルデータに変換し、シリアルデータをＲＥＡＤ／ＷＲＩＴＥバスに出力する。あるＸアドレスに関して（選択ワード線固定）、カラムアドレスＹ０、Ｙ１、Ｙ２、Ｙ３のおのおのに対応して、１発目のクロックパルスの立ち上がりエッジと立ち下がりエッジで、リードデータＤ０、Ｄ１がＣＲＷＢＳＲ、ＣＲＷＢＳＦにそれぞれ転送され、つづく２発目のクロックパルスの立ち上がりエッジと立ち下がりエッジで、リードデータＤ２、Ｄ３がＣＲＷＢＳＲ、ＣＲＷＢＳＦにそれぞれ転送される。

図３は、本実施例におけるパラレルテスト圧縮回路の構成を示す図である。２５６ビットのライトレジスタデータＣＷＤＡＴＡ＜０＞〜ＣＷＤＡＴＡ＜２５５＞と、２５６本ＩＯ線の読み出しデータＣＭＩＯ＜０＞〜ＣＭＩＯ＜２５５＞を２５６個の２入力排他的論理和回路３１でそれぞれ比較し、比較結果ＣＥＲＲ＜０＞〜ＣＥＲＲ＜２５５＞（不一致のときｈｉｇｈ）として出力する。２５６個の排他的論理和回路３１の比較結果ＣＥＲＲ＜０＞〜ＣＥＲＲ＜２５５＞を受けるＯＲ回路３２は、比較結果ＣＥＲＲ＜０＞〜ＣＥＲＲ＜２５５＞の１つでもｈｉｇｈレベルであればｈｉｇｈレベルを出力する。ＯＲ回路３２の出力とＣＴＣＭＰＰＡＳＳの反転との論理積をとるＡＮＤ回路３３の出力がテスト結果信号ＣＥＲＲ２５６として出力される。

ＣＴＣＭＰＰＡＳＳがｈｉｇｈのとき、テスト結果信号ＣＥＲＲ２５６はｌｏｗレベル固定とされ、エラーはマスクされる。ＣＴＣＭＰＰＡＳＳがｌｏｗのときは、ＯＲ回路３２の出力（パラレルテストのテスト結果信号）がＣＥＲＲ２５６として出力される。なお、図３では、１６カラムｘ１６Ｉ／Ｏビット（６４ビット、４バンク）＝２５６ビットを１ビットのパス／フェイル情報に圧縮する構成が示されているが、圧縮の単位は２５６ビットに限定されるものでなく任意である。また、冗長エリアのテスト時にも、期待値比較方式によるパラレルテストが行われ、図３のパラレルテスト圧縮回路が用いられる。

図４は、本発明の一実施例におけるＴＲＡＴＹ用のデコーダの信号端子を示す図である。ＴＲＡＴＹ用のデコーダ４０は、ＬＳＢ側の下位３ビットのカラムアドレスＣＡＹ＜０＞〜ＣＡＹ＜２＞を入力し、デコードして、冗長選択信号ＣＴＲＡＴＹ＜０＞〜ＣＴＲＡＴＹ＜７＞のうちの１つＣＴＲＡＴＹ＜ｉ＞（ｉは０〜７のいずれか）をｈｉｇｈレベルとする。

なお、上記実施例では、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスのカラム系冗長回路の構成を示したが、ロウアドレス系の冗長回路を備えた構成に本発明を適用できることは勿論である。当然のことながら、ＤＲＡＭをオンチップで内蔵した半導体集積回路装置にも本発明は適用可能である。また、本発明は、ＤＤＲ ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等のクロック同期型ＤＲＡＭに限定されるものでなく、冗長セルを備えた、任意のＤＲＡＭ（非同期型も含む）、フラッシュメモリ等に適用可能である。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例のカラム冗長回路の構成を示す図である。 本発明の一実施例の直・並列変換回路の構成を示す図である。 本発明の一実施例のパラレルテスト圧縮回路の構成を示す図である。 本発明の一実施例のＴＲＡＴＹ用デコーダ回路の構成を示す図である。

符号の説明

１０ カラム冗長回路
１１ ＮＯＲ回路
１２ ＯＲ回路
１３ セレクタ
１４ セレクタ
２１ シリアル−パラレル変換回路
２２ パラレル−シリアル変換回路
２３ トライステートバッファ
３１ ＥＸＯＲ回路
３２ ＯＲ回路
３３ ＡＮＤ回路
４０ ＴＲＡＴＹ用デコーダ
１０１ イネーブルヒューズ
１０２ アドレスヒューズ
１０３ 一致検出回路
１０４ ＡＮＤ回路
１０５ ＡＮＤ回路

Claims (12)

1. 所定電位に書き込まれたメモリセル及び冗長セルからデータを読み出し期待値と比較してテストする半導体記憶装置であって、
   メモリセルと冗長セルとを分割してテストを行う手段を備え、
   前記メモリセルのテスト時に、テスト対象の前記メモリセルが冗長セルで置換されていると判定した場合、テスト結果を強制的にパスに設定し、
   前記冗長セルのテスト時に、テスト対象の前記冗長セルが不良セルの救済に使用されていないと判定した場合、テスト結果を強制的にパスに設定する回路を備えている、ことを特徴とする半導体記憶装置。
2. メモリアレイのテスト時に、メモリセルを所定電位とするデータが書き込まれた前記メモリセルからの読み出しデータと、前記メモリセルを前記所定電位とする書き込みデータよりなる期待値と、を比較し、該比較結果に基づき、テスト結果として、パス又はフェイルを出力する第１の回路と、
   前記メモリアレイのテスト時、テスト対象のメモリセルが冗長セルで置換されている場合、前記テスト結果を強制的にパスに設定する第２の回路と、
   不良セルの冗長置換に使用されているか否かを示す情報を、冗長アドレスのそれぞれについて記憶保持する回路を備え、
   前記メモリアレイのテストと分離して行われる冗長エリアのテスト時に、前記冗長アドレスのすべてについて未使用である場合、前記テスト結果を強制的にパスとし、使用されている冗長アドレスが選択された場合には、選択された冗長セルに関するテスト結果を出力するように制御する回路と、
   を備えている、ことを特徴とする半導体記憶装置。
3. 前記第１の回路は、テスト対象の複数のメモリセルに対して、該複数のメモリセルを前記所定の電位に共通に設定する値の書き込みデータがそれぞれ書き込まれた後、
   前記複数のメモリセルからの複数の読み出しデータと、前記複数のメモリセルを前記所定の電位に共通に設定する複数の書き込みデータよりなる期待値と、をそれぞれ比較し、
   前記複数のメモリセルに関する複数の比較結果の一致の有無に基づき、前記テスト結果を、１ビットのパス／フェイル信号に圧縮し、
   前記第２の回路は、テスト対象のメモリセルが前記冗長セルで置換されている場合、前記１ビットのパス／フェイル信号の値を、強制的にパスを示す値に設定する、ことを特徴とする請求項２記載の半導体記憶装置。
4. ノーマル動作及びメモリアレイのテスト時には、
   アクセスアドレスが冗長アドレスで置換されたものである場合、該冗長アドレスで選択される冗長セルがアクセスされ、前記アクセスアドレスが冗長アドレスで置換されたものでない場合、前記アクセスアドレスによりノーマルセルがアクセスされ、
   前記冗長エリアのテスト時には、
   アクセスアドレスの所定のビットフィールドをデコードして得られた冗長選択信号にて選択される冗長アドレスにより冗長セルのアクセスが行われる、ことを特徴とする請求項２記載の半導体記憶装置。
5. 前記冗長エリアのテスト時、複数の冗長セルを、前記所定の電位に共通に設定する値の書き込みデータがそれぞれ書き込まれた後、前記複数の冗長セルからの複数の読み出しデータと、前記複数の冗長セルを前記所定の電位に共通に設定する複数の書き込みデータよりなる期待値と、をそれぞれ比較し、前記複数の冗長セルに関する複数の比較結果の一致の有無に基づき、前記テスト結果を、１ビットのパス／フェイル信号に圧縮して出力する、ことを特徴とする請求項２記載の半導体記憶装置。
6. メモリアレイのテスト時に、テスト対象の複数のメモリセルには、該複数のメモリセルを所定の電位に共通に設定する値のデータがそれぞれ書き込まれ、
   前記複数のメモリセルからの複数の読み出しデータと、前記複数のメモリセルを所定の電位に設定する複数の書き込みデータよりなる期待値とをパラレルに比較し、前記複数のメモリセルに関する複数の比較結果の一致の有無に基づき、テスト結果を、１ビットのパス／フェイル信号に圧縮して出力する第１の回路と、
   前記メモリアレイのテスト時に、テスト対象のメモリセルが冗長セルで置換されている場合、前記テスト結果を強制的にパスに設定する第２の回路と、
   前記メモリアレイのテストと分離して行われる冗長エリアのテスト時に、前記冗長アドレスが未使用である場合、前記テスト結果を強制的にパスとし、使用されている冗長アドレスが選択された場合には、選択された冗長セルに関するテスト結果を出力するように制御する回路と、
   を備えている、ことを特徴とする半導体記憶装置。
7. 冗長アドレスのそれぞれに対応して、アクセスアドレスが冗長アドレスで置換されたものであるか否か判定し、冗長アドレスで置換されたものであるとき活性化した信号を出力する判定回路を備え、
   複数本の冗長アドレスのそれぞれの前記判定回路の出力を入力し、少なくとも１つが活性化されているとき、テスト結果をマスクする信号を活性化して出力する論理回路を備え、
   前記第２の回路は、前記テスト結果と、前記テスト結果をマスクする信号を入力し、前記テスト結果をマスクする信号が活性化されているとき、前記テスト結果を強制的にパスの値に設定する、ことを特徴とする請求項６記載の半導体記憶装置。
8. 冗長アドレスのそれぞれに対応して、
   前記冗長アドレスが不良セルの冗長置換に使用されているか否かを示す情報をイネーブル信号として記憶する記憶部と、
   アクセスアドレスが冗長アドレスで置換されたものであるか否か判定し、冗長アドレスで置換されたものであるとき活性化した信号を出力する判定回路と、
   前記イネーブル信号と、アクセスアドレスの所定のビットフィールドをデコードして得られた冗長選択信号とがともに活性化されている場合に、活性化した出力信号を出力する第１の論理回路と、
   を備え、
   複数本の冗長アドレスのそれぞれの前記第１の論理回路の出力信号を入力し、複数の前記第１の論理回路の出力信号が全て非活性のとき、活性化した信号を出力する第２の論理回路と、
   複数本の冗長アドレスのそれぞれの前記判定回路の出力信号を入力し、複数の前記判定回路の出力信号のうち、少なくとも１つが活性化されているとき、活性化した冗長ヒット信号を出力する第３の論理回路と、
   前記第２の論理回路の出力信号と前記第３の論理回路の出力信号を入力し、前記メモリアレイのテスト時には、前記第３の論理回路の出力信号を、テスト結果のマスク信号として出力し、
   冗長エリアのテスト時には、前記第２の論理回路の出力信号を、テスト結果のマスク信号として出力するセレクタと、
   を備え、
   前記第２の回路は、前記第１の回路からの１ビットのパス／フェイル信号と、前記セレクタからのテスト結果のマスク信号を入力し、前記テスト結果のマスク信号が活性状態のとき、強制的にパスの値を出力する、ことを特徴とする請求項６記載の半導体記憶装置。
9. ノーマル動作及びメモリアレイのテスト時には、前記判定回路の判定結果に基づき、前記アクセスアドレスが冗長アドレスで置換されたものである場合、該冗長アドレスで選択される冗長セルがアクセスされ、前記冗長エリアのテスト時には、アクセスアドレスの所定のビットフィールドをデコードして得られた冗長選択信号にて選択される、冗長アドレスにより冗長セルのアクセスが行われるように切り替え制御する第２のセレクタをさらに備えている、ことを特徴とする請求項８記載の半導体記憶装置。
10. 前記冗長アドレスは、冗長カラム及び／又は冗長ロウに対応している、ことを特徴とする請求項７又は８記載の半導体記憶装置。
11. 所定電位に書き込まれたメモリセルからデータを読み出し対応する期待値と比較してテスト結果を出力する工程と、
    テスト対象の前記メモリセルが冗長セルで置換されていると判定した場合、前記工程のテスト結果を強制的にパスに設定する工程と、
    所定電位に書き込まれた冗長セルからデータを読み出し対応する期待値と比較してテスト結果を出力する工程と、
    前記冗長セルが不良セルの冗長置換に使用されていないと判定した場合、テスト結果を強制的にパスに設定する工程と、
    を含む、ことを特徴とする半導体記憶装置のテスト方法。
12. メモリアレイのテスト時に、テスト対象の複数のメモリセルには、該複数のメモリセルを所定の電位に共通に設定する値のデータをそれぞれ書き込む工程と、
    前記複数のメモリセルからの複数の読み出しデータと、前記複数のメモリセルを所定の電位に設定する複数の書き込みデータよりなる期待値とをパラレルに比較し、前記複数のメモリセルに関する複数の比較結果の一致の有無に基づき、テスト結果を、１ビットのパス／フェイル信号に圧縮する工程と、
    前記メモリアレイのテスト時に、テスト対象のメモリセルが冗長セルで置換されている場合、前記テスト結果を強制的にパスに設定する工程と、
    前記メモリアレイのテストと分離して行われる冗長エリアのテスト時に、前記冗長アドレスが未使用である場合、前記テスト結果を強制的にパスとし、使用されている冗長アドレスが選択された場合には、選択された冗長セルに関するテスト結果を出力するように制御する工程と、
    を含む、ことを特徴とする半導体記憶装置のテスト方法。

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